KR930002226Y1 - 워치독 회로 - Google Patents

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KR930002226Y1
KR930002226Y1 KR2019900013871U KR900013871U KR930002226Y1 KR 930002226 Y1 KR930002226 Y1 KR 930002226Y1 KR 2019900013871 U KR2019900013871 U KR 2019900013871U KR 900013871 U KR900013871 U KR 900013871U KR 930002226 Y1 KR930002226 Y1 KR 930002226Y1
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Abstract

내용 없음.

Description

워치독 회로
도면은 본 고안에 따른 워치독 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU 2 : 클럭발생회로
3 및 4 : 완쇼트 멀티 바이브레타
본 고안은 워치독(Watch Dog)회로에 관한 것으로, 특히 키폰 시스템등의 CPU 동작상태를 감지하여 이상동작 발생시 CPU에 리세트(Resent)를 걸어주어 시스템이 계속해서 정상동작할 수 있도록한 워치독 회로에 관한것이다.
일반적으로 키폰 시스템등에 사용되는 CPU의 오동작시 이를 감지하여 CPU의 모든 상태를 원래상태로 환원시키는 워치독 회로는 공지된 기술이다.
그러나 CPU의 동작상태를 감지하여 완전한 동작이 이루어지지 않을때 CPU를 계속해서 완전하게 동작시킬수는 없었다.
따라서 본 고안은 CPU의 오동작시 이를 감지하여 CPU를 계속해서 완전하게 구동시킬 수 있는 위치독 회로를 제공하는데 그 목적이 있다.
본 고안의 워치독 회로에 의하면 CPU(1)로부터 접속되어 입력되는 신호를 지연시키는 완쇼트 멀티바이브레타(3)와, 일정주기의 클럭을 발생하는 클럭 발생회로(2)와, 상기 완쇼트 멀티 바이브레타(3) 및 클릭 발생회로(2)로부터 접속되어 입력되는 신호를 논리조합하는 NAND 게이트 G2와, 상기 NAND 게이트 G2로부터 접속되어 입력되는 신호를 일정주기로 지연시키는 완쇼트 멀티 바이브레타(4)와, 상기 완쇼트 멀티 바이브레타(4)와 상기 CPU의 리셉단자간에 설치되어 입력되는 신호를 논리조합하여 출력하는 OR 게이트 G4로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하기로 한다.
도면은 본 고안에 따른 워치독 회로도로서 그 구성은 다음과 같다.
정상동작시 예를들어 40ms주기의 펄스를 출력하는 CPU의 A단자는 완쇼트 멀티 바이브레타(one short multivibrator)(3)를 경유하여 NAND 게이트 G2의 한입력 단자에 접속된다. 상기 완쇼트 멀티 바이브레타(3)에는 캐패시터 CI이 병렬접속되고, 이 캐패시터(1)의 한단자는 저항 R1을 경유해 Vcc단자에 접속된다. 또한 상기 완쇼트 멀티 바이브레타(3)의 한단자는 접지되며, 다른 단자는 캐패시터 C2를 경유해 접지되는 동시에 저항 R2를 경유해 Vcc 단자에 접속된다.
한편 상기 NAND 게이트 G2의 나머지 입력단자는 버퍼용 IC U3, 클럭발생회로(2)의 슈미트 트리거용 ICU4 및 캐패시터 C3를 경유해 접지되는데, 상기 슈미트 트리거용 IC U4의 입출력 단자간에는 저항 R3가 병렬접속된다.
상기 NAND 게이트 G2의 출력단자는 원쇼트 멀티 바이브레타(4)를 경유해 OR 게이트 G4의 한입력 단자에 접속된다.
이 OR 게이트 G4의 나머지 입력단자는 캐패시터 5를 경유해 Vcc 단자에 접속되는 동시에 저항 R5를 경유해 접지된다.
상기 완쇼트 멀티 바이브레타(4)의 양단자간에는 캐패시터 C4가 병렬접속되고, 이 캐패시터 C4의 한단자는 저항 R4를 경유해 Vcc 단자에 출력된다. 상기 OR 게이트 G4의 출력단자는 상기 CPU(1)의 리셀단자에 접속구성된다.
상기와 같이 구성된 본 고안의 워치독 회로의 동작을 설명하면 다음과 같다.
CPU(1)가 정상동작을 하면 A단자에서는 40ms 주기의 펄스가 발생되어 완쇼트 멀티 바이브레타(3)에 입력된다. 이완쇼트 멀티 바이브레타(3)에서는 캐패시터 C1 및 C2, 저항R1 및 R2에 의해 입력되는 펄스를 지연시켜 일정한 레벨의 신호가 출력되어 NAND 게이트 G2의 한입력 단자에 입력된다. 이때 클럭발생회로(2)에서는 예를들어 800ms 주기의 클럭이 발생되는데 그의 상세한 동작을 살펴보면, 슈미트 트리거용 IC U4의 동작촉기에 이 IC U4의 출력이 고레벨이면, 이고레벨의 전압이 저항 R3를 통해 캐패시터 C3에 충전이 된다. 따라서 상기 슈미트 트리거용 IC U4의 입력은 고레벨이 되고 그출력은 저레벨이므로 상기 패시터 C3에 충전된 전압은 저항 R3를 통해 방전된다. 그러므로 상기 슈미트 트리거용 IC U4의 입력단은 저레벨이 되어 그출력은 다시고레벨이 된다.
이와같은 동작을 반복하여 펄스가 발생되는데 그주기는 캐패시터 C3 및 저항 R3의 시정수에 의해 결정된다. 상기 클럭발생회로(2)에서 발생된 클럭은 버퍼용 IC U3에서 반전되어 상기 NAND 게이트 G2의 나머지 입력단자에 인가된다. 따라서 상기 NAND 게이트 G2의 출력은 저레벨 상태가 되어 상기 CPU(1)는 정상동작을 계속한다.
반면에 상기 CPU(1)가 오동작하여 A단자에서 예를들어 40ms 주기의 펄스가 출력되지 아니하면 상기 완쇼트 멀티 바이브레타(3)의 출력은 저레벨이 되므로 상기 NAND 게이트 G2의 출력은 예를들어 상기 클럭 발생회로(2)의 주기인 예를들어 800ms주기의 고레벨 상태를 유지한채로 완쇼트 멀티 바이브레타(4)에 인가된다.
이 완쇼트 멀티 바이레타(4)에 인가된 신호는 캐패시터 C4 및 저항 R4의 시정수로 지연된 다음 OR 케이트 G4를 통해 상기 CPU(1)에 리셀단자에 입력된다. 따라서, 리셀단자에 입력된 신호에 의해 상기 CPU(1)는 계속해서 정상동작을 하게 된다.
상술한 바와같이 본 고안에 의하면 CPU의 오동작시 이를 즉시 감지하여 CPU를 계속해서 정상동작 시킬수있는 효과가 있다.

Claims (2)

  1. 워치독 회로에 있어서, CPU(1)로부터 접속되어 입력되는 신호를 지연시키는 완쇼트 멀티 바이브레타(3)와, 일정주기의 클럭을 발생하는 클럭 발생회로(2)와, 상기 완쇼트 멀티 바이브레타(3) 및 클럭 발생회로(2)로부터 접속되어 입력되는 신호를 논리조합하는 NAND 게이트 G2와, 상기 NAND 게이트 G2로부터 접속되어 입력되는 신호를 일정주기로 지연시키는 완쇼트 멀티 바이브레타(4)와, 상기 완쇼트 멀티 바이브레타(4)와 상기 CPU의 리셀단자간에 설치되어 입력되는 신호를 논리조합하여 출력하는 OR 게이트 G4로 구성되는 것을 특징으로 하는 워치독 회로.
  2. 제1항에 있어서, 상기 클럭발생회로(2)는 병렬접속된 저항 R3 및 슈미트 트리거용 IC U4와, 상기 슈미트 트리거용 IC U4의 입력단자로부터 접속된 캐패시터 C4로 구성되는 것을 특징으로 하는 워치독 회로.
KR2019900013871U 1990-09-07 1990-09-07 워치독 회로 KR930002226Y1 (ko)

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