JPH0645597A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0645597A JPH0645597A JP29021191A JP29021191A JPH0645597A JP H0645597 A JPH0645597 A JP H0645597A JP 29021191 A JP29021191 A JP 29021191A JP 29021191 A JP29021191 A JP 29021191A JP H0645597 A JPH0645597 A JP H0645597A
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- Japan
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- low
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- diffusion layer
- drain electrode
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- Pending
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Abstract
(57)【要約】
【目的】半導体基板上の電極形成領域のコンタクト部下
の拡散層と半導体基板間の耐圧を向上させる半導体装置
の製造方法を提供する。 【構成】基板上のコンタクト開口からのイオン注入を低
エネルギー高濃度イオン注入と、高エネルギー低濃度イ
オン注入の２段階で行なって、高濃度拡散層の下に低濃
度拡散層を形成することにより、上記コンタクト部下の
拡散層と上記基板間の耐圧を向上させる。
の拡散層と半導体基板間の耐圧を向上させる半導体装置
の製造方法を提供する。 【構成】基板上のコンタクト開口からのイオン注入を低
エネルギー高濃度イオン注入と、高エネルギー低濃度イ
オン注入の２段階で行なって、高濃度拡散層の下に低濃
度拡散層を形成することにより、上記コンタクト部下の
拡散層と上記基板間の耐圧を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、とりわけコンタクト部下の拡散層と基板との間
の接合耐圧を向上させた高耐圧トランジスタを製造する
方法に関するものである。
に係り、とりわけコンタクト部下の拡散層と基板との間
の接合耐圧を向上させた高耐圧トランジスタを製造する
方法に関するものである。
【０００２】
【従来の技術】ＰＭＯＳトランジスタの製造を例にとっ
て従来の方法を説明する。
て従来の方法を説明する。
【０００３】図２は、従来のＰＭＯＳトランジスタ要部
工程断面図であり、図２（ａ）に示すように、Ｎ型基板
１上にドレイン電極形成領域を分離する領域に低濃度拡
散層４、ＬＯＣＯＳ酸化膜２、ゲート電極７が形成され
ており、ソース電極形成領域およびドレイン電極形成領
域にコンタクトを開口する。
工程断面図であり、図２（ａ）に示すように、Ｎ型基板
１上にドレイン電極形成領域を分離する領域に低濃度拡
散層４、ＬＯＣＯＳ酸化膜２、ゲート電極７が形成され
ており、ソース電極形成領域およびドレイン電極形成領
域にコンタクトを開口する。
【０００４】次に、図２（ｂ）に示すように、上記コン
タクト開口部に低エネルギー高濃度イオン注入を行い、
Ｐ型高濃度（Ｐ+）拡散層３を形成し、さらに図２
（ｃ）に示すように、低エネルギー、高濃度イオン（Ｐ
+コンタクト補償イオン）注入を行い、上記コンタクト
開口部と後に形成するアルミニウム層とコンタクト性を
よくする。
タクト開口部に低エネルギー高濃度イオン注入を行い、
Ｐ型高濃度（Ｐ+）拡散層３を形成し、さらに図２
（ｃ）に示すように、低エネルギー、高濃度イオン（Ｐ
+コンタクト補償イオン）注入を行い、上記コンタクト
開口部と後に形成するアルミニウム層とコンタクト性を
よくする。
【０００５】次に、図２（ｄ）に示すように、リフロー
法によるＰＳＧ膜の平坦化を行いリフロー膜８を形成し
た後、図２（ｅ）に示すように、アルミニウム配線を行
いアルミニウム層９、ソース電極５およびドレイン電極
６を形成してＰＭＯＳトランジスタを製造していた。
法によるＰＳＧ膜の平坦化を行いリフロー膜８を形成し
た後、図２（ｅ）に示すように、アルミニウム配線を行
いアルミニウム層９、ソース電極５およびドレイン電極
６を形成してＰＭＯＳトランジスタを製造していた。
【０００６】
【発明が解決しようとする課題】上記方法では、図２
（ｅ）に示すように、Ｎ型基板１とドレイン電極下の高
濃度Ｐ+拡散層３とは直接接合することになる。従っ
て、Ｎ型基板とドレイン電極間の耐圧は、ドレイン電極
下の高濃度Ｐ+拡散層とＮ型基板間の接合耐圧により決
定される。しかし、拡散層と基板間の接合耐圧は接合し
ている拡散層の濃度に逆比例するので、従来の高濃度拡
散層と基板間の接合耐圧には限界があった。これはＰ型
基板上に形成された場合も同様である。
（ｅ）に示すように、Ｎ型基板１とドレイン電極下の高
濃度Ｐ+拡散層３とは直接接合することになる。従っ
て、Ｎ型基板とドレイン電極間の耐圧は、ドレイン電極
下の高濃度Ｐ+拡散層とＮ型基板間の接合耐圧により決
定される。しかし、拡散層と基板間の接合耐圧は接合し
ている拡散層の濃度に逆比例するので、従来の高濃度拡
散層と基板間の接合耐圧には限界があった。これはＰ型
基板上に形成された場合も同様である。
【０００７】そこで本発明は、コンタクト部下の拡散層
と基板間の耐圧を向上させる半導体装置の製造方法を提
供することを目的とする。
と基板間の耐圧を向上させる半導体装置の製造方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題は本発明によれ
ば、基板上のコンタクト開口部からのイオン注入を、低
エネルギー高濃度イオン注入と、高エネルギー低濃度イ
オン注入の２段階で行なって、高濃度拡散層の下に低濃
度拡散層を形成することにより前記コンタクト部下の拡
散層と前記基板間の耐圧を向上させることを特徴とする
半導体装置の製造方法により解決される。
ば、基板上のコンタクト開口部からのイオン注入を、低
エネルギー高濃度イオン注入と、高エネルギー低濃度イ
オン注入の２段階で行なって、高濃度拡散層の下に低濃
度拡散層を形成することにより前記コンタクト部下の拡
散層と前記基板間の耐圧を向上させることを特徴とする
半導体装置の製造方法により解決される。
【０００９】
【作用】本発明によれば、ドレイン電極形成領域のコン
タクト開口部に低エネルギー高濃度のイオンと高エネル
ギー低濃度のイオンが注入されるため、高濃度と低濃度
のイオン注入エネルギー差の分だけ低濃度拡散層４が高
濃度拡散層３の下方に形成される。この結果、基板１と
ドレイン電極形成領域の高濃度拡散層３は、低濃度拡散
層４により分離されることになる。基板とコンタクト開
口部下の拡散層の良好な耐圧は、基板と低濃度拡散層で
決定される。すなわち、耐圧電圧は、拡散層の濃度に逆
比例するが、従来は基板と高濃度拡散層が接合していた
ため耐圧が低く、本発明では基板と低濃度拡散層とが接
合するようになり耐圧が向上する。
タクト開口部に低エネルギー高濃度のイオンと高エネル
ギー低濃度のイオンが注入されるため、高濃度と低濃度
のイオン注入エネルギー差の分だけ低濃度拡散層４が高
濃度拡散層３の下方に形成される。この結果、基板１と
ドレイン電極形成領域の高濃度拡散層３は、低濃度拡散
層４により分離されることになる。基板とコンタクト開
口部下の拡散層の良好な耐圧は、基板と低濃度拡散層で
決定される。すなわち、耐圧電圧は、拡散層の濃度に逆
比例するが、従来は基板と高濃度拡散層が接合していた
ため耐圧が低く、本発明では基板と低濃度拡散層とが接
合するようになり耐圧が向上する。
【００１０】本発明でいうイオン注入における低エネル
ギーと高エネルギーはそれぞれ２０〜３０ＫｅＶ及び１
００〜２００ＫｅＶ程度が好ましく、また低濃度と高濃
度はそれぞれ１０13〜１０14／ｃｍ2オーダーおよび１
０15／ｃｍ2オーダー程度であるのが好ましい。
ギーと高エネルギーはそれぞれ２０〜３０ＫｅＶ及び１
００〜２００ＫｅＶ程度が好ましく、また低濃度と高濃
度はそれぞれ１０13〜１０14／ｃｍ2オーダーおよび１
０15／ｃｍ2オーダー程度であるのが好ましい。
【００１１】また、イオン注入を、高濃度イオン注入
後、低濃度注入を行なう以外低濃度イオン注入後、高濃
度注入を行なうことももちろん可能である。
後、低濃度注入を行なう以外低濃度イオン注入後、高濃
度注入を行なうことももちろん可能である。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１３】図１は、本発明の一実施例であるＰＭＯＳ
トランジスタを製造する工程における断面図であり、従
来の工程図である図２（ｃ）に続く工程を示す。
トランジスタを製造する工程における断面図であり、従
来の工程図である図２（ｃ）に続く工程を示す。
【００１４】本実施例は従来工程で説明した図２（ａ）
〜図２（ｃ）と同様に、Ｎ型基板１上にドレイン電極形
成領域を分離する領域に低濃度拡散層４、ＬＯＣＯＳ酸
化膜２、ゲート電極７を形成し、ソース電極形成領域お
よびドレイン電極形成領域にコンタクトを開口した後、
上記コンタクト開口部に図２（ｂ）のＰ+イオン注入工
程として低エネルギー高濃度（例えばＢ+を１２５Ｋｅ
Ｖ，１×１０13〜１０1 4／ｃｍ2）のイオン注入（Ｉ．
Ｉ）を行い、高濃度Ｐ+拡散層３（厚さ０．５μｍ以
下）を形成し、さらに図２（ｃ）のＰ+コンタクト補償
イオン注入工程として低エネルギー、高濃度（例えばＢ
+を２５ＫｅＶ、１×１０15／ｃｍ2）のイオン注入を行
い、上記コンタクト開口部のＰ+拡散層と後に形成する
アルミニウムのコンタクト性をよくする。
〜図２（ｃ）と同様に、Ｎ型基板１上にドレイン電極形
成領域を分離する領域に低濃度拡散層４、ＬＯＣＯＳ酸
化膜２、ゲート電極７を形成し、ソース電極形成領域お
よびドレイン電極形成領域にコンタクトを開口した後、
上記コンタクト開口部に図２（ｂ）のＰ+イオン注入工
程として低エネルギー高濃度（例えばＢ+を１２５Ｋｅ
Ｖ，１×１０13〜１０1 4／ｃｍ2）のイオン注入（Ｉ．
Ｉ）を行い、高濃度Ｐ+拡散層３（厚さ０．５μｍ以
下）を形成し、さらに図２（ｃ）のＰ+コンタクト補償
イオン注入工程として低エネルギー、高濃度（例えばＢ
+を２５ＫｅＶ、１×１０15／ｃｍ2）のイオン注入を行
い、上記コンタクト開口部のＰ+拡散層と後に形成する
アルミニウムのコンタクト性をよくする。
【００１５】次に、本発明により、図１（ａ）のよう
に、ドレイン電極形成領域に高エネルギー、Ｐ型低濃度
（Ｐ-）イオン注入（例えばＢ+イオンを１００ＫｅＶ、
１×１０14／ｃｍ2）を行なうことにより低濃度Ｐ-拡散
層４が高濃度Ｐ+拡散層３の下に形成される。これによ
り、Ｎ型基板１と高濃度拡散層３は低濃度拡散層４によ
り分離される。
に、ドレイン電極形成領域に高エネルギー、Ｐ型低濃度
（Ｐ-）イオン注入（例えばＢ+イオンを１００ＫｅＶ、
１×１０14／ｃｍ2）を行なうことにより低濃度Ｐ-拡散
層４が高濃度Ｐ+拡散層３の下に形成される。これによ
り、Ｎ型基板１と高濃度拡散層３は低濃度拡散層４によ
り分離される。
【００１６】以下、従来工程と同様に、図１（ｂ）に示
すように、リフロー法によるＰＳＧ膜の平坦化を行い、
リフロー膜８を形成した後、図１（ｃ）に示すようにア
ルミニウム配線を行い、アルミニウム層９、ソース電極
５、ドレイン電極６を形成する。
すように、リフロー法によるＰＳＧ膜の平坦化を行い、
リフロー膜８を形成した後、図１（ｃ）に示すようにア
ルミニウム配線を行い、アルミニウム層９、ソース電極
５、ドレイン電極６を形成する。
【００１７】本発明により、従来のドレイン電圧の耐圧
が約２０％上昇した。さらに、低濃度イオン注入のエネ
ルギーおよび濃度の最適化により、より耐圧が向上す
る。
が約２０％上昇した。さらに、低濃度イオン注入のエネ
ルギーおよび濃度の最適化により、より耐圧が向上す
る。
【００１８】
【発明の効果】以上説明したように、本発明により従来
の半導体装置の製造工程において、低濃度イオン注入工
程を付加するだけでコンタクト開口部と基板間の耐圧が
従来より向上した半導体装置を製造することができる。
の半導体装置の製造工程において、低濃度イオン注入工
程を付加するだけでコンタクト開口部と基板間の耐圧が
従来より向上した半導体装置を製造することができる。
【図１】本発明の一実施例を示すＰＭＯＳトランジスタ
製造の要部工程断面図である。
製造の要部工程断面図である。
【図２】従来例を示すＰＭＯＳトランジスタ製造の要部
工程断面図である。
工程断面図である。
１ Ｎ型基板 ２ ＬＯＣＯＳ酸化膜 ３ 高濃度拡散層（Ｐ+拡散層） ４ 低濃度拡散層（Ｐ-拡散層） ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 ８ リフロー膜 ９ アルミニウム層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図２及び図３は、従来のＰＭＯＳトランジ
スタ要部工程断面図であり、図２（ａ）に示すように、
Ｎ型基板１上にドレイン電極形成領域を分離する領域に
低濃度拡散層４、ＬＯＣＯＳ酸化膜２、ゲート電極７が
形成されており、ソース電極形成領域およびドレイン電
極形成領域にコンタクトを開口する。
スタ要部工程断面図であり、図２（ａ）に示すように、
Ｎ型基板１上にドレイン電極形成領域を分離する領域に
低濃度拡散層４、ＬＯＣＯＳ酸化膜２、ゲート電極７が
形成されており、ソース電極形成領域およびドレイン電
極形成領域にコンタクトを開口する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次に、図３（ａ）に示すように、リフロー
法によるＰＳＧ膜の平坦化を行いリフロー膜８を形成し
た後、図３（ｂ）に示すように、アルミニウム配線を行
いアルミニウム層９、ソース電極５およびドレイン電極
６を形成してＰＭＯＳトランジスタを製造していた。
法によるＰＳＧ膜の平坦化を行いリフロー膜８を形成し
た後、図３（ｂ）に示すように、アルミニウム配線を行
いアルミニウム層９、ソース電極５およびドレイン電極
６を形成してＰＭＯＳトランジスタを製造していた。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明が解決しようとする課題】上記方法では、図３
（ｂ）に示すように、Ｎ型基板１とドレイン電極下の高
濃度Ｐ+拡散層３とは直接接合することになる。従っ
て、Ｎ型基板とドレイン電極間の耐圧は、ドレイン電極
下の高濃度Ｐ+拡散層とＮ型基板間の接合耐圧により決
定される。しかし、拡散層と基板間の接合耐圧は接合し
ている拡散層の濃度に逆比例するので、従来の高濃度拡
散層と基板間の接合耐圧には限界があった。これはＰ型
基板上に形成された場合も同様である。
（ｂ）に示すように、Ｎ型基板１とドレイン電極下の高
濃度Ｐ+拡散層３とは直接接合することになる。従っ
て、Ｎ型基板とドレイン電極間の耐圧は、ドレイン電極
下の高濃度Ｐ+拡散層とＮ型基板間の接合耐圧により決
定される。しかし、拡散層と基板間の接合耐圧は接合し
ている拡散層の濃度に逆比例するので、従来の高濃度拡
散層と基板間の接合耐圧には限界があった。これはＰ型
基板上に形成された場合も同様である。
【手続補正書】
【提出日】平成５年８月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例を示すＰＭＯＳトランジスタ
製造の要部工程断面図である。
製造の要部工程断面図である。
【図２】従来例を示すＰＭＯＳトランジスタ製造の要部
前半工程断面図である。
前半工程断面図である。
【図３】従来例を示すＰＭＯＳトランジスタ製造の要部
後半工程断面図である。
後半工程断面図である。
【符号の説明】 １ Ｎ型基板 ２ ＬＯＣＯＳ酸化膜 ３ 高濃度拡散層（Ｐ+拡散層） ４ 低濃度拡散層（Ｐ-拡散層） ５ ソース電極 ６ ドレイン電極 ７ ゲート電極 ８ リフロー膜 ９ アルミニウム層
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
Claims (1)
- 【請求項１】 基板上のコンタクト開口部からのイオン
注入を低エネルギー高濃度イオン注入と、高エネルギー
低濃度イオン注入の２段階で行なって、高濃度拡散層の
下に低濃度拡散層を形成することにより、前記コンタク
ト部下の拡散層と前記基板間の耐圧を向上させることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29021191A JPH0645597A (ja) | 1991-11-06 | 1991-11-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29021191A JPH0645597A (ja) | 1991-11-06 | 1991-11-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645597A true JPH0645597A (ja) | 1994-02-18 |
Family
ID=17753190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29021191A Pending JPH0645597A (ja) | 1991-11-06 | 1991-11-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645597A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011233772A (ja) * | 2010-04-28 | 2011-11-17 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-11-06 JP JP29021191A patent/JPH0645597A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011233772A (ja) * | 2010-04-28 | 2011-11-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8637952B2 (en) | 2010-04-28 | 2014-01-28 | Kabushiki Kaisha Toshiba | Semiconductor device with zener diode and method for manufacturing same |
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