JPH0638570B2 - リミツタ回路 - Google Patents
リミツタ回路Info
- Publication number
- JPH0638570B2 JPH0638570B2 JP60257700A JP25770085A JPH0638570B2 JP H0638570 B2 JPH0638570 B2 JP H0638570B2 JP 60257700 A JP60257700 A JP 60257700A JP 25770085 A JP25770085 A JP 25770085A JP H0638570 B2 JPH0638570 B2 JP H0638570B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- diode
- voltage
- output
- feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明はリミッタ回路に係り、特に演算増巾器の正側
出力飽和電圧、負側出力飽和電圧を夫々単独に設定で
き、平坦な振巾制限特性をうることができるリミッタ回
路である。
出力飽和電圧、負側出力飽和電圧を夫々単独に設定で
き、平坦な振巾制限特性をうることができるリミッタ回
路である。
（従来の技術） 従来リミッタ機能を実現する具体的な回路としては飽和
電圧を別途に出力端子に与える回路、シャントリミッタ
回路、フィードバックリミッタ回路等種々考えられてい
る。第２図a はフィードバックリミッタ回路として最も
簡単で代表的な回路構成を示している。ここで演算増巾
器Ａ１の負の入力端子には入力抵抗Ｒi をへて入力電圧
Ｅi が与えられる。又、この負の入力端子はダイオード
Ｄ′２をへて抵抗Ｒ４により出力端子に接続される。一
方、出力端子から饋還抵抗Ｒf を介して演算増巾器Ａ１
の負の入力端子に接続される饋還回路が設けられる。ま
た下限の飽和値をもたらすための電源端子から＋Ｅ２が
抵抗３をへて前記抵抗Ｒ４とダイオードＤ′２のカソー
ドの接続点に与えられ、更に上限の飽和値をもたらすた
めの電源端子から−Ｅ１が抵抗Ｒ′１をへて抵抗Ｒ′2
と、ダイオードＤ′1のアノードとの接続点に与えら
れ、ダイオードＤ′１のカソードは演算増巾器Ａ１の負
の入力端子に接続される。演算増巾器Ａ１の正の入力端
子は接地される。今入力電圧Ｅi が零であればダイオー
ドＤ′1Ｄ′2はオフ状態であり、又出力電圧Ｅo も零で
あるが入力電圧Ｅi に正電圧を徐々に加えていくと、ダ
イオードＤ′1Ｄ′2がオフ状態では利得が の逆相増巾器であるから入力電圧に比例して徐々に負の
出力電圧が現れる。この状態が第２図b の線形領域Ｂ′
−Ｃ−Ｄ′である。入力電圧を更に高くするとダイオー
ドＤ′2がオンになり、饋還抵抗Ｒf にＲ４が並列に入
り、領域Ａ′−Ｂ′が形成される。飽和電圧値は抵抗Ｒ
４の抵抗値のため利得は−（１／Ｒｉ）・（Ｒｆ・
Ｒ４）／ｆＲｆ＋Ｒ４）となり前記に比べ傾斜し、従っ
て入力電圧がダイオードＤ′２をオンさせる点から飽和
電圧が変わる。入力電圧Ｅi が負の電圧のときの同様で
ダイオードＤ′1がオンになって抵抗Ｒ′2が饋還抵抗Ｒ
f と並列になり領域Ｄ′−Ｅ′が形成される。このとき
の傾斜は−（１／Ｒｉ）・（Ｒｆ・Ｒ′２）／（Ｒｆ＋
Ｒ′２）で現される。
電圧を別途に出力端子に与える回路、シャントリミッタ
回路、フィードバックリミッタ回路等種々考えられてい
る。第２図a はフィードバックリミッタ回路として最も
簡単で代表的な回路構成を示している。ここで演算増巾
器Ａ１の負の入力端子には入力抵抗Ｒi をへて入力電圧
Ｅi が与えられる。又、この負の入力端子はダイオード
Ｄ′２をへて抵抗Ｒ４により出力端子に接続される。一
方、出力端子から饋還抵抗Ｒf を介して演算増巾器Ａ１
の負の入力端子に接続される饋還回路が設けられる。ま
た下限の飽和値をもたらすための電源端子から＋Ｅ２が
抵抗３をへて前記抵抗Ｒ４とダイオードＤ′２のカソー
ドの接続点に与えられ、更に上限の飽和値をもたらすた
めの電源端子から−Ｅ１が抵抗Ｒ′１をへて抵抗Ｒ′2
と、ダイオードＤ′1のアノードとの接続点に与えら
れ、ダイオードＤ′１のカソードは演算増巾器Ａ１の負
の入力端子に接続される。演算増巾器Ａ１の正の入力端
子は接地される。今入力電圧Ｅi が零であればダイオー
ドＤ′1Ｄ′2はオフ状態であり、又出力電圧Ｅo も零で
あるが入力電圧Ｅi に正電圧を徐々に加えていくと、ダ
イオードＤ′1Ｄ′2がオフ状態では利得が の逆相増巾器であるから入力電圧に比例して徐々に負の
出力電圧が現れる。この状態が第２図b の線形領域Ｂ′
−Ｃ−Ｄ′である。入力電圧を更に高くするとダイオー
ドＤ′2がオンになり、饋還抵抗Ｒf にＲ４が並列に入
り、領域Ａ′−Ｂ′が形成される。飽和電圧値は抵抗Ｒ
４の抵抗値のため利得は−（１／Ｒｉ）・（Ｒｆ・
Ｒ４）／ｆＲｆ＋Ｒ４）となり前記に比べ傾斜し、従っ
て入力電圧がダイオードＤ′２をオンさせる点から飽和
電圧が変わる。入力電圧Ｅi が負の電圧のときの同様で
ダイオードＤ′1がオンになって抵抗Ｒ′2が饋還抵抗Ｒ
f と並列になり領域Ｄ′−Ｅ′が形成される。このとき
の傾斜は−（１／Ｒｉ）・（Ｒｆ・Ｒ′２）／（Ｒｆ＋
Ｒ′２）で現される。
（発明が解決しようとする問題点） 前記で示した従来のフィードバックリミッタ回路ではダ
イオードがオンしてからのリミッタ特性は入力電圧が正
負に増加するに従って饋還抵抗Ｒf と抵抗Ｒ′2または
抵抗Ｒ４の並列抵抗値に比例した傾斜出力になり、平坦
特性をうることができない欠点があった。
イオードがオンしてからのリミッタ特性は入力電圧が正
負に増加するに従って饋還抵抗Ｒf と抵抗Ｒ′2または
抵抗Ｒ４の並列抵抗値に比例した傾斜出力になり、平坦
特性をうることができない欠点があった。
（問題点を解決するための手段） 上記の点を考慮してこの発明では出力飽和電圧を平坦特
性にできるうえ、飽和値をもたらすための電源は演算増
巾器の電源を使うことができるとともに飽和値は正負そ
れぞれ独立して設定でき、更に饋還回路に含まれる受動
素子の数を減らしたものである。
性にできるうえ、飽和値をもたらすための電源は演算増
巾器の電源を使うことができるとともに飽和値は正負そ
れぞれ独立して設定でき、更に饋還回路に含まれる受動
素子の数を減らしたものである。
即ちこの発明は演算増巾器において、その出力側から入
力側にいたる饋還回路に饋還抵抗のほかに抵抗とダイオ
ードからなる受動素子のみを含むもので、前記受動素子
としては第１のダイオードのカソードと第１の抵抗なら
びに第２のダイオードのアノードと第２の抵抗を夫々直
列に接続し、更に前記第１のダイオードのアノードと前
記第２のダイオードのカソードを前記演算増巾器の出力
端子に接続し、又前記第１の抵抗と前記第２の抵抗の他
側を前記饋還抵抗の出力側に接続し、演算回路の出力端
子とすることにより平坦なリミッタ特性をうるととも
に、出力飽和値の正電圧負電圧をそれぞれ独立に設定で
きうるようにしたことを特徴とするものである。
力側にいたる饋還回路に饋還抵抗のほかに抵抗とダイオ
ードからなる受動素子のみを含むもので、前記受動素子
としては第１のダイオードのカソードと第１の抵抗なら
びに第２のダイオードのアノードと第２の抵抗を夫々直
列に接続し、更に前記第１のダイオードのアノードと前
記第２のダイオードのカソードを前記演算増巾器の出力
端子に接続し、又前記第１の抵抗と前記第２の抵抗の他
側を前記饋還抵抗の出力側に接続し、演算回路の出力端
子とすることにより平坦なリミッタ特性をうるととも
に、出力飽和値の正電圧負電圧をそれぞれ独立に設定で
きうるようにしたことを特徴とするものである。
（作 用） かくてこの発明におけるリミッタ特性は演算増巾器を動
作させるのに必要な電源電圧と饋還回路に含まれた抵抗
とダイオードにより形成されるもので、出力電圧の飽和
値が前記電源電圧を基準として演算増巾器の出力端子か
ら饋還回路に接続される受動素子の値によって決定され
るものとなっている。
作させるのに必要な電源電圧と饋還回路に含まれた抵抗
とダイオードにより形成されるもので、出力電圧の飽和
値が前記電源電圧を基準として演算増巾器の出力端子か
ら饋還回路に接続される受動素子の値によって決定され
るものとなっている。
（実施例） 次にこの発明を第１図a の実施例回路構成図と、第１図
b の特性曲線図により説明する。
b の特性曲線図により説明する。
尚便宜上第２図a,b 相当部分は同一符号で示すものとす
る。
る。
まず受動素子の接続としては第１の抵抗Ｒ１と第１のダ
イオードＤ１のカソードならびに第２の抵抗Ｒ２と第２
のダイオードＤ２のアノードを直列に接続し、第１のダ
イオードＤ１のアノードと第２のダイオードＤ２のカソ
ードは接続点b をもつて演算増巾器Ａ１の出力端子に接
続し、第１，第２の抵抗Ｒ1Ｒ2のダイオードＤ1Ｄ2に接
続しない側の他端を饋還抵抗Ｒf の出力側e 点で接続し
演算増巾器Ａ１の出力回路とする。
イオードＤ１のカソードならびに第２の抵抗Ｒ２と第２
のダイオードＤ２のアノードを直列に接続し、第１のダ
イオードＤ１のアノードと第２のダイオードＤ２のカソ
ードは接続点b をもつて演算増巾器Ａ１の出力端子に接
続し、第１，第２の抵抗Ｒ1Ｒ2のダイオードＤ1Ｄ2に接
続しない側の他端を饋還抵抗Ｒf の出力側e 点で接続し
演算増巾器Ａ１の出力回路とする。
又演算増巾器Ａ１の負の入力端子には入力抵抗Ｒi が接
続され併せて饋還回路に饋還抵抗Ｒf が設けられる。正
の入力端子は接地される。
続され併せて饋還回路に饋還抵抗Ｒf が設けられる。正
の入力端子は接地される。
前記のように構成された演算増巾器に入力電圧Ｅi を与
えると出力電圧Ｅo が現れる。入力電圧Ｅi と出力電圧
Ｅo の関係はダイオードＤ１またはＤ２がそれぞれオン
の状態において逆相増巾器であるから で現される。この状態が第１図b の線形領域Ｂ−Ｃ−Ｄ
で、入力電圧Ｅi が零の状態では出力電圧Ｅo も零であ
るが、入力電圧Ｅi に正電圧または負電圧を徐々に加え
たとき出力電圧Ｅo は の傾きで入力電圧Ｅi に比例して徐々に負電圧、正電圧
が現れる。
えると出力電圧Ｅo が現れる。入力電圧Ｅi と出力電圧
Ｅo の関係はダイオードＤ１またはＤ２がそれぞれオン
の状態において逆相増巾器であるから で現される。この状態が第１図b の線形領域Ｂ−Ｃ−Ｄ
で、入力電圧Ｅi が零の状態では出力電圧Ｅo も零であ
るが、入力電圧Ｅi に正電圧または負電圧を徐々に加え
たとき出力電圧Ｅo は の傾きで入力電圧Ｅi に比例して徐々に負電圧、正電圧
が現れる。
入力電圧Ｅi をさらに高くしていくと、出力電圧Ｅo は
演算増巾器Ａ１の電源電圧±Ｖc と抵抗Ｒ1，Ｒ2、饋還
抵抗Ｒf および負荷抵抗ＲＬに依存するある電圧に達し
たとき飽和する。
演算増巾器Ａ１の電源電圧±Ｖc と抵抗Ｒ1，Ｒ2、饋還
抵抗Ｒf および負荷抵抗ＲＬに依存するある電圧に達し
たとき飽和する。
即ち演算増巾器Ａ１の出力端子に接続される抵抗Ｒ1，
Ｒ1の抵抗値をＲ1，Ｒ2、ダイオードＤ1，Ｄ２の順方向
電圧をＶFD1，ＶFD2,演算増巾器Ａ１の最大出力電圧振
巾を±ＶOMおよび負荷抵抗をＲＬとすると出力端子での
飽和電圧±ＥOSは で現される。
Ｒ1の抵抗値をＲ1，Ｒ2、ダイオードＤ1，Ｄ２の順方向
電圧をＶFD1，ＶFD2,演算増巾器Ａ１の最大出力電圧振
巾を±ＶOMおよび負荷抵抗をＲＬとすると出力端子での
飽和電圧±ＥOSは で現される。
即ち入力電圧Ｅi により徐々に増加した出力電圧Ｅo は
設定飽和電圧値±ＥOSに達すると、以後入力電圧Ｅi が
増加しても±ＥOSの値で飽和する。
設定飽和電圧値±ＥOSに達すると、以後入力電圧Ｅi が
増加しても±ＥOSの値で飽和する。
従って饋還回路に設けた抵抗Ｒ1Ｒ2の値を(1) (2) 式に
よって選ぶことにより出力電圧Ｅo の飽和値±ＥOMを正
側、負側それぞれ単独に設定することができる。
よって選ぶことにより出力電圧Ｅo の飽和値±ＥOMを正
側、負側それぞれ単独に設定することができる。
また上記実施例では本受動素子の動作によるリミッタ機
能、特性について説明したが抵抗Ｒ1，Ｒ２が出力端子
に直列に含まれることによって演算増巾器の出力電流を
最大定格値以下におさえることができ、演算増巾器を過
負荷電流破壊から保護することができる。
能、特性について説明したが抵抗Ｒ1，Ｒ２が出力端子
に直列に含まれることによって演算増巾器の出力電流を
最大定格値以下におさえることができ、演算増巾器を過
負荷電流破壊から保護することができる。
即ち演算増巾器の許容最大負荷電流をＩOSとすると （発明の効果） 以上の説明から明らかなようにこの発明によれば饋還回
路に饋還抵抗のほかにダイオードと抵抗のみを用いるこ
とによって、演算増巾器を動作させるのに必要な電源電
圧と、饋還増巾器を動作させるのに必要なこのようなダ
イオードと抵抗のみの簡単な回路構成で、飽和値をもた
らすための特別な電圧源をもつこともなく、ほぼ理想に
近い平坦な特性をもつリミッタ回路が得られるうえに飽
和電圧を正負夫々に単独に設定可能となしたものであ
る。
路に饋還抵抗のほかにダイオードと抵抗のみを用いるこ
とによって、演算増巾器を動作させるのに必要な電源電
圧と、饋還増巾器を動作させるのに必要なこのようなダ
イオードと抵抗のみの簡単な回路構成で、飽和値をもた
らすための特別な電圧源をもつこともなく、ほぼ理想に
近い平坦な特性をもつリミッタ回路が得られるうえに飽
和電圧を正負夫々に単独に設定可能となしたものであ
る。
第１図a はこの発明の実施例リミッタ回路構成図、第１
図b は第１図a の入出力特性曲線図、第２図a は従来使
用されている代表的なリミッタ回路構成図、第２図b は
第２図a の入出力特性曲線図である。 図でＡ１は演算増巾器、Ｄ1Ｄ2はダイオード、Ｒi は入
力抵抗、Ｒf は饋還抵抗、Ｒ1Ｒ2は飽和値設定抵抗。
図b は第１図a の入出力特性曲線図、第２図a は従来使
用されている代表的なリミッタ回路構成図、第２図b は
第２図a の入出力特性曲線図である。 図でＡ１は演算増巾器、Ｄ1Ｄ2はダイオード、Ｒi は入
力抵抗、Ｒf は饋還抵抗、Ｒ1Ｒ2は飽和値設定抵抗。
Claims (1)
- 【請求項１】演算増巾器において、その出力側から入力
側にいたる饋還回路に、饋還抵抗のほかに抵抗とダイオ
ードからなる受動素子のみを含むもので、前記受動素子
としては第１のダイオードのカソードと第１の抵抗、お
よび第２のダイオードのアノードと第２の抵抗を夫々直
列に接続し、更に前記第１のダイオードのアノードと前
記第２のダイオードのカソードを前記演算増巾器の出力
端子に接続し、又前記第１の抵抗と前記第２の抵抗の他
側を前記饋還抵抗の出力側に接続し、演算回路の出力端
子とすることにより出力の正側飽和電圧、負側飽和電圧
をそれぞれ独立に設定できるようにしたことを特徴とす
るリミッタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257700A JPH0638570B2 (ja) | 1985-11-19 | 1985-11-19 | リミツタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60257700A JPH0638570B2 (ja) | 1985-11-19 | 1985-11-19 | リミツタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62118624A JPS62118624A (ja) | 1987-05-30 |
| JPH0638570B2 true JPH0638570B2 (ja) | 1994-05-18 |
Family
ID=17309896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60257700A Expired - Lifetime JPH0638570B2 (ja) | 1985-11-19 | 1985-11-19 | リミツタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638570B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03211905A (ja) * | 1990-01-16 | 1991-09-17 | Fujitsu Denso Ltd | リミッタ回路 |
| JP4900836B2 (ja) * | 2008-04-14 | 2012-03-21 | 株式会社アマダ | ヘミングダイ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5915407A (ja) * | 1982-07-16 | 1984-01-26 | Asahi Chem Ind Co Ltd | エチレンの重合またはエチレンとα―オレフィンの共重合方法 |
| JPS60109A (ja) * | 1983-06-15 | 1985-01-05 | Fujitsu Ltd | 出力振幅制限増幅回路 |
-
1985
- 1985-11-19 JP JP60257700A patent/JPH0638570B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62118624A (ja) | 1987-05-30 |
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