JPH0638486B2 - 電荷蓄積形半導体装置 - Google Patents
電荷蓄積形半導体装置Info
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- JPH0638486B2 JPH0638486B2 JP59276218A JP27621884A JPH0638486B2 JP H0638486 B2 JPH0638486 B2 JP H0638486B2 JP 59276218 A JP59276218 A JP 59276218A JP 27621884 A JP27621884 A JP 27621884A JP H0638486 B2 JPH0638486 B2 JP H0638486B2
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- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000002955 isolation Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims 1
- 230000014759 maintenance of location Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011295 pitch Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えば半導体メモリやMOS 形エリアセンサ
等に使用される電荷蓄積形半導体装置に関する。
等に使用される電荷蓄積形半導体装置に関する。
従来、電荷蓄積形の半導体メモリは、例えば第３図に示
すように構成されている。図において、１ａ，１ｂは電
荷蓄積部で、これら電荷蓄積部１ａ，１ｂは二次元的に
配置されている。上記一対の上下方向に隣接し合う電荷
蓄積部１ａ，１ｂはそれぞれ、読み出しゲート２ａ，２
ｂを介して読み出しドレイン３に接続される、この読み
出しドレイン３は、上下方向に延設される読み出しライ
ン（メモリにおけるビット線）４に接続される。一方、
読み出しゲート２ａ，２ｂはそれぞれ、アドレスライン
（メモリにおけるワード線）５ａ，５ｂに接続されてい
る。
すように構成されている。図において、１ａ，１ｂは電
荷蓄積部で、これら電荷蓄積部１ａ，１ｂは二次元的に
配置されている。上記一対の上下方向に隣接し合う電荷
蓄積部１ａ，１ｂはそれぞれ、読み出しゲート２ａ，２
ｂを介して読み出しドレイン３に接続される、この読み
出しドレイン３は、上下方向に延設される読み出しライ
ン（メモリにおけるビット線）４に接続される。一方、
読み出しゲート２ａ，２ｂはそれぞれ、アドレスライン
（メモリにおけるワード線）５ａ，５ｂに接続されてい
る。
ところで、通常の半導体メモリにおいては、集積度を高
めるため、第４図に示すように電荷蓄積部のパターン形
状を工夫している。このようなパターン構成では、水平
方向の１ピッチは、電荷蓄積部１ａの幅Ｗ１と読み出し
ゲート２ａ，２ｂの幅Ｗ２、および素子分離領域の幅Ｗ
３の和で決まる。一方、垂直方向の１ピッチは、電荷蓄
積部１ａ，１ｂ、読み出しゲート２ａ，２ｂおよび読み
出しドレイン３の各寸法によって決定される。従って、
半導体メモリセルの微細化の際には、電荷蓄積部１ａ，
１ｂのみならず、読み出しゲート２ａ，２ｂおよび読み
出しドレイン３の微細化も必要である。
めるため、第４図に示すように電荷蓄積部のパターン形
状を工夫している。このようなパターン構成では、水平
方向の１ピッチは、電荷蓄積部１ａの幅Ｗ１と読み出し
ゲート２ａ，２ｂの幅Ｗ２、および素子分離領域の幅Ｗ
３の和で決まる。一方、垂直方向の１ピッチは、電荷蓄
積部１ａ，１ｂ、読み出しゲート２ａ，２ｂおよび読み
出しドレイン３の各寸法によって決定される。従って、
半導体メモリセルの微細化の際には、電荷蓄積部１ａ，
１ｂのみならず、読み出しゲート２ａ，２ｂおよび読み
出しドレイン３の微細化も必要である。
しかし、上記第４図に示したパターン構成を用いてMOS
形エリアセンサを形成する場合、読み出しドレイン３を
２つの電荷蓄積部（画素に対応する）１ａ，１ｂで共有
する構造であるため、集積度の点からは有利になるが、
次に記すような大きな問題点が生ずる。これは、読み出
しライン４が画素１ａ，１ｂ上を横切る点である。すな
わち、通常、読み出しライン４は、電荷・電圧変換ゲイ
ンを上げるためにその容量を極力小さくしている。する
と、必然的に読み出しライン４は画素１ａ，１ｂ上を横
切らざるを得ない。上記読み出しライン４は、信号読み
出し速度を向上するためアルミニウム等の金属膜で形成
されているため、画素部における光の利用効率（感度）
を著しく低下させてしまう。
形エリアセンサを形成する場合、読み出しドレイン３を
２つの電荷蓄積部（画素に対応する）１ａ，１ｂで共有
する構造であるため、集積度の点からは有利になるが、
次に記すような大きな問題点が生ずる。これは、読み出
しライン４が画素１ａ，１ｂ上を横切る点である。すな
わち、通常、読み出しライン４は、電荷・電圧変換ゲイ
ンを上げるためにその容量を極力小さくしている。する
と、必然的に読み出しライン４は画素１ａ，１ｂ上を横
切らざるを得ない。上記読み出しライン４は、信号読み
出し速度を向上するためアルミニウム等の金属膜で形成
されているため、画素部における光の利用効率（感度）
を著しく低下させてしまう。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、電荷蓄積部からの信号電荷の
読み取り方法を工夫することにより、高集積化に好適な
電荷蓄積形半導体装置を提供することである。
その目的とするところは、電荷蓄積部からの信号電荷の
読み取り方法を工夫することにより、高集積化に好適な
電荷蓄積形半導体装置を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、二次元的に配列され信号電荷を蓄積する電荷蓄
積部の斜め方向に隣接する各電荷蓄積部間の間隙領域
に、読み出しドレインおよび読み出しゲートを設け、読
み出しドレインに接続された読み出しラインおよび読み
出しゲートに接続された読み出しラインを各々上記電荷
蓄積部の境界を通して配線するようにしたものである。
ために、二次元的に配列され信号電荷を蓄積する電荷蓄
積部の斜め方向に隣接する各電荷蓄積部間の間隙領域
に、読み出しドレインおよび読み出しゲートを設け、読
み出しドレインに接続された読み出しラインおよび読み
出しゲートに接続された読み出しラインを各々上記電荷
蓄積部の境界を通して配線するようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第３図と同一部分には同じ
符号を付す。信号電荷を蓄積する電荷蓄積部１ａ，１ｂ
は、二次元的に配列されており、これら電荷蓄積部群は
一つの市松状の電荷蓄積部１ａ，１ａ，…群と、１ピッ
チずれた他の市松状の電荷蓄積部１ｂ，１ｂ，…群とか
ら成る。そして、１対の斜め方向に隣接し合う電荷蓄積
部１ａ−１ａおよび１ｂ−１ｂがそれぞれ、読み出しゲ
ート２ａ，２ｂを介して読み出しドレイン３ａ，３ｂに
接続される。上記読み出しドレイン３ａ，３ｂはそれぞ
れ、上下方向に延設された読み出しライン４ａ，４ｂに
接続される。一方、上記読み出しゲート２ａ，２ｂはそ
れぞれ、水平方向に延設されたアドレスライン５ａ，５
ｂに接続される。
する。第１図において、前記第３図と同一部分には同じ
符号を付す。信号電荷を蓄積する電荷蓄積部１ａ，１ｂ
は、二次元的に配列されており、これら電荷蓄積部群は
一つの市松状の電荷蓄積部１ａ，１ａ，…群と、１ピッ
チずれた他の市松状の電荷蓄積部１ｂ，１ｂ，…群とか
ら成る。そして、１対の斜め方向に隣接し合う電荷蓄積
部１ａ−１ａおよび１ｂ−１ｂがそれぞれ、読み出しゲ
ート２ａ，２ｂを介して読み出しドレイン３ａ，３ｂに
接続される。上記読み出しドレイン３ａ，３ｂはそれぞ
れ、上下方向に延設された読み出しライン４ａ，４ｂに
接続される。一方、上記読み出しゲート２ａ，２ｂはそ
れぞれ、水平方向に延設されたアドレスライン５ａ，５
ｂに接続される。
第２図は、上記第１図の構造をMOS 形エリアセンサに適
用する際のパターン構成例を示している。この第２図の
パターン構成において特徴的なことは、アドレスライン
５ａ，５ｂが重なって垂直方向に隣接する画素の境界領
域（通常は素子分離領域）６ａ上に配設されること、ま
た同様に、読み出しライン４ａ，４ｂが水平方向に隣接
する画素の境界領域６ｂ上に配置されることである。
用する際のパターン構成例を示している。この第２図の
パターン構成において特徴的なことは、アドレスライン
５ａ，５ｂが重なって垂直方向に隣接する画素の境界領
域（通常は素子分離領域）６ａ上に配設されること、ま
た同様に、読み出しライン４ａ，４ｂが水平方向に隣接
する画素の境界領域６ｂ上に配置されることである。
このような構成によれば、水平および垂直方向のピッチ
はそれぞれ、電荷蓄積部１ａ，１ｂの寸法および素子分
離領域６ａ，６ｂの幅で決まり、読み出しゲート２ａ，
２ｂ、読み出しドレイン３ａ，３ｂ、読み出しライン４
ａ，４ｂ、およびアドレスライン５ａ，５ｂの寸法には
直接影響されない。従って、高集積化が図れる。
はそれぞれ、電荷蓄積部１ａ，１ｂの寸法および素子分
離領域６ａ，６ｂの幅で決まり、読み出しゲート２ａ，
２ｂ、読み出しドレイン３ａ，３ｂ、読み出しライン４
ａ，４ｂ、およびアドレスライン５ａ，５ｂの寸法には
直接影響されない。従って、高集積化が図れる。
また、読み出しライン４ａ，４ｂおよびアドレスライン
５ａ，５ｂは、前述したように電荷蓄積部１ａ，１ｂの
間隙部における素子分離領域６ａ，６ｂ上に配設される
ため、MOS 形エリアセンサに適用する場合、読み出しラ
イン４ａ，４ｂが画素（電荷蓄積部１ａ，１ｂ）上を横
切ることなく配線でき、同線にアドレスライン５ａ，５
ｂも画素を横切らないので感度の低下を防止できる。
５ａ，５ｂは、前述したように電荷蓄積部１ａ，１ｂの
間隙部における素子分離領域６ａ，６ｂ上に配設される
ため、MOS 形エリアセンサに適用する場合、読み出しラ
イン４ａ，４ｂが画素（電荷蓄積部１ａ，１ｂ）上を横
切ることなく配線でき、同線にアドレスライン５ａ，５
ｂも画素を横切らないので感度の低下を防止できる。
以上説明したようにこの発明によれば、電荷蓄積部から
の信号電荷の読み取り方法を工夫したので、高集積化に
好適な電荷蓄積形半導体装置が得られる。
の信号電荷の読み取り方法を工夫したので、高集積化に
好適な電荷蓄積形半導体装置が得られる。
第１図はこの発明の一実施例に係わる電荷蓄積形半導体
装置を説明するための図、第２図は上記第１図のパター
ン構成例を示す図、第３図は従来の電荷蓄積形半導体装
置を説明するための図、第４図は上記第３図のパターン
構成例を示す図である。 １ａ，１ｂ……電荷蓄積部、２ａ，２ｂ……読み出しゲ
ート、３ａ，３ｂ……読み出しドレイン、４ａ，４ｂ…
…読み出しライン、５ａ，５ｂ……アドレスライン、６
……素子分離領域。
装置を説明するための図、第２図は上記第１図のパター
ン構成例を示す図、第３図は従来の電荷蓄積形半導体装
置を説明するための図、第４図は上記第３図のパターン
構成例を示す図である。 １ａ，１ｂ……電荷蓄積部、２ａ，２ｂ……読み出しゲ
ート、３ａ，３ｂ……読み出しドレイン、４ａ，４ｂ…
…読み出しライン、５ａ，５ｂ……アドレスライン、６
……素子分離領域。
Claims (18)
- 【請求項１】二次元的に配列され信号電荷を蓄積する電
荷蓄積部と、この電荷蓄積部からの信号電荷の読み出し
を行なう読み出しドレインと、上記電荷蓄積部と上記読
み出しドレインとの間に設けられ信号電荷の読み出しを
制御する読み出しゲートとを有する電荷蓄積形半導体装
置において、上記電荷蓄積部を斜め方向に隣接する電荷
蓄積部から成る市松状の第１，第２の電荷蓄積部群に分
割設定し、上記第１，第２の電荷蓄積部群における斜め
方向に隣接する各一対の電荷蓄積部からの信号電荷の読
み出しを、２つの読み出しゲートを介した１つの読み出
しドレインにて行なうようにして成り、上記第１，第２
の電荷蓄積部群にそれぞれ属する読み出しドレインが市
松状に構成されることを特徴とする電荷蓄積形半導体装
置。 - 【請求項２】ワード線を２本ずつ各々隣接して配置した
ワード線群とビット線群とを交差させて配置し、前記隣
接して配置した２本のワード線とビット線とで囲まれた
領域内にそれぞれ電荷蓄積部を設けた１トランジスタ，
１キャパシタ型の電荷蓄積形半導体装置であって、前記
隣接して配置した２本のワード線及び１本のビット線を
それぞれ横切るように、この隣接して配置した２本のワ
ード線とビット線との交差部近傍にトランジスタ２個分
の素子領域をそれぞれ形成し、各ビット線は前記素子領
域と交差する部分で前記２個のトランジスタのドレイン
領域に接続し、前記２個のトランジスタの各々のソース
領域を前記素子領域を挟んで斜め方向に対向する電荷蓄
積部にそれぞれ接続したことを特徴とする電荷蓄積形半
導体装置。 - 【請求項３】前記素子領域は、前記隣接して配置した２
本のワード線を斜め方向に横切ることを特徴とする特許
請求の範囲第２項記載の電荷蓄積形半導体装置。 - 【請求項４】前記素子領域は、右上がりと右下がりの２
種類のパターンを有し、１本のビット線に接続した前記
素子領域のパターンの向きは同じであり、隣り合う２本
のビット線に接続した各々の素子領域の向きが異なるこ
とを特徴とする特許請求の範囲第２項記載の電荷蓄積形
半導体装置。 - 【請求項５】前記ビット線を直線状に形成したことを特
徴とする特許請求の範囲第２項記載の電荷蓄積形半導体
装置。 - 【請求項６】前記ビット線は、対応する２列の前記電荷
蓄積部間の素子分離領域上に設けることを特徴とする特
許請求の範囲第２項記載の電荷蓄積形半導体装置。 - 【請求項７】前記２本のワード線は、対応する２行の前
記電荷蓄積部間の素子分離領域上に設けることを特徴と
する特許請求の範囲第２項記載の電荷蓄積形半導体装
置。 - 【請求項８】前記ビット線と前記２個のトランジスタの
ドレイン領域との接続は、前記隣接して配置した２本の
ワード線とビット線との交差位置の１つ置きに行なうこ
とを特徴とする特許請求の範囲第４項記載の電荷蓄積形
半導体装置。 - 【請求項９】前記ワード線群と前記ビット線群は直交す
ることを特徴とする特許請求の範囲第４項記載の電荷蓄
積形半導体装置。 - 【請求項１０】一対の第１の信号線と、この一対の第１
の信号線と交差するように配置された第２の信号線と、
前記一対の第１の信号線と前記第２の信号線との交差位
置を中心にして斜め方向に配置される第１，第２の電荷
蓄積部と、前記第１の電荷蓄積部と前記第２の電荷蓄積
部との間の前記一対の第１の信号線と前記第２の信号線
との交差位置近傍の領域に、前記一対の第１の信号線及
び前記第２の信号線をそれぞれ横切るように形成される
第１，第２トランジスタ用の素子領域とを備え、前記第
２の信号線を前記第１，第２トランジスタのドレイン領
域に接続し、前記第１，第２の電荷蓄積部に前記第１，
第２トランジスタのソース領域をそれぞれ接続したこと
を特徴とする電荷蓄積形半導体装置。 - 【請求項１１】前記一対の第１の信号線はワード線であ
り、前記第２の信号線はビット線であることを特徴とす
る特許請求の範囲第１０項記載の電荷蓄積形半導体装
置。 - 【請求項１２】前記素子領域は、前記一対の第１の信号
線を斜めに横切ることを特徴とする特許請求の範囲第１
０項記載の電荷蓄積形半導体装置。 - 【請求項１３】前記第２の信号線を直線状に形成したこ
とを特徴とする特許請求の範囲第１０項記載の電荷蓄積
形半導体装置。 - 【請求項１４】前記一対の第１の信号線と前記第２の信
号線は直交することを特徴とする特許請求の範囲第１０
項記載の電荷蓄積形半導体装置。 - 【請求項１５】第１の信号線と、この第１の信号線と交
差するように配置された第２の信号線と、前記第１の信
号線と前記第２の信号線とで挟まれた領域に形成される
電荷蓄積部と、前記第１の信号線と前記第２の信号線と
の交差位置の近傍に斜め方向に形成されるトランジスタ
用の素子領域とを備え、前記第２の信号線を前記トラン
ジスタのドレイン領域に接続し、このトランジスタのソ
ース領域を前記電荷蓄積部に接続したことを特徴とする
電荷蓄積形半導体装置。 - 【請求項１６】前記第１の信号線はワード線であり、前
記第２の信号線はビット線であることを特徴とする特許
請求の範囲第１５項記載の電荷蓄積形半導体装置。 - 【請求項１７】前記第２の信号線を直線状に形成したこ
とを特徴とする特許請求の範囲第１５項記載の電荷蓄積
形半導体装置。 - 【請求項１８】前記第１の信号線と前記第２の信号線は
直交することを特徴とする特許請求の範囲第１５項記載
の電荷蓄積形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276218A JPH0638486B2 (ja) | 1984-12-28 | 1984-12-28 | 電荷蓄積形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276218A JPH0638486B2 (ja) | 1984-12-28 | 1984-12-28 | 電荷蓄積形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156866A JPS61156866A (ja) | 1986-07-16 |
| JPH0638486B2 true JPH0638486B2 (ja) | 1994-05-18 |
Family
ID=17566328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276218A Expired - Lifetime JPH0638486B2 (ja) | 1984-12-28 | 1984-12-28 | 電荷蓄積形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638486B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4492250B2 (ja) | 2004-08-11 | 2010-06-30 | ソニー株式会社 | 固体撮像素子 |
| JP4695979B2 (ja) * | 2005-12-26 | 2011-06-08 | パナソニック株式会社 | 固体撮像装置 |
| CN101931021A (zh) * | 2010-08-28 | 2010-12-29 | 湘潭大学 | 单光子雪崩二极管及基于此的三维coms图像传感器 |
-
1984
- 1984-12-28 JP JP59276218A patent/JPH0638486B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156866A (ja) | 1986-07-16 |
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