JPH0637747A - 位相同期発振方式 - Google Patents
位相同期発振方式Info
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- JPH0637747A JPH0637747A JP4189015A JP18901592A JPH0637747A JP H0637747 A JPH0637747 A JP H0637747A JP 4189015 A JP4189015 A JP 4189015A JP 18901592 A JP18901592 A JP 18901592A JP H0637747 A JPH0637747 A JP H0637747A
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- phase
- pulse signal
- circuit
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Abstract
(57)【要約】
【目的】網同期のとれた複数の伝送路から受信されるク
ロックに位相同期発振させる場合に、入力される周波数
又は相互の位相差に関連なく、網に従属した固有周波数
のクロックを発振する。 【構成】伝送路から受信されるクロックＣＫ１〜ＣＫＮ
をＦＰＧ１１１〜１１Ｎに入力し、フレームパルス位相
制御部２の位相同期信号に位相同期したフレームパルス
信号を作成し、これをフレームパルス信号位相制御部２
で論理ＯＲしたフレームパルスを位相比較同期発振部３
に入力し、位相比較方式によりＶＣＯ３３を制御して網
に従属同期した固有の発振出力を得る。また入力クロッ
クの障害を検出したＳＵＰ１２１〜１２Ｎの制御により
ＯＲ２１では該当するフレームパルスの論理ＯＲ処理を
停止する。
ロックに位相同期発振させる場合に、入力される周波数
又は相互の位相差に関連なく、網に従属した固有周波数
のクロックを発振する。 【構成】伝送路から受信されるクロックＣＫ１〜ＣＫＮ
をＦＰＧ１１１〜１１Ｎに入力し、フレームパルス位相
制御部２の位相同期信号に位相同期したフレームパルス
信号を作成し、これをフレームパルス信号位相制御部２
で論理ＯＲしたフレームパルスを位相比較同期発振部３
に入力し、位相比較方式によりＶＣＯ３３を制御して網
に従属同期した固有の発振出力を得る。また入力クロッ
クの障害を検出したＳＵＰ１２１〜１２Ｎの制御により
ＯＲ２１では該当するフレームパルスの論理ＯＲ処理を
停止する。
Description
【０００１】
【産業上の利用分野】本発明は位相同期発振方式に関
し、特に複数の伝送路から受信されるクロックに位相同
期させたクロックを作成する多周波数入力が可能な位相
同期発振方式に関する。
し、特に複数の伝送路から受信されるクロックに位相同
期させたクロックを作成する多周波数入力が可能な位相
同期発振方式に関する。
【０００２】
【従来の技術】従来、多数の異なる周波数のクロックを
入力とする位相同期発振方式において、位相同期発振回
路には、例えばアナログ形位相同期回路またはデジタル
形位相同期回路を使用し、また、回路の入力における位
相比較方式もプロダクト検波器等を使用したミキサ形，
ＥＸ−ＯＲ等を使用したデジタル形，またはシフトレジ
スタ等を使用した位相周波数比較形等の各方式がある。
入力とする位相同期発振方式において、位相同期発振回
路には、例えばアナログ形位相同期回路またはデジタル
形位相同期回路を使用し、また、回路の入力における位
相比較方式もプロダクト検波器等を使用したミキサ形，
ＥＸ−ＯＲ等を使用したデジタル形，またはシフトレジ
スタ等を使用した位相周波数比較形等の各方式がある。
【０００３】図３，図４は従来の位相同期発振方式の第
１，第２の例を示す回路ブロック図である。前述の位相
同期回路を使用して多数の異なる周波数のクロック位相
同期をとる場合、例えば図３に示す第１の例では、各入
力クロックＣＫ１，ＣＫ２，〜ＣＫＮの周波数に対応し
て帰還回路に最適のループゲインを持たせた位相同期発
振回路５１，５２，〜５Ｎを配置し、その出力を障害監
視回路６１によって制御される選択回路６２により選択
する。
１，第２の例を示す回路ブロック図である。前述の位相
同期回路を使用して多数の異なる周波数のクロック位相
同期をとる場合、例えば図３に示す第１の例では、各入
力クロックＣＫ１，ＣＫ２，〜ＣＫＮの周波数に対応し
て帰還回路に最適のループゲインを持たせた位相同期発
振回路５１，５２，〜５Ｎを配置し、その出力を障害監
視回路６１によって制御される選択回路６２により選択
する。
【０００４】また図４に示す第２の例では、位相比較回
路７３の前段の選択回路７１により入力クロックＣＫ
１，ＣＫ２，〜ＣＫＮで位相同期発振回路へのクロック
選択を行い、入力させるクロックに対応してループフィ
ルタ８１，８２，〜８Ｎの時定数および分周率を切り替
えている。
路７３の前段の選択回路７１により入力クロックＣＫ
１，ＣＫ２，〜ＣＫＮで位相同期発振回路へのクロック
選択を行い、入力させるクロックに対応してループフィ
ルタ８１，８２，〜８Ｎの時定数および分周率を切り替
えている。
【０００５】
【発明が解決しようとする課題】この第１の従来例の場
合には、回線からの周波数の異なる入力クロックに対応
した個別の位相同期発振回路を配置するため、各入力ク
ロックに対しては発振器の位相同期特性として要求され
る周波数安定度および同期引込み時間等を最適に満足さ
せることが可能であるが、一方、各位相同期発振回路か
ら出力されるクロックは入力されるクロックには位相同
期しているものの、各入力クロックの周波数同期はとれ
ている場合でもクロック位相までは同期がとれている保
証がないので、出力されるクロックを選択回路等で切り
替えた場合には、切替え時にクロックの位相ずれが瞬時
発生する場合がある。また個々に位相同期発振回路を必
要とするので、障害時の冗長性はあるが回路規模が大き
くなるという問題点がある。
合には、回線からの周波数の異なる入力クロックに対応
した個別の位相同期発振回路を配置するため、各入力ク
ロックに対しては発振器の位相同期特性として要求され
る周波数安定度および同期引込み時間等を最適に満足さ
せることが可能であるが、一方、各位相同期発振回路か
ら出力されるクロックは入力されるクロックには位相同
期しているものの、各入力クロックの周波数同期はとれ
ている場合でもクロック位相までは同期がとれている保
証がないので、出力されるクロックを選択回路等で切り
替えた場合には、切替え時にクロックの位相ずれが瞬時
発生する場合がある。また個々に位相同期発振回路を必
要とするので、障害時の冗長性はあるが回路規模が大き
くなるという問題点がある。
【０００６】また第２の従来例の場合には、前段で入力
クロックを切り替え、選択しているクロック周波数に合
わせて位相同期回路の帰還回路を切り替えるので、入力
クロックの切替え時に帰還定数が変化し、引込み時間を
最小とした場合でも瞬時、サイクルスリップし位相同期
外れが発生するという問題点がある。
クロックを切り替え、選択しているクロック周波数に合
わせて位相同期回路の帰還回路を切り替えるので、入力
クロックの切替え時に帰還定数が変化し、引込み時間を
最小とした場合でも瞬時、サイクルスリップし位相同期
外れが発生するという問題点がある。
【０００７】
【課題を解決するための手段】本発明の位相同期発振方
式は、一つの位相同期発振回路に複数のクロック周波数
を入力する位相同期発振方式において、入力された各ク
ロックからフレームパルス信号を作成し前記入力クロッ
クの状態によりフレームパルス信号の出力制御を行うフ
レームパルス信号発生部と、前記各フレームパルス信号
発生部で作成されるフレームパルス位相を同期させるた
めの位相同期信号を前記フレームパルス信号発生部内の
各フレームパルス作成回路に供給し前記各フレームパル
ス信号発生部からのフレームパルス信号を論理ＯＲ出力
するフレームパルス信号位相制御部と、このフレームパ
ルス信号位相制御部からのフレームパルス信号と前記位
相同期発振回路で作成されるフレームパルス信号との位
相比較により発振制御を行う位相比較同期発振部とから
構成され、クロック同期のとれた複数の前記入力クロッ
クに同期する単一の周波数のクロックを出力することを
特徴とする。
式は、一つの位相同期発振回路に複数のクロック周波数
を入力する位相同期発振方式において、入力された各ク
ロックからフレームパルス信号を作成し前記入力クロッ
クの状態によりフレームパルス信号の出力制御を行うフ
レームパルス信号発生部と、前記各フレームパルス信号
発生部で作成されるフレームパルス位相を同期させるた
めの位相同期信号を前記フレームパルス信号発生部内の
各フレームパルス作成回路に供給し前記各フレームパル
ス信号発生部からのフレームパルス信号を論理ＯＲ出力
するフレームパルス信号位相制御部と、このフレームパ
ルス信号位相制御部からのフレームパルス信号と前記位
相同期発振回路で作成されるフレームパルス信号との位
相比較により発振制御を行う位相比較同期発振部とから
構成され、クロック同期のとれた複数の前記入力クロッ
クに同期する単一の周波数のクロックを出力することを
特徴とする。
【０００８】また、前記フレームパルス信号発生部は前
記各入力クロックを前記フレームパルス信号位相制御部
からの位相同期信号により同一の周波数および同一の位
相のフレームパルスに変換するフレームパルス作成回路
と、前記入力クロックの状態により前記フレームパルス
作成回路からのフレームパルス信号の出力制御を行うゲ
ート回路とを備え、前記フレームパルス信号位相制御部
は前記各ゲート回路を介して出力された前記フレームパ
ルス信号の論理和をとるフレームパルスＯＲ回路と、前
記位相同期信号をすべての前記フレームパルス作成回路
に出力するフレームパルス位相制御回路とを備え、前記
位相比較同期発振部は前記フレームパルスＯＲ回路出力
のフレームパルス信号と自発振部内で作成するフレーム
パルス信号の位相比較を行う位相比較回路と、この位相
比較回路から入力される電圧に依存する周波数のクロッ
クを発振出力する電圧制御発振回路とを備えることを特
徴とする。
記各入力クロックを前記フレームパルス信号位相制御部
からの位相同期信号により同一の周波数および同一の位
相のフレームパルスに変換するフレームパルス作成回路
と、前記入力クロックの状態により前記フレームパルス
作成回路からのフレームパルス信号の出力制御を行うゲ
ート回路とを備え、前記フレームパルス信号位相制御部
は前記各ゲート回路を介して出力された前記フレームパ
ルス信号の論理和をとるフレームパルスＯＲ回路と、前
記位相同期信号をすべての前記フレームパルス作成回路
に出力するフレームパルス位相制御回路とを備え、前記
位相比較同期発振部は前記フレームパルスＯＲ回路出力
のフレームパルス信号と自発振部内で作成するフレーム
パルス信号の位相比較を行う位相比較回路と、この位相
比較回路から入力される電圧に依存する周波数のクロッ
クを発振出力する電圧制御発振回路とを備えることを特
徴とする。
【０００９】さらに前記フレームパルス信号発生部は前
記各入力クロックの障害を監視する障害監視回路を備
え、入力クロックの障害を検出した前記障害監視回路は
対応する前記ゲート回路からの前記フレームパルス信号
の出力を停止させることを特徴とする。
記各入力クロックの障害を監視する障害監視回路を備
え、入力クロックの障害を検出した前記障害監視回路は
対応する前記ゲート回路からの前記フレームパルス信号
の出力を停止させることを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の位相同期発振方式の一実施例を示す
ブロック図、図２は図１における入力クロックから作成
されるフレームパルス信号の論理的ＯＲ処理の概念を説
明するための図である。
る。図１は本発明の位相同期発振方式の一実施例を示す
ブロック図、図２は図１における入力クロックから作成
されるフレームパルス信号の論理的ＯＲ処理の概念を説
明するための図である。
【００１１】図１において、本実施例の位相同期発振回
路はフレームパルス信号発生部１と、フレームパルス信
号位相制御部２と、位相比較同期発振部３とから構成さ
れている。
路はフレームパルス信号発生部１と、フレームパルス信
号位相制御部２と、位相比較同期発振部３とから構成さ
れている。
【００１２】フレームパルス信号発生部１は各伝送路か
ら異なるクロック周波数のクロックＣＫ１，ＣＫ２，〜
ＣＫＮを入力するフレームパルス信号作成回路（以下Ｆ
ＰＧ）１１１，１１２，〜１１Ｎと、クロックＣＫ１，
ＣＫ２，〜ＣＫＮを監視してクロック断や瞬断が発生し
たときこれをそれぞれ検出する障害監視回路（以下ＳＵ
Ｐ）１２１，１２２，〜１２Ｎと、ＦＰＧ１１１，１１
２，〜１１Ｎからのフレームパルス信号ＦＰ１，ＦＰ
２，〜ＦＰＮとＳＵＰ１２１，１２２，〜１２Ｎからの
障害信号とをそれぞれ入力とするゲート回路（以下Ｇ
Ｔ）１３１，１３２，〜１３Ｎとを備える。
ら異なるクロック周波数のクロックＣＫ１，ＣＫ２，〜
ＣＫＮを入力するフレームパルス信号作成回路（以下Ｆ
ＰＧ）１１１，１１２，〜１１Ｎと、クロックＣＫ１，
ＣＫ２，〜ＣＫＮを監視してクロック断や瞬断が発生し
たときこれをそれぞれ検出する障害監視回路（以下ＳＵ
Ｐ）１２１，１２２，〜１２Ｎと、ＦＰＧ１１１，１１
２，〜１１Ｎからのフレームパルス信号ＦＰ１，ＦＰ
２，〜ＦＰＮとＳＵＰ１２１，１２２，〜１２Ｎからの
障害信号とをそれぞれ入力とするゲート回路（以下Ｇ
Ｔ）１３１，１３２，〜１３Ｎとを備える。
【００１３】また、フレームパルス信号位相制御部２は
ＧＴ１３１，１３２，〜１３Ｎ出力のフレームパルス信
号の論理和をとるフレームパルスＯＲ回路（以下単にＯ
Ｒ）２１と、ＦＰＧ１１１，１１２，〜１１Ｎに出力す
る位相同期信号を作成するフレームパルス信号位相制御
回路（以下ＰＨＣ）２２とを備える。
ＧＴ１３１，１３２，〜１３Ｎ出力のフレームパルス信
号の論理和をとるフレームパルスＯＲ回路（以下単にＯ
Ｒ）２１と、ＦＰＧ１１１，１１２，〜１１Ｎに出力す
る位相同期信号を作成するフレームパルス信号位相制御
回路（以下ＰＨＣ）２２とを備える。
【００１４】さらに、位相比較同期発振部３はＯＲ２１
からのフレームパルス信号ＦＰＯと、内蔵するＦＰＧ３
４で作成したフレームパルス信号の位相を比較する位相
比較回路（以下ＣＭＰ）３１と、ループフィルタ回路
（以下ＦＩＬ）３２と、電圧制御発振回路（以下ＶＣ
Ｏ）３３とを備えている。
からのフレームパルス信号ＦＰＯと、内蔵するＦＰＧ３
４で作成したフレームパルス信号の位相を比較する位相
比較回路（以下ＣＭＰ）３１と、ループフィルタ回路
（以下ＦＩＬ）３２と、電圧制御発振回路（以下ＶＣ
Ｏ）３３とを備えている。
【００１５】次に本実施例の動作について説明する。図
１において、伝送路から受信されるクロックＣＫ１，Ｃ
Ｋ２，〜ＣＫＮはそれぞれＦＰＧ１１１，１１２，〜１
１ＮとＳＵＰ１２１，１２２，〜１２Ｎに入力される。
ＦＰＧ１１１，１１２，〜１１Ｎは入力クロックからフ
レームパルス信号（ここでは１２５μｓの同期パルス）
ＦＰ１，ＦＰ２，〜ＦＰＮを作成する。フレームパルス
信号ＦＰ１，ＦＰ２，〜ＦＰＮはＰＨＣ２２で作成され
る位相同期信号を基準にＦＰＧ１１１，１１２，〜１１
Ｎが起動され、図２に示すようにフレームパルス信号Ｆ
Ｐ１，ＦＰ２，〜ＦＰＮの前縁を同一位相にしてＧＴ１
３１，１３２，〜１３Ｎにそれぞれ入力される。
１において、伝送路から受信されるクロックＣＫ１，Ｃ
Ｋ２，〜ＣＫＮはそれぞれＦＰＧ１１１，１１２，〜１
１ＮとＳＵＰ１２１，１２２，〜１２Ｎに入力される。
ＦＰＧ１１１，１１２，〜１１Ｎは入力クロックからフ
レームパルス信号（ここでは１２５μｓの同期パルス）
ＦＰ１，ＦＰ２，〜ＦＰＮを作成する。フレームパルス
信号ＦＰ１，ＦＰ２，〜ＦＰＮはＰＨＣ２２で作成され
る位相同期信号を基準にＦＰＧ１１１，１１２，〜１１
Ｎが起動され、図２に示すようにフレームパルス信号Ｆ
Ｐ１，ＦＰ２，〜ＦＰＮの前縁を同一位相にしてＧＴ１
３１，１３２，〜１３Ｎにそれぞれ入力される。
【００１６】クロックＣＫ１，ＣＫ２，〜ＣＫＮにクロ
ック断や瞬断等の障害が発生すると、ＳＵＰ１２１，１
２２，〜１２Ｎはこれを検出してＧＴ１３１，１３２，
〜１３Ｎに障害信号を出力し、ＦＰＧ１１１，１１２，
〜１１Ｎのうち該当するＦＰＧ１１ｉからのフレームパ
ルス信号ＦＰｉの出力を停止させる。フレームパルス信
号発生部１から出力される位相同期がとれた各フレーム
パルス信号はフレームパルス信号位相制御部２に入力さ
れ、ＯＲ２１で論理的にＯＲ処理され、位相比較同期発
生部３のＣＭＰ３１に入力される。位相比較同期発生部
３は入力されるフレームパルス信号とＦＰＧ３４で作成
するフレームパルスの位相差をロックインする形式の位
相比較形同期発振回路であり、まず初期状態においては
ＣＭＰ３１からロックイン状態でないフレームパルス信
号がＦＩＬ３２を介してＶＣＯ３３に入力され、ＶＣＯ
３３は入力される電圧に依存する周波数のクロックＣＫ
Ｏを発振出力する。このクロックＣＫＯはＦＰＧ３４に
入力され、ＦＰＧ３４はフレームパルス信号発生部１で
作成されるものと同一周波数のフレームパルスを作成し
てＣＭＰ３１に帰還入力する。この帰還回路によるＦＩ
Ｌ３２のフィルタ特性と、ＶＣＯ３４の積分効果および
ループゲインにより決定される閉ループ帯域特性によ
り、ある時間経過後にＣＭＰ３１がロックイン状態とな
り、フレームパルス信号発生部１に入力されるクロック
ＣＫ１，ＣＫ２，〜ＣＫＮに位相同期されたクロックＣ
ＫＯを出力することができる。
ック断や瞬断等の障害が発生すると、ＳＵＰ１２１，１
２２，〜１２Ｎはこれを検出してＧＴ１３１，１３２，
〜１３Ｎに障害信号を出力し、ＦＰＧ１１１，１１２，
〜１１Ｎのうち該当するＦＰＧ１１ｉからのフレームパ
ルス信号ＦＰｉの出力を停止させる。フレームパルス信
号発生部１から出力される位相同期がとれた各フレーム
パルス信号はフレームパルス信号位相制御部２に入力さ
れ、ＯＲ２１で論理的にＯＲ処理され、位相比較同期発
生部３のＣＭＰ３１に入力される。位相比較同期発生部
３は入力されるフレームパルス信号とＦＰＧ３４で作成
するフレームパルスの位相差をロックインする形式の位
相比較形同期発振回路であり、まず初期状態においては
ＣＭＰ３１からロックイン状態でないフレームパルス信
号がＦＩＬ３２を介してＶＣＯ３３に入力され、ＶＣＯ
３３は入力される電圧に依存する周波数のクロックＣＫ
Ｏを発振出力する。このクロックＣＫＯはＦＰＧ３４に
入力され、ＦＰＧ３４はフレームパルス信号発生部１で
作成されるものと同一周波数のフレームパルスを作成し
てＣＭＰ３１に帰還入力する。この帰還回路によるＦＩ
Ｌ３２のフィルタ特性と、ＶＣＯ３４の積分効果および
ループゲインにより決定される閉ループ帯域特性によ
り、ある時間経過後にＣＭＰ３１がロックイン状態とな
り、フレームパルス信号発生部１に入力されるクロック
ＣＫ１，ＣＫ２，〜ＣＫＮに位相同期されたクロックＣ
ＫＯを出力することができる。
【００１７】次に図２を併用して、本実施例の方式にお
けるフレームパルスの処理概要について説明する。ＦＰ
Ｇ１１１，１１２，〜１１Ｎで作成されるフレームパル
スＦＰ１，ＦＰ２，〜ＦＰＮはＰＨＣ２２に入力される
外部からの同期信号（ＣＦＰ）に同期して、フレームパ
ルス前縁の位相整合をとるようにする。位相同期したフ
レームパルス信号ＦＰ１，ＦＰ２，〜ＦＰＮはＯＲ２１
にそれぞれ入力され、論理ＯＲ処理してフレームパルス
信号（ＦＰＯ）を出力する。次に、例えば入力クロック
ＣＫ１に瞬断が発生したときは、クロックが歯抜け状態
となり、正常の場合には＊１の位置にフレームパルスが
発生するが、歯抜けになったクロック数だけフレームパ
ルスの出力がずれて＊２の位置に出力され、単純にＯＲ
処理した場合にはＯＲ２１出力のフレームパルス信号Ｆ
ＰＯとして＊３の位置にもパルスが出力されることにな
り、位相比較同期発振部３のフレーム位相がロックアウ
トする。従ってこの状態が発生した場合には、ＳＵＰ１
２１から出力される障害信号によりＧＴ１１３を制御
し、フレームパルス信号ＦＰ１の論理ＯＲ処理を停止し
てＣＭＰ３１の誤動作を防止する。
けるフレームパルスの処理概要について説明する。ＦＰ
Ｇ１１１，１１２，〜１１Ｎで作成されるフレームパル
スＦＰ１，ＦＰ２，〜ＦＰＮはＰＨＣ２２に入力される
外部からの同期信号（ＣＦＰ）に同期して、フレームパ
ルス前縁の位相整合をとるようにする。位相同期したフ
レームパルス信号ＦＰ１，ＦＰ２，〜ＦＰＮはＯＲ２１
にそれぞれ入力され、論理ＯＲ処理してフレームパルス
信号（ＦＰＯ）を出力する。次に、例えば入力クロック
ＣＫ１に瞬断が発生したときは、クロックが歯抜け状態
となり、正常の場合には＊１の位置にフレームパルスが
発生するが、歯抜けになったクロック数だけフレームパ
ルスの出力がずれて＊２の位置に出力され、単純にＯＲ
処理した場合にはＯＲ２１出力のフレームパルス信号Ｆ
ＰＯとして＊３の位置にもパルスが出力されることにな
り、位相比較同期発振部３のフレーム位相がロックアウ
トする。従ってこの状態が発生した場合には、ＳＵＰ１
２１から出力される障害信号によりＧＴ１１３を制御
し、フレームパルス信号ＦＰ１の論理ＯＲ処理を停止し
てＣＭＰ３１の誤動作を防止する。
【００１８】
【発明の効果】以上説明したように本発明の多周波数入
力が可能な位相同期発振方式は、ＤＣＳ等で網同期がと
れた複数の伝送路から受信されるクロックに従属同期さ
せ、例えば受信側のシステムクロック等に使用する装置
において、伝送路から受信される各クロックから同一周
波数の同一位相のフレームパルスを作成し、各フレーム
パルスに対して論理的なＯＲ処理を施したフレームパル
スを位相比較回路の入力信号とすることにより、伝送路
からの各入力クロックが異なった周波数の場合または各
クロックに位相差がある場合でも、入力クロックに位相
同期した固定クロックを発振させることが可能である。
また、伝送路障害等で受信クロックに異常が発生した場
合には、対応する受信クロックから作成されるフレーム
パルスを論理的なＯＲ処理から除外し、かつ複数の受信
クロックから選択して位相比較を行っていないので、切
替え時の発振クロック位相同期外れの発生を防ぐことが
できるという効果を有する。
力が可能な位相同期発振方式は、ＤＣＳ等で網同期がと
れた複数の伝送路から受信されるクロックに従属同期さ
せ、例えば受信側のシステムクロック等に使用する装置
において、伝送路から受信される各クロックから同一周
波数の同一位相のフレームパルスを作成し、各フレーム
パルスに対して論理的なＯＲ処理を施したフレームパル
スを位相比較回路の入力信号とすることにより、伝送路
からの各入力クロックが異なった周波数の場合または各
クロックに位相差がある場合でも、入力クロックに位相
同期した固定クロックを発振させることが可能である。
また、伝送路障害等で受信クロックに異常が発生した場
合には、対応する受信クロックから作成されるフレーム
パルスを論理的なＯＲ処理から除外し、かつ複数の受信
クロックから選択して位相比較を行っていないので、切
替え時の発振クロック位相同期外れの発生を防ぐことが
できるという効果を有する。
【図１】本発明の位相同期発振方式の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１における入力クロックから作成されるフレ
ームパルス信号の論理的ＯＲ処理の概念を説明するため
の図である。
ームパルス信号の論理的ＯＲ処理の概念を説明するため
の図である。
【図３】従来の位相同期発振方式の第１の例を示す回路
ブロック図である。
ブロック図である。
【図４】従来の位相同期発振方式の第２の例を示す回路
ブロック図である。
ブロック図である。
１ フレームパルス信号発生部 １１１，〜１１Ｎ，３４ フレームパルス作成回路
（ＦＰＧ） １２１，〜１２Ｎ 障害監視回路（ＳＵＰ） １３１，〜１３Ｎ ゲート回路（ＧＴ） ２ フレームパルス信号位相制御部 ２１ フレームパルスＯＲ回路（ＯＲ） ２２ フレームパルス信号位相制御回路（ＰＨＣ） ３ 位相比較同期発振部 ３１ 位相比較回路（ＣＭＰ） ３２ ループフィルタ回路（ＦＩＬ） ３３ 電圧制御発振回路（ＶＣＯ）
（ＦＰＧ） １２１，〜１２Ｎ 障害監視回路（ＳＵＰ） １３１，〜１３Ｎ ゲート回路（ＧＴ） ２ フレームパルス信号位相制御部 ２１ フレームパルスＯＲ回路（ＯＲ） ２２ フレームパルス信号位相制御回路（ＰＨＣ） ３ 位相比較同期発振部 ３１ 位相比較回路（ＣＭＰ） ３２ ループフィルタ回路（ＦＩＬ） ３３ 電圧制御発振回路（ＶＣＯ）
Claims (3)
- 【請求項１】 一つの位相同期発振回路に複数のクロッ
ク周波数を入力する位相同期発振方式において、入力さ
れた各クロックからフレームパルス信号を作成し前記入
力クロックの状態によりフレームパルス信号の出力制御
を行うフレームパルス信号発生部と、前記各フレームパ
ルス信号発生部で作成されるフレームパルス位相を同期
させるための位相同期信号を前記フレームパルス信号発
生部内の各フレームパルス作成回路に供給し前記各フレ
ームパルス信号発生部からのフレームパルス信号を論理
ＯＲ出力するフレームパルス信号位相制御部と、このフ
レームパルス信号位相制御部からのフレームパルス信号
と前記位相同期発振回路で作成されるフレームパルス信
号との位相比較により発振制御を行う位相比較同期発振
部とから構成され、クロック同期のとれた複数の前記入
力クロックに同期する単一の周波数のクロックを出力す
ることを特徴とする位相同期発振方式。 - 【請求項２】 前記フレームパルス信号発生部は前記各
入力クロックを前記フレームパルス信号位相制御部から
の位相同期信号により同一の周波数および同一の位相の
フレームパルスに変換するフレームパルス作成回路と、
前記入力クロックの状態により前記フレームパルス作成
回路からのフレームパルス信号の出力制御を行うゲート
回路とを備え、前記フレームパルス信号位相制御部は前
記各ゲート回路を介して出力された前記フレームパルス
信号の論理和をとるフレームパルスＯＲ回路と、前記位
相同期信号をすべての前記フレームパルス作成回路に出
力するフレームパルス位相制御回路とを備え、前記位相
比較同期発振部は前記フレームパルスＯＲ回路出力のフ
レームパルス信号と自発振部内で作成するフレームパル
ス信号の位相比較を行う位相比較回路と、この位相比較
回路から入力される電圧に依存する周波数のクロックを
発振出力する電圧制御発振回路とを備えることを特徴と
する請求項１記載の位相同期発振方式。 - 【請求項３】 前記フレームパルス信号発生部は前記各
入力クロックの障害を監視する障害監視回路を備え、入
力クロックの障害を検出した前記障害監視回路は対応す
る前記ゲート回路からの前記フレームパルス信号の出力
を停止させることを特徴とする請求項２記載の位相同期
発振方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189015A JP2973720B2 (ja) | 1992-07-16 | 1992-07-16 | 位相同期発振方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189015A JP2973720B2 (ja) | 1992-07-16 | 1992-07-16 | 位相同期発振方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637747A true JPH0637747A (ja) | 1994-02-10 |
| JP2973720B2 JP2973720B2 (ja) | 1999-11-08 |
Family
ID=16233878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189015A Expired - Lifetime JP2973720B2 (ja) | 1992-07-16 | 1992-07-16 | 位相同期発振方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973720B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316441A (ja) * | 1989-06-14 | 1991-01-24 | Fujitsu Ltd | 従属同期クロック選択方式 |
| JPH0435133A (ja) * | 1990-05-25 | 1992-02-05 | Fujitsu Ltd | クロック切替回路 |
| JPH0537500A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 伝送装置の網同期用のクロツク抽出方式 |
-
1992
- 1992-07-16 JP JP4189015A patent/JP2973720B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316441A (ja) * | 1989-06-14 | 1991-01-24 | Fujitsu Ltd | 従属同期クロック選択方式 |
| JPH0435133A (ja) * | 1990-05-25 | 1992-02-05 | Fujitsu Ltd | クロック切替回路 |
| JPH0537500A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 伝送装置の網同期用のクロツク抽出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2973720B2 (ja) | 1999-11-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
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