JPH0316441A - 従属同期クロック選択方式 - Google Patents
従属同期クロック選択方式Info
- Publication number
- JPH0316441A JPH0316441A JP1151005A JP15100589A JPH0316441A JP H0316441 A JPH0316441 A JP H0316441A JP 1151005 A JP1151005 A JP 1151005A JP 15100589 A JP15100589 A JP 15100589A JP H0316441 A JPH0316441 A JP H0316441A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- gate
- control signal
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000605 extraction Methods 0.000 claims abstract description 35
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000005540 biological transmission Effects 0.000 claims description 35
- 230000001360 synchronised effect Effects 0.000 claims description 23
- 238000010187 selection method Methods 0.000 claims description 8
- 230000001419 dependent effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000000284 extract Substances 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
複数のディジタル伝送路により接続した対向装置に従属
同期するための従属同期クロック選択方式に関し、 クロック抽出回路とセレクタとの接続が回線数に関係な
く容易に行うことができ、かつ切替制御が簡単な従属同
期クロック選択方弐を提供することを目的とし、 各伝送路に対応して設けられ受信データからクロックを
抽出するクロック抽出回路と、各クロック抽出回路で抽
出されたクロソクが入力され、制御信号により切替えら
れるワイアードオア機能を備えたゲート回路と、各クロ
ック抽出回路のクロックの断を検出するクロック断検出
回路と、クロック断検出回路の検出出力が人力され、1
つのゲート回路だけを駆動する制御信号を発生する制御
回路とを備え、各ゲート回路の出力をマルチ接続した一
本の出力を同期回路に入力するよう構戒する。
同期するための従属同期クロック選択方式に関し、 クロック抽出回路とセレクタとの接続が回線数に関係な
く容易に行うことができ、かつ切替制御が簡単な従属同
期クロック選択方弐を提供することを目的とし、 各伝送路に対応して設けられ受信データからクロックを
抽出するクロック抽出回路と、各クロック抽出回路で抽
出されたクロソクが入力され、制御信号により切替えら
れるワイアードオア機能を備えたゲート回路と、各クロ
ック抽出回路のクロックの断を検出するクロック断検出
回路と、クロック断検出回路の検出出力が人力され、1
つのゲート回路だけを駆動する制御信号を発生する制御
回路とを備え、各ゲート回路の出力をマルチ接続した一
本の出力を同期回路に入力するよう構戒する。
[産業上の利用分野]
本発明は複数のディジタル伝送路により接続した対向装
置に従属同期するための従属同期クロック選択方式に関
する。
置に従属同期するための従属同期クロック選択方式に関
する。
近年、ディジタル信号の通信が広く行われるようになり
、音声などのアナログ信号もディジクル化して伝送され
るようになった。そのようなディジタル伝送路による通
信では、送信装置と受信装置の間で同期をとる必要があ
り、同期方式として種々の技術があるが、主となる局の
クロックに従となる局のクロックを同期させるいわゆる
従属同期方弐が利用される場合が多い。
、音声などのアナログ信号もディジクル化して伝送され
るようになった。そのようなディジタル伝送路による通
信では、送信装置と受信装置の間で同期をとる必要があ
り、同期方式として種々の技術があるが、主となる局の
クロックに従となる局のクロックを同期させるいわゆる
従属同期方弐が利用される場合が多い。
具体的には交換機間、交換機と端末間におけるディジタ
ル伝送や、情報処理システムにおける中央処理装置と周
辺機器との間の直列のディジタル伝送などがある. この従属同期の関係のある主局と従局の間に複数の伝送
路がある場合、それぞれの伝送路からクロック或分を抽
出してその中の一つを選択して従局のシステムクロソク
とするがそのための接続構或が複雑になるのでその改善
が望まれている。
ル伝送や、情報処理システムにおける中央処理装置と周
辺機器との間の直列のディジタル伝送などがある. この従属同期の関係のある主局と従局の間に複数の伝送
路がある場合、それぞれの伝送路からクロック或分を抽
出してその中の一つを選択して従局のシステムクロソク
とするがそのための接続構或が複雑になるのでその改善
が望まれている。
[従来の技術コ
第3図は従来の同期方式の説明図、第4図は複数の伝送
路を備えたシステム構威図、第5図は従来の同期選択方
式の構或図である。
路を備えたシステム構威図、第5図は従来の同期選択方
式の構或図である。
第3図において、主局30と従局3l間に下り伝送路と
上り伝送路とで構戊する伝送路32が設けられている。
上り伝送路とで構戊する伝送路32が設けられている。
このような構戒の具体例としては、例えば主局が公衆電
話交換機で、従局が構内交換機(PBX)であり伝送路
上にISDN対応の時分割多重のディジタル信号が送受
される場合がある. 主局30のデータ送出部301は周波数fcitのシス
テムクロック(system CIJで表示)に同期し
てデータを送信する。従局3lでは伝送路32の下り伝
送路を介してデータを受信してデータランチ311に格
納する。この時受信したデータに含まれるクロック戒分
(周波数rct)がクロック抽出部312で抽出され、
PLL (フェーズロックループ)回路313により、
fckに同期したシステムクロックを作戊する。抽出さ
れたクロックはデータ送出部314に供給され従局から
主局へのデータがそのクロックに同朋して送信される。
話交換機で、従局が構内交換機(PBX)であり伝送路
上にISDN対応の時分割多重のディジタル信号が送受
される場合がある. 主局30のデータ送出部301は周波数fcitのシス
テムクロック(system CIJで表示)に同期し
てデータを送信する。従局3lでは伝送路32の下り伝
送路を介してデータを受信してデータランチ311に格
納する。この時受信したデータに含まれるクロック戒分
(周波数rct)がクロック抽出部312で抽出され、
PLL (フェーズロックループ)回路313により、
fckに同期したシステムクロックを作戊する。抽出さ
れたクロックはデータ送出部314に供給され従局から
主局へのデータがそのクロックに同朋して送信される。
上記の第3図の溝威では、主局と従局が1対1で接続さ
れているので、システムクロックが簡単に作或できるが
、両者が複数の伝送路で接続されている場合はクロック
選択の必要性が生してくる。
れているので、システムクロックが簡単に作或できるが
、両者が複数の伝送路で接続されている場合はクロック
選択の必要性が生してくる。
第4図は?JI数の伝送路を備えたシステム構戊図であ
る。第4図の主局40と従局41には、それぞれ制御系
CTLm4 0 1,CTLs 4 1 1が設けられ
、2つの伝送路42. 4zに対してインタフェース
系fNFml,2 (402.403)と[NFsl,
2 (412,413)がそれぞれ対向して設けられて
いる. 伝送路42.43には主局から従局ヘデータが送信され
ると、データに主局のシステムクロック或分が含まれて
おり、インタフェースINFSl,2のそれぞれでデー
タからクロック戒分を抽出するので、従局ではそれらの
抽出されたクロックの中から何れかを選択する必要があ
る。
る。第4図の主局40と従局41には、それぞれ制御系
CTLm4 0 1,CTLs 4 1 1が設けられ
、2つの伝送路42. 4zに対してインタフェース
系fNFml,2 (402.403)と[NFsl,
2 (412,413)がそれぞれ対向して設けられて
いる. 伝送路42.43には主局から従局ヘデータが送信され
ると、データに主局のシステムクロック或分が含まれて
おり、インタフェースINFSl,2のそれぞれでデー
タからクロック戒分を抽出するので、従局ではそれらの
抽出されたクロックの中から何れかを選択する必要があ
る。
第5図は従来の同期選択方弐の構成図である。
第5図の例では主局と従局がn本の伝送路で接続された
場合の従局における同期選択の構戒が示されている。図
において、50はn本の各伝送路に対応して設けられ受
信したデータ信号からクロックを抽出するクロック抽出
回路、51は各クロック抽出回路50の出力を監視して
クロック断を検出するn個のクロック断検出回路、52
は各クロック抽出回路の出力が入力されて、制御信号に
より1つのクロックが選択されるセレクタ回路、53は
選択されたクロックを入力として従局のシステムクロッ
クを発生する同期回路、54は各クロック断検出回路5
lの検出出力を受け取ってセレクタ回路52に制御信号
を供給し、選択動作を制御する制御回路である。
場合の従局における同期選択の構戒が示されている。図
において、50はn本の各伝送路に対応して設けられ受
信したデータ信号からクロックを抽出するクロック抽出
回路、51は各クロック抽出回路50の出力を監視して
クロック断を検出するn個のクロック断検出回路、52
は各クロック抽出回路の出力が入力されて、制御信号に
より1つのクロックが選択されるセレクタ回路、53は
選択されたクロックを入力として従局のシステムクロッ
クを発生する同期回路、54は各クロック断検出回路5
lの検出出力を受け取ってセレクタ回路52に制御信号
を供給し、選択動作を制御する制御回路である。
動作を説明すると、各伝送路のクロックがn個のクロッ
ク抽出回路50で抽出されてセレクタ回路52に抽出さ
れたクロソクが人力される。制御回路54は予め決めら
れた論理動作でセレクタ回路52の中の一つのクロソク
入力を選択して同期回路53に出力する。同期回路53
ではPLLなどを用いて入力された抽出クロックに同期
したシステムクロックを作或する。もし、セレクタ回路
52で選択された抽出クロックが断になると、対応する
クロック断検出回路51から検出信号が発生して制御回
路54に通知されるので、制御回路54は決められた順
にしたがって他のクロック抽出回路の出力を選択するよ
う制御信号をセレクタ回路52に出力する。
ク抽出回路50で抽出されてセレクタ回路52に抽出さ
れたクロソクが人力される。制御回路54は予め決めら
れた論理動作でセレクタ回路52の中の一つのクロソク
入力を選択して同期回路53に出力する。同期回路53
ではPLLなどを用いて入力された抽出クロックに同期
したシステムクロックを作或する。もし、セレクタ回路
52で選択された抽出クロックが断になると、対応する
クロック断検出回路51から検出信号が発生して制御回
路54に通知されるので、制御回路54は決められた順
にしたがって他のクロック抽出回路の出力を選択するよ
う制御信号をセレクタ回路52に出力する。
[発明が解決しようとする課題]
上記した第5図に示す従来の同期選択方式によれば、主
局と従局の接続線数が増えて、クロックの選択対象が増
えるとクロック抽出回路とセレク夕の接続線の数が増加
し、セレクタの規模が増大する.また、通常これらの接
続はマザーボードと呼ばれる共通の1枚板の上で行われ
る場合が多く、インクフェース(第4図のINFs)の
クロック出力ピンは同一のビンに接続することが望まし
いが、第5図の構威によれば、それぞれ別のビンに接続
しなければならない(それぞれが異なる クロック抽出
回路の出力であるから). 従って、ディジタル伝送が例えば交換機のように多数回
線の接続が普通に行われるような装置の場合、クロック
抽出回路を搭載するインタフェースカードとセレクタと
の接続線数が膨大になる。
局と従局の接続線数が増えて、クロックの選択対象が増
えるとクロック抽出回路とセレク夕の接続線の数が増加
し、セレクタの規模が増大する.また、通常これらの接
続はマザーボードと呼ばれる共通の1枚板の上で行われ
る場合が多く、インクフェース(第4図のINFs)の
クロック出力ピンは同一のビンに接続することが望まし
いが、第5図の構威によれば、それぞれ別のビンに接続
しなければならない(それぞれが異なる クロック抽出
回路の出力であるから). 従って、ディジタル伝送が例えば交換機のように多数回
線の接続が普通に行われるような装置の場合、クロック
抽出回路を搭載するインタフェースカードとセレクタと
の接続線数が膨大になる。
そのため、接続線数により制約されて場合によってはカ
ードの実装制限を行い、接続線数の削滅をする必要が生
じるという問題があった。
ードの実装制限を行い、接続線数の削滅をする必要が生
じるという問題があった。
本発明はクロック抽出回路とセレクタとの接続が回線数
に関係なく容易に行うことができ、かつ切替制御が簡単
な従属同期クロック選択方式を提供することを目的とす
る。
に関係なく容易に行うことができ、かつ切替制御が簡単
な従属同期クロック選択方式を提供することを目的とす
る。
[課題を解決するための千段]
第1図は本発明の基本構威図である。
第1図において、10−1〜10−nはn本の伝送路の
各々に対応して設けられたクロック抽出回路、11−1
〜11−nはクロック断検出回路、l2−1〜12−n
は各クロック抽出回路の出力を入力として、制御信号に
より駆動制御されるワイアードオア機能を備えたゲート
回路、13はシステムクロックを発生する同期回路、1
4は予め定められた論理動作により複数ある前記ゲート
回路の一つを駆動する制御信号を発生する制御回路であ
る. 本発明は、各クロック抽出回路の出力をワイアードオア
機能を備えたそれぞれに対応するゲート回路に入力し、
該ゲート回路の一つを制御信号により駆動して、駆動さ
れた1つのゲート回路の出力はワイアードオアされた1
本の出力を介して同期回路に入力するものである。
各々に対応して設けられたクロック抽出回路、11−1
〜11−nはクロック断検出回路、l2−1〜12−n
は各クロック抽出回路の出力を入力として、制御信号に
より駆動制御されるワイアードオア機能を備えたゲート
回路、13はシステムクロックを発生する同期回路、1
4は予め定められた論理動作により複数ある前記ゲート
回路の一つを駆動する制御信号を発生する制御回路であ
る. 本発明は、各クロック抽出回路の出力をワイアードオア
機能を備えたそれぞれに対応するゲート回路に入力し、
該ゲート回路の一つを制御信号により駆動して、駆動さ
れた1つのゲート回路の出力はワイアードオアされた1
本の出力を介して同期回路に入力するものである。
[作用]
従属同期をする従局は、主局と複数本(n本)の伝送路
により接続され、主局から送信されたデータはクロック
抽出回路10−1=10−nに入力して、それぞれにお
いて抽出されたクロックはクロック断検出回路11−1
〜11−nに供給されるとともに、制御信号により切替
制御されるワイアードオア機能を備えたゲート回路12
−1〜12−nに供給される.ここで、制御信号により
切替制御されるワイアードオア機能を備えたゲート回路
としては、例えばオープンコレクタ型ゲート回路または
トライステートゲート回路である。
により接続され、主局から送信されたデータはクロック
抽出回路10−1=10−nに入力して、それぞれにお
いて抽出されたクロックはクロック断検出回路11−1
〜11−nに供給されるとともに、制御信号により切替
制御されるワイアードオア機能を備えたゲート回路12
−1〜12−nに供給される.ここで、制御信号により
切替制御されるワイアードオア機能を備えたゲート回路
としては、例えばオープンコレクタ型ゲート回路または
トライステートゲート回路である。
複数のゲート回路は一本の線路120と接続されて同期
回路13と結合される。制御回路14は制御信号140
を出力するが、その中の一つの制御信号だけに駆動信号
を供給して、対応する1つのゲート回路だけをオン状態
に切替えて、そのゲート回路に入力した抽出クロックを
線路120に出力し、それ以外のゲート回路をオフ状態
に維持する. 一方、クロック断検出回路1l−1〜11−nによりク
ロック断を検出すると、断となった伝送路のクロック抽
出回路がゲート回路でオン状態に切替えられている場合
、制御回路14はその断となった伝送路の次の順番の伝
送路の抽出クロックを選択するよう制御信号を発生する
。
回路13と結合される。制御回路14は制御信号140
を出力するが、その中の一つの制御信号だけに駆動信号
を供給して、対応する1つのゲート回路だけをオン状態
に切替えて、そのゲート回路に入力した抽出クロックを
線路120に出力し、それ以外のゲート回路をオフ状態
に維持する. 一方、クロック断検出回路1l−1〜11−nによりク
ロック断を検出すると、断となった伝送路のクロック抽
出回路がゲート回路でオン状態に切替えられている場合
、制御回路14はその断となった伝送路の次の順番の伝
送路の抽出クロックを選択するよう制御信号を発生する
。
この構威により、クロック抽出回路を搭載するインタフ
ェースカード(回路)と同期回路との接続は、伝送路の
数に関係なく一本の線路で実現でき、マザーボードの接
続線数を大幅に少なくすることができる。
ェースカード(回路)と同期回路との接続は、伝送路の
数に関係なく一本の線路で実現でき、マザーボードの接
続線数を大幅に少なくすることができる。
[実施例]
第2図は本発明の実施例の構戒図である。
第2図の構戊は、公衆電話交換機に対して従属同期する
ディジタル構内交換Ja(PBX)における構戒が示さ
れている。
ディジタル構内交換Ja(PBX)における構戒が示さ
れている。
第2図において、20は公衆電話交換機からのn本の伝
送路に接続するISDN対応の各トランク(1)〜(n
)を表し、2lはクロック抽出回路、22はクロソク断
検出回路、23はローカルプロセ・ンサ(LPRで表示
)、24はワイアードオア機能を備えるオープンコレク
タまたはトライステートのドライバ、25は選択された
抽出クロックに同期した基本クロックを作威する同期回
路、26はタイムスイッチであり同期回路25から供給
された基本クロックによりPBX内の各種タイミングの
作成などを行い、27は制御回路であり、PBX全体の
コントロールを行う。
送路に接続するISDN対応の各トランク(1)〜(n
)を表し、2lはクロック抽出回路、22はクロソク断
検出回路、23はローカルプロセ・ンサ(LPRで表示
)、24はワイアードオア機能を備えるオープンコレク
タまたはトライステートのドライバ、25は選択された
抽出クロックに同期した基本クロックを作威する同期回
路、26はタイムスイッチであり同期回路25から供給
された基本クロックによりPBX内の各種タイミングの
作成などを行い、27は制御回路であり、PBX全体の
コントロールを行う。
各トランク20の出力はワイアードオアにより一本の線
に接続され同期回路25に入力している。
に接続され同期回路25に入力している。
各トランクのLPR23は、自己のトランクの状態を検
出して制御回路27に送信し、制御回路27からの制御
信号を受け取ってトランク内の各部(ドライバ24を含
む)の制御を行う。LPR23と制御回路270間の信
号送受は、制御バス200と制御用パンファメモリ26
3を介して実行され、各種の制御信号が時分割多重で転
送される。
出して制御回路27に送信し、制御回路27からの制御
信号を受け取ってトランク内の各部(ドライバ24を含
む)の制御を行う。LPR23と制御回路270間の信
号送受は、制御バス200と制御用パンファメモリ26
3を介して実行され、各種の制御信号が時分割多重で転
送される。
タイムスイノチ26において、セレクタ262に同期回
路25で作成されたクロック信号と発振回路261の信
号が入力しているが、通常は同期回路25からのクロッ
クをシステムクロックとして出力しているが、同期回路
25に障害が発生したような場合にはアラーム信号(A
LMで表示〉により切替えられ、発振回路261の出力
をシステムクロックして出力する。
路25で作成されたクロック信号と発振回路261の信
号が入力しているが、通常は同期回路25からのクロッ
クをシステムクロックとして出力しているが、同期回路
25に障害が発生したような場合にはアラーム信号(A
LMで表示〉により切替えられ、発振回路261の出力
をシステムクロックして出力する。
動作を説明すると、n木の伝送路により図示されない主
局と接続され、クロック選択の優先順位は予め制御回路
27内に局データとして登録しておく。仮に、先頭のト
ランク(1)から若番順に優先順位が登録してあるもの
とする。
局と接続され、クロック選択の優先順位は予め制御回路
27内に局データとして登録しておく。仮に、先頭のト
ランク(1)から若番順に優先順位が登録してあるもの
とする。
まず最初は、制御回路27から制御信号による指示がト
ランク(1)のLPR23に供給され、そこからドライ
バ24をイネーブル(能動状tiM>にし、他のトラン
ク(2)〜(n)のローカルプロセッサに対してそれぞ
れのドライバをディゼープル(非能動状態)に設定する
。この状態では、トランク(1)で抽出したクロック(
この場合3KHzとする)がドライバ24およびワイア
ードオアの線路を介して同期回路25に入力される。
ランク(1)のLPR23に供給され、そこからドライ
バ24をイネーブル(能動状tiM>にし、他のトラン
ク(2)〜(n)のローカルプロセッサに対してそれぞ
れのドライバをディゼープル(非能動状態)に設定する
。この状態では、トランク(1)で抽出したクロック(
この場合3KHzとする)がドライバ24およびワイア
ードオアの線路を介して同期回路25に入力される。
同期回路25では、位相比較回路251,VC○252
および分周回路253で構戊するPLL回路により、入
力に同期した16.384MHzのクロックが作威され
る。
および分周回路253で構戊するPLL回路により、入
力に同期した16.384MHzのクロックが作威され
る。
障害等により、トランク(1)でクロック断が発生する
と、クロック断検出回路22からLPR23に検出出力
が与えられる,LPR23は制御回路27への定期通信
の中でクロソク断の発生を通知する。
と、クロック断検出回路22からLPR23に検出出力
が与えられる,LPR23は制御回路27への定期通信
の中でクロソク断の発生を通知する。
制御回路27は次の優先順位であるトランク(2)のク
ロック出力を選択するためにそのドライバ24をイネー
ブルにするようトランク(2)のLPR2 3に通知す
る。このクロック切替えのわずかな時間(トランク(1
)からのクロックが断になってトランク(2)の抽出ク
ロックに切替わるまで)、同期回路25では入力断状態
となるが、その間は同期回路25のPLL回路が自走す
る. このトランク(2)の抽出クロックが選択された状態で
、このトランクのクロック断が検出された場合は、トラ
ンク(3),}ランク(4)・・・トランク(n)と順
に切替えてゆく。
ロック出力を選択するためにそのドライバ24をイネー
ブルにするようトランク(2)のLPR2 3に通知す
る。このクロック切替えのわずかな時間(トランク(1
)からのクロックが断になってトランク(2)の抽出ク
ロックに切替わるまで)、同期回路25では入力断状態
となるが、その間は同期回路25のPLL回路が自走す
る. このトランク(2)の抽出クロックが選択された状態で
、このトランクのクロック断が検出された場合は、トラ
ンク(3),}ランク(4)・・・トランク(n)と順
に切替えてゆく。
上記の例では、トランク(2)がクロック断の場合、ト
ランク(3), (4) ・・と切替えたが、これ
をトランク(2)の障害時に、トランク(1)の状態を
参照し正常であればクロック抽出の対象をトランク(1
)とすることもできる。
ランク(3), (4) ・・と切替えたが、これ
をトランク(2)の障害時に、トランク(1)の状態を
参照し正常であればクロック抽出の対象をトランク(1
)とすることもできる。
また、本実施例では、LPRを使用して定期通信の中で
制御回路27からクロック切替えの制御を行っているが
、LPRを使用せずに制御回路27からドライバを制御
することも可能である。
制御回路27からクロック切替えの制御を行っているが
、LPRを使用せずに制御回路27からドライバを制御
することも可能である。
[発明の効果]
本発明によれば複数の伝送回線を備えた従属同期を行う
装置において、各回線対応のクロック抽出回路が多数備
えられている場合でも、同期回路への接tftvA数は
一本だけ設ければよいので、実装上の占有面積が少なく
回線の実装制限を行う必要がない。また、クロック抽出
回路のクロック出力はワイアードオア接続されるので、
各回路の出力を同一ビンに収容することが可能となり、
マザーボード(またはバックパネル)の構戒が簡単にな
る。したがって、伝送回線の数の増減に対して柔軟に対
応することができる。
装置において、各回線対応のクロック抽出回路が多数備
えられている場合でも、同期回路への接tftvA数は
一本だけ設ければよいので、実装上の占有面積が少なく
回線の実装制限を行う必要がない。また、クロック抽出
回路のクロック出力はワイアードオア接続されるので、
各回路の出力を同一ビンに収容することが可能となり、
マザーボード(またはバックパネル)の構戒が簡単にな
る。したがって、伝送回線の数の増減に対して柔軟に対
応することができる。
第l図は本発明の基本構或図、第2図は実施例構威図、
第3図は従来の同期方式の説明図、第4図は複数の伝送
路を備えたシステム構戒図、第5図は従来の同期選択方
式の構威図である。 第1図中、 10−1〜10−n:クロック抽出回路1l−1〜11
−n:クロック断検出回路12−1〜12−n:ゲート
回路 13:同期回路 14:制御回路
第3図は従来の同期方式の説明図、第4図は複数の伝送
路を備えたシステム構戒図、第5図は従来の同期選択方
式の構威図である。 第1図中、 10−1〜10−n:クロック抽出回路1l−1〜11
−n:クロック断検出回路12−1〜12−n:ゲート
回路 13:同期回路 14:制御回路
Claims (1)
- 【特許請求の範囲】 複数のディジタル伝送路により接続した対向装置に従
属同期するための従属同期クロック選択方式において、 各伝送路に対応して設けられ受信データからクロックを
抽出するクロック抽出回路(10−1〜10−n)と、 各クロック抽出回路で抽出されたクロックが入力され、
制御信号により切替えられるワイアードオア機能を備え
たゲート回路(12−1〜12−n)と、各クロック抽
出回路のクロックの断を検出するクロック断検出回路(
11−1〜11−n)と、クロック断検出回路の検出出
力(110)が入力され、1つのゲート回路だけを駆動
する制御信号(140)を発生する制御回路(14)と
を備え、上記各ゲート回路の出力をマルチ接続した一本
の出力を同期回路(13)に入力することを特徴とする
従属同期クロック選択方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1151005A JPH0316441A (ja) | 1989-06-14 | 1989-06-14 | 従属同期クロック選択方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1151005A JPH0316441A (ja) | 1989-06-14 | 1989-06-14 | 従属同期クロック選択方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0316441A true JPH0316441A (ja) | 1991-01-24 |
Family
ID=15509209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1151005A Pending JPH0316441A (ja) | 1989-06-14 | 1989-06-14 | 従属同期クロック選択方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0316441A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05292077A (ja) * | 1992-04-10 | 1993-11-05 | Nec Corp | 遅延時間差吸収装置 |
JPH0637747A (ja) * | 1992-07-16 | 1994-02-10 | Nec Corp | 位相同期発振方式 |
JPH0738548A (ja) * | 1993-06-28 | 1995-02-07 | Nec Corp | 伝送装置 |
JPH07254894A (ja) * | 1994-03-16 | 1995-10-03 | Nec Corp | タイミングソース切替制御方式 |
JP2010200033A (ja) * | 2009-02-25 | 2010-09-09 | Softbank Mobile Corp | 同期移送装置および同期制御システム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53106554A (en) * | 1977-02-28 | 1978-09-16 | Fujitsu Ltd | Monitoring system for spare oscillator in subsidiary synchronizing network |
JPS62128237A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | 同期保護試験回路 |
-
1989
- 1989-06-14 JP JP1151005A patent/JPH0316441A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53106554A (en) * | 1977-02-28 | 1978-09-16 | Fujitsu Ltd | Monitoring system for spare oscillator in subsidiary synchronizing network |
JPS62128237A (ja) * | 1985-11-28 | 1987-06-10 | Nec Corp | 同期保護試験回路 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05292077A (ja) * | 1992-04-10 | 1993-11-05 | Nec Corp | 遅延時間差吸収装置 |
JPH0637747A (ja) * | 1992-07-16 | 1994-02-10 | Nec Corp | 位相同期発振方式 |
JP2973720B2 (ja) * | 1992-07-16 | 1999-11-08 | 日本電気株式会社 | 位相同期発振方式 |
JPH0738548A (ja) * | 1993-06-28 | 1995-02-07 | Nec Corp | 伝送装置 |
JPH07254894A (ja) * | 1994-03-16 | 1995-10-03 | Nec Corp | タイミングソース切替制御方式 |
JP2010200033A (ja) * | 2009-02-25 | 2010-09-09 | Softbank Mobile Corp | 同期移送装置および同期制御システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0806100B1 (en) | Grooming device for streamlining telecommunication signals | |
JPH08265283A (ja) | 架間転送制御方式 | |
EP0533167A2 (en) | Optical communication system having transmission line switching system | |
JPH0316441A (ja) | 従属同期クロック選択方式 | |
US5327402A (en) | Clock supply apparatus | |
EP0509448B1 (en) | Synchronous control method in plurality of channel units and circuit using said method | |
EP1553478A1 (en) | A redundant synchronous clock distribution method, a related clock module and a related clock slave device | |
US5377181A (en) | Signal switching system | |
US6516419B1 (en) | Network synchronization method and non-break clock switching method in extended bus connection system | |
KR0152340B1 (ko) | 다수의 디지탈 국선을 수용하는 교환기에서 클럭 동기화 시스템 | |
KR100208227B1 (ko) | 프로세서와 디바이스간의 타임 슬롯 스위치 | |
JPH0621955A (ja) | クロック供給切替え方式 | |
EP0638223B1 (en) | A method and a cross-connection architecture for error-free change-over of a cross-connection matrix | |
KR100197421B1 (ko) | 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기 | |
JP2776417B2 (ja) | 多重化クロック分配方式 | |
CA1263899A (en) | Synchronization circuitry for duplex digital span equipment | |
KR100369685B1 (ko) | 교환기의 기준클럭 동기 장치 및 그 방법 | |
KR0174663B1 (ko) | 복수의 디지탈 트렁크카드를 가진 교환시스템에서 기본레이트 위상정열 클럭발생방법 및 회로 | |
JP2718543B2 (ja) | 従属同期方式 | |
JP2000049841A (ja) | 通信システム | |
JP3036766B2 (ja) | 回線切替方式 | |
JPH04290348A (ja) | 二重化された情報転送処理装置の系切替方式 | |
JPH089478A (ja) | 構内交換機の網同期クロック選択回路 | |
JPH05227177A (ja) | Admのクロック供給方式 | |
KR20020005830A (ko) | 동기전송모듈의 이중화된 인터페이스 카드간 클럭동기화장치 |