JPH0635990B2

JPH0635990B2 - デジタル・ストレージ・オシロスコープ

Info

Publication number: JPH0635990B2
Application number: JP63077959A
Authority: JP
Inventors: ビクター・リー・ハンセン; シブ・クマー・バラクリシュナン
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1987-04-03
Filing date: 1988-03-30
Publication date: 1994-05-11
Anticipated expiration: 2009-05-11
Also published as: DE3882767D1; EP0285238A1; DE3882767T2; US4802098A; EP0285238B1; JPS63261166A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、入力信号の選択された周波数帯域成分の信号
を表示するデジタル・ストレージ・オシロスコープに関
する。

［従来技術及び発明が解決しようとする課題］広帯域のアナログ信号の選択された周波数成分の変化を
観測したい場合がしばしばあり、帯域内の各周波数成分
の振幅を周波数軸上に表示する装置としてスペクトラム
・アナライザがある。しかし、研究者は、ある周波数帯
域内の信号を時間軸上に表示して観測したい場合もあ
る。オシロスコープは、信号振幅を時間の関数として表
示出来るが、入力信号を表す波形を従来のオシロスコー
プで表示すると、特定の周波数帯域成分の信号を観測す
ることは、所望の帯域より高域或いは低域の周波数成分
が同時に存在する為に困難である。オシロスコープに入
力する前のアナログ信号から高域及び低域の周波数成分
を除去する為にアナログ帯域通過フィルタが用いられる
ことがあるが、広範囲の周波数帯域を選択して別々に表
示するには、数多くの異なる帯域通過フィルタが必要に
なる。

更に、従来のデジタル・ストレージ・オシロスコープ
（以下、ＤＳＯと記す）を入力信号の高周波数帯域を表
示するのに使用した場合には、正確に表示し得る時間周
期には限界がある。典型的なＤＳＯは、入力信号を多数
の離散的な時点でサンプリングし、各サンプル点を表す
値であるデジタル・データ列を生成し、このデジタル・
データ列を取り込みメモリに記憶する。その後、このデ
ータ列がメモリから読み出され、ＤＳＯのスクリーン上
の波形表示を制御する為に用いられる。ＤＳＯの波形表
示の時間的範囲を表す「タイム・ウインドウ」の幅は、
同一のサンプリング周波数でサンプル点の数を増加する
か、或いはサンプリング周波数を低減して同一の数のサ
ンプリング点を取り込むことにより拡大し得る。メモリ
の容量には限界があるので、サンプル点の数を増加して
タイム・ウインドウを拡大し、且つサンプリング周波数
を高くするのは、実用的ではない。他方、タイム・ウイ
ンドウを拡大するには、サンプリング周波数を低減する
方法がより一般的であり、サンプリング周波数の低減に
より正確に表示可能な入力信号の周波数が制限される。
帯域通過フィルタを通過した入力信号が、サンプリング
周波数の１／２より高い周波数成分を含んでいる場合に
は、この信号から再生表示される波形は、所謂「エイリ
アシング」効果の為に元のアナログ信号の波形とは実質
的に異なるものになる。例えば、入力信号の高周波数成
分に起因して、ＤＳＯの表示波形が遥かに低い周波数の
信号として表示されることがある。

従って、本発明の目的は、入力信号の特定の周波数帯域
成分を任意に選択して表示し得るＤＳＯを提供すること
である。

本発明の他の目的は、表示波形のエイリアシングの発生
を最少に抑制し得るＤＳＯを提供することである。

［課題を解決する為の手段及び作用］本発明のＤＳＯによれば、アナログ入力信号の特定の周
波数帯域の成分波形を選択的に表示し得る。観測しよう
とする最高周波数の帯域成分を通過させるのに充分な特
性を有する低域通過フィルタに入力信号を通過させ、フ
ィルタ通過後の信号がサンプリングされる。このフィル
タの遮断帯域は、サンプリング周波数の１／２を超える
総ての周波数帯域である。サンプリングされた波形デー
タ列（第１デジタル・データ列）は、直角変調器に入力
し、複素波形データ列の実数成分及び虚数成分を表すデ
ータ列が発生する。この複素波形データ列は、入力波形
のデータ列に似た周波数スペクトラムを有するが、ｗ
（但し、ｗは選択された周波数帯域の中心周波数）だけ
減算された周波数領域のデータに変換される。従って、
観測したい帯域に対応する複素波形データ列の周波数帯
域の中心周波数は、略０Hzになる。

データ列の実数成分及び虚数成分は、データ整合用の低
域通過フィルタ及び間引きフィルタを含む多段デジタル
・フィルタによって処理され、この間引きフィルタが発
生した所定の数の要素から成る出力データ列が取り込み
メモリに記憶される。間引きフィルタの間引き係数（即
ち、出力データ列の要素の数に対する入力データ列の要
素の数の比率）は、表示波形の所望のタイム・ウインド
ウの長さに応じて調整されるので、所望のタイム・ウイ
ンドウの全範囲の期間中に取り込まれた入力信号のサン
プルから所定の数の要素から成るデータ列が取り出さ
れ、取り込みメモリに記憶される。更に、低域通過型及
び間引き型のデジタル・フィルタの通過帯域幅が調整さ
れるので、取り込みメモリに記憶された波形データに従
って再生される波形表示にはエイリアシングが生じな
い。タイム・ウインドウの範囲が拡大されるにつれて、
フィルタの通過帯域幅が減少され、且つフィルタの間引
き係数の値が増加される。

波形を表示する為に、取り込みメモリに記憶されたデー
タ列の実数成分及び虚数成分は順次読み出されて、デー
タ整合用の多段補間フィルタに入力される。この補間フ
ィルタは、補間係数で決まる比率でデータ列の実数成分
及び虚数成分の要素の数を増加させる。この補間係数
（即ち、入力データ列の要素の数に対する出力データ列
の要素の数の比率）の値は、間引きフィルタの間引き係
数の値と等しい。その後、補間処理された出力データ列
の実数成分及び虚数成分は、直角復調器に供給され、ア
ナログ入力信号の観測したい周波数帯域内の成分を表す
出力データ列を所望のタイム・ウインドウの範囲で発生
する。直角復調器の出力データ列（第２データ列）によ
り波形表示が得られる。第１データ列から第２データ列
を得る一連の処理は、データ処理手段により実行され
る。

本発明のＤＳＯによれば、取り込みメモリに記憶される
波形データの量は、観測したい周波数帯域の中心周波数
に関係なく、且つ、表示波形のタイム・ウインドウの範
囲にも関係なく、一定に保つことが出来る。通過帯域幅
を適当に調整することにより、エイリアシングの発生を
最少に抑制し得る。従来のＤＳＯの場合よりも比較的少
量の記憶波形データによって、入力信号の長期間の高周
波数成分が、エイリアシングを生じさせることなく表示
される。

［実施例］第１図は、本発明のＤＳＯ（１０）のブロック図で、ア
ナログ入力信号Ｖ（ｔ）をデジタル変換し、デジタル変
換された信号Ｖ（ｎ）の選択された周波数帯域のデータ
列を記憶し、その後、この記憶データから時間領域及び
周波数領域の波形表示を行う。オシロスコープ（１０）
には、入力信号Ｖ（ｔ）の通過する低域通過フィルタ
（ＬＰＦ）（１２）と、ＬＰＦ（１２）の出力を増幅し
たり、オフセットを与えたりして調整する垂直前値増幅
器（１４）が含まれている。前値増幅器（１４）の出力
は、アナログ・デジタル変換手段であるデジタイザ（１
６）により一定の割合でサンプリングされ、アナログ・
サンプル列がデジタル・データ列Ｖ（ｎ）に変換され
る。データ列Ｖ（ｎ）は、波形データ処理装置（１８）
に供給され、詳細に関しては後述するが、波形データ列
ａ（ｍ）及びｂ（ｍ）を出力するために、入力データ列
Ｖ（ｎ）を直角変調し、低域通過フィルタ及び間引きフ
ィルタで処理する。データ列ａ（ｍ）及びｂ（ｍ）は、
複素データ列の実数部及び虚数部に対応し、これらのデ
ータ列から入力信号の選択された帯域成分の時間的変化
が測定される。

データ列ａ（ｍ）及びｂ（ｍ）は、ランダム・アクセス
型取り込みメモリ（２０）に記憶される。その後、この
帯域の時間領域表示をする為に、データ列ａ（ｍ）及び
ｂ（ｍ）がメモリ（２０）から読み出され、波形データ
処理装置（１８）に戻される。波形データ処理装置（１
８）は、ａ（ｍ）及びｂ（ｍ）の補間及び直角変調を行
い、この帯域の信号成分を時間の関数として表すデータ
列Ｖ′（ｎ）を出力する。データ列Ｖ′（ｎ）が供給さ
れるμＰ（マイクロプロセッサ）（２２）は、ＲＯＭ
（読み出し専用メモリ）（２４）に記憶されているプロ
グラムにより制御され、ＲＡＭ（ランダム・アクセス・
メモリ）（２６）にデータを一時的に記憶する。μＰ
（２２）は、この波形データ列Ｖ′（ｎ）を従来の波形
表示制御データに変換し、この波形表示制御データを従
来の表示コントローラ（２８）に送る。表示コントロー
ラ（２８）は、表示制御データを表示メモリ（３０）に
記憶し、この記憶データに従ってＣＲＴ（陰極線管）
（３２）のスクリーン上の波形表示を周期的に更新す
る。

選択された周波数帯域の周波数領域表示を行うには、μ
Ｐ（２２）は取り込みメモリ（２０）からデータ列ａ
（ｍ）及びｂ（ｍ）を読み出し、従来のフーリエ変換ス
ペクトラム解析法を用いてこれらａ（ｍ）及びｂ（ｍ）
を計算し、この帯域の信号成分を周波数の関数として表
す周波数スペクトラム・データ列を算出する。μＰ（２
２）は、この周波数スペクトラム・データ列を表示制御
データに変換して表示コントローラ（２８）に送り、表
示コントローラ（２８）はＣＲＴ（３２）のスクリーン
上に周波数領域の波形表示を行う。

μＰ（２２）は、バス（３４）を介して前置増幅器（１
４）、デジタイザ（１６）、波形データ処理装置（１
８）、取り込みメモリ（２０）、ＲＯＭ（２４）、ＲＡ
Ｍ（２６）及び表示コントローラ（２８）と接続してお
り、バス（３４）はデータ線、アドレス線及び制御線を
含んでいる。

μＰ（２２）はバス（３４）を介して前置増幅器（１
４）の利得及びオフセットを制御し、デジタイザ（１
６）の動作パラメータも制御する。また、μＰ（２２）
はバス（３４）を介して波形データ処理装置（１８）及
び取り込みメモリ（２０）間のデータ転送を制御すると
共に、後述するように、波形データ処理装置（１８）の
動作パラメータも制御する。μＰ（２２）へのオペレー
タからの入力は、制御つまみや押ボタンから従来のイン
タフェース回路（図示せず）及びバス（３４）を介して
入力される。第１図において、波形データ処理装置（１
８）以外の総てのハードウエア・ブロックは、従来のデ
ジタル・オシロスコープで使用されているものなので、
これ以上の説明は省略する。波形データ処理装置（１
８）に関しては後述する。

第２図及び第３図は、第１図のオシロスコープ（１０）
がアナログ入力信号Ｖ（ｔ）を処理してデータ列ａ
（ｍ）、ｂ（ｍ）及びＶ′（ｎ）を発生する際の処理ス
テップを示す信号の流れ図及び一連の周波数スペクトラ
ムを夫々示している。例えば、アナログ入力信号Ｖ
（ｔ）は第３Ａ図では、低周波数wlから高周波数whまで
の平坦な周波数スペクトラムとして示されている。第１
図乃至第３図によれば、入力信号Ｖ（ｔ）は先ず最初
に、ステップ（４２）でws／２（wsはデジタイザ（１
６）のサンプリング周波数）から始まる遮断帯域を有す
るＬＰＦ（１２）に入力し、第３Ｂ図の周波数スペクト
ラムを有する出力信号Ｖ′（ｔ）を発生する。ＬＰＦ
（１２）の出力Ｖ′（ｔ）がステップ（４４）で前置増
幅器（１４）により増幅され且つオフセットを与えられ
た後、デジタイザ（１６）がステップ（４６）でサンプ
リング周波数wsのＶ′（ｔ）をデジタル変換して波形デ
ータ列Ｖ（ｎ）を発生する。第３Ｃ図のＶ（ｎ）のスペ
クトラムは、「鏡像」の正及び負の周波数帯域を含んで
いることに注意されたい。

その後、波形データ処理装置（１８）は、ステップ（４
８）で入力データ列Ｖ（ｎ）を直角変調する。即ち、サ
ブステップ（５０）でＶ（ｎ）にｃｏｓ（ｗｃｎ）を乗
算してデータ列ａ（ｎ）を発生し、サブステップ５２で
はＶ（ｎ）にｓｉｎ（ｗｃｎ）を乗算してデータ列ｂ
（ｎ）を発生する。ここで、wcは入力信号Ｖ（ｔ）の観
測したい周波数帯域の中心周波数である。第３Ｄ図は複
素データ列ａ（ｎ）＋ｊｂ（ｎ）の周波数スペクトラム
を示している。ａ（ｎ）＋ｊｂ（ｎ）の表示波形がＶ
（ｎ）の正の周波数の分の波形に類似している点に注目
されたい。しかし、ａ（ｎ）＋ｊｂ（ｎ）の波形は、wc
だけ左にシフトしているので、wcを中心周波数とするＶ
（ｎ）に対応するａ（ｎ）＋ｊｂ（ｎ）の帯域の中心周
波数は約０になる。

波形データ処理装置（１８）は、ステップ（５４）及び
（５６）により、データ列ａ（ｎ）及びｂ（ｎ）を低域
通過処理及び間引き処理を行い、データ列ａ（ｍ）及び
ｂ（ｍ）を出力する。ａ（ｍ）＋ｊｂ（ｍ）の周波数ス
ペクトラムは、第３Ｅ図に示されている。間引き処理に
用いられるフィルタは、間引きフィルタ(decimation fi
lter)と呼ばれるデジタル・フィルタの一種で、入力デ
ータ列に対して間引き係数(decimation factor)Ｍの割
合で決まる、より少ないデータ数の出力データ列を発生
する。この間引き係数Ｍは、対応する期間中に出力する
データ列の要素の数に対する入力データ列の要素の数の
比率である。データ列ａ（ｍ）及びｂ（ｍ）は、間引き
係数Ｍのフィルタを通過した出力である。この間引き係
数Ｍの値によって各データ列ａ（ｍ）及びｂ（ｍ）のデ
ータ数が決まり、予め定められた数（好適には５１２）
のデータを有するａ（ｍ）及びｂ（ｍ）は、選択可能な
タイム・ウインドウ期間中の観測したい帯域の時間的変
化を表している。更に、ステップ（５４）及び（５６）
でフィルタ動作をするＬＰＦの帯域幅は、所定の長さの
タイム・ウインドウが得られるように調整されており、
データ列ａ（ｍ）及びｂ（ｍ）に含まれる情報を用い
て、観測したい周波数帯域の波形がエイリアシングを生
じることなく表示される。この詳細については後述す
る。

ステップ（５８）で、５１２のデータを有するデータ列
ａ（ｍ）及びｂ（ｍ）は取り込みメモリ（２０）に記憶
される。その後、wcを中心周波数とする帯域内の入力信
号の成分を時間領域表示するために、波形データ処理装
置（１８）は、ステップ（６０）及び（６２）でデータ
列ａ（ｍ）及びｂ（ｍ）が補間係数Ｌの補間フィルタに
かけられ、データ列ａ′（ｎ）及びｂ′（ｎ）が出力さ
れる。複素データ列ａ′（ｎ）＋ｊｂ（ｎ）の周波数ス
ペクトラムが第３Ｆ図に示されている。補間係数Ｌは、
入力データ列のデータ数に対する出力データ列のデータ
数の比率であり、Ｌの値はステップ（５４）及び（５
６）で用いられたＭの値に等しく選択されるので、デー
タ列ａ′（ｎ）及びｂ′（ｎ）のデータ数は、データ列
ａ（ｎ）及びｂ（ｎ）のデータ数に等しくなる。

その後、波形データ処理装置（１８）は、ステップ（６
４）でデータ列ａ′（ｎ）及びｂ′（ｎ）を復調する為
に、サブステップ（６６）でａ′（ｎ）にｃｏｓ（ｗｃ
ｎ）を乗算し、ｂ′（ｎ）にｓｉｎ（ｗｃｎ）を乗算す
る。そしてステップ（７０）で、両者を加算して第３Ｇ
図に示されているような周波数スペクトルを有するデー
タ列Ｖ′（ｎ）を出力する。Ｖ′（ｎ）の正の周波数帯
域は第３Ｆ図の中央の帯域ａ′（ｎ）＋ｊｂ′（ｎ）と
形状が類似しているが、Ｖ′（ｎ）が直角変調によりwc
だけシフトしているので、Ｖ′（ｎ）の正の帯域の中心
周波数は約wcになっていることに留意されたい。Ｖ′
（ｎ）は正の周波数帯域の鏡像である負の周波数帯域も
有している。μＰ（２２）は、ステップ（７２）で波形
データ列Ｖ′（ｎ）を用いて第３Ｇ図のＶ′（ｎ）の正
の周波数帯域内の入力信号成分の時間的変化を表す時間
領域表示を行う。

上述のように、間引き係数Ｍ及び補間係数Ｌの値は等し
く、選択されたタイム・ウインドウの長さによってＭ及
びＬの値が選択される。特に、タイム・ウインドウの期
間中に入力信号Ｖ（ｔ）をサンプリングして取り込まれ
たデータ列Ｖ（ｎ）のデータから最初に５１２個のデー
タから成るデータ列ａ（ｍ）及びｂ（ｍ）を取り出すよ
うにＭ及びＬの値が調整される。第３Ｃ図及び第３Ｇ図
を比較して明らかなように、上述の入力データ列を直角
変調し、低域通過フィルタ、間引きフィルタ及び補間フ
ィルタで処理し、直角復調するという一連の処理は、Ｖ
（ｎ）データ列を帯域通過フィルタにかけたのと同様の
効果を有する。この通過帯域は、直角変調周波数及び直
角復調周波数であるwcを中心周波数とし、この通過帯域
の幅は採用した低域通過フィルタの周波数帯域幅によっ
て決まる。デジタル・データ列を直角変調し、低域通過
フィルタ及び間引きフィルタにかけ、補間フィルタにか
け、直角復調するという一連の処理に関しては、ローレ
ンス・ラニナー著「多比率デジタル信号処理(Multirate
Digital Signal Processing)」（プレンティスホール
(Prentice-Hall)社１９８３年刊）の４８〜５２頁を参
照されたい。

本発明の好適実施例では、μＰ（２２）はステップ（７
６）で離散的フーリエ変換（好適には高速フーリエ変
換）を用いて選択された周波数帯域のスペクトラム解析
を行う。それによって、複素周波数領域の波形データ列
ａ（ｍ）及びｂ（ｍ）を入力信号Ｖ（ｔ）の観測したい
帯域の周波数領域の特性を表すデータ列に変換する。そ
の後、μＰ（２２）はこのデータ列を表示データに変換
して表示コントローラ（２８）に送り、ステップ（７
８）で第３Ｇ図の正の周波数帯域と同様な周波数領域表
示をスクリーン（３２）上に出力する。複素時間領域の
データ列を対応する周波数領域のデータ列に変換する為
に用いられる離散的フーリエ変換に関しては、ロナルド
・エヌ・ブルースウエル著「フーリエ変換とその応用(T
he Fourier Transform and Its Applications」」（マグ
ロウヒル(McGraw-Hill)社１９８６年刊）を参照された
い。データ列を波形表示に変換する為の処理は、当業者
には周知であるので、これ以上の詳細な説明は省略す
る。

第４Ａ図は、入力波形（７１）を示し、その周波数の２
倍より低いサンプリング周波数でサンプリングした場合
に取り込まれるサンプル点群（７３）も共に示してい
る。サンプル値がデジタル変換され、第４Ｂ図に示され
ているようにＤＳＯのスクリーン上に点群（７５）とし
て表示されると、観測者は一般にサンプリングした元の
波形の周波数より低周波の波形（７７）として認識して
しまう。このエイリアシング効果は、サンプリングされ
る波形の２倍の周波数より低いサンプリング周波数でサ
ンプリングされた時に生じる。

従来の代表的なＤＳＯでは、サンプリング周波数に無関
係に、所定の数の記憶サンプル・データから各波形が表
示されていた。入力波形の表示部分（タイム・ウインド
ウ）の範囲を拡大する為には、サンプリング周波数を低
減することによって単位時間当たりに記憶される波形サ
ンプルの数を低減しなければならない。その場合、エイ
リアシングが現れずに表示し得る信号の最大周波数は低
下してしまう。

本発明のＤＳＯでは、信号の周波数或いはタイム・ウイ
ンドウの範囲とは関係なく、記憶データの最大量から波
形表示が得られるが、記憶データの量は表示可能な波形
のタイム・ウインドウの範囲を制限しない。記憶データ
の量は、単に表示される観測したい通過帯域の帯域幅を
制限するに過ぎない。従って、例えば第４Ａ図の波形に
対して、サンプリングされた波形データ列が帯域通過フ
ィルタにかけられて、第４Ｂ図の波形（７７）の周波数
付近の周波数成分が遮断され、第４Ａ図の波形（７１）
の周波数付近の周波数成分が残される。この帯域通過フ
ィルタを通過したデータ列が記憶された後に、ＤＳＯは
補間処理によって追加波形データを発生し、それによっ
て第４Ｂ図の波形（７７）のようにエイリアシングが生
じた波形でなく、第４Ａ図の波形（７１）の様な正確な
波形が再生表示される。ＤＳＯは、自動的に通過帯域の
幅を最大値に調整し、それによって最大通過帯域内の信
号成分が、所定のタイム・ウインドウ範囲及び中心周波
数に対してエイリアシングを発生させずに表示される。
ＤＳＯは、オペレータからの指令に応じて更に通過帯域
の幅を減少させても良い。

本発明のＤＳＯは、ベースバンド・モードか或いはバン
ドパス・モードの何れかのモードで動作する。ベースバ
ンド・モードでは、オペレータが表示されるタイム・ウ
インドウの範囲を選択し、ＤＳＯが自動的にその帯域の
中心周波数と帯域幅を調整して、表示される帯域がＤＣ
（直流）からエイリアシングを生じさせずに表示し得る
最高周波数まで広げられる。バンドパス・モードでは、
オペレータが中心周波数とタイム・ウインドウの範囲を
選択し、ＤＳＯが自動的にエイリアシングの発生を防ぐ
ように通過帯域の帯域幅を調整する。

第５Ａ図乃至第５Ｆ図は、オペレータがベースバンド・
モードを選択し、その後、表示されるタイム・ウインド
ウの範囲を徐々に拡大していった場合の一連の時間領域
表示及び周波数領域表示を示している。本発明の好適実
施例では、アナログ入力信号は２MHzに帯域制限されて
おり、システムのサンプリング周波数は４MHzである。
第５Ａ図及び第５Ｂ図は、オペレータが１２５μｓのタ
イム・ウインドウを選択した時の時間領域表示及び周波
数領域表示を夫々示している。第５Ｂ図の周波数領域表
示によれば、この信号は、０MHz付近、１５０KHz付近及
び１．６MHz付近にピークを有する３つの主要帯域を含
んでいる。これら３つの帯域成分は第５Ａ図の時間領域
表示においても確認出来る。緩やかに下がる傾斜は、０
MHz付近の成分に起因し、顕著な正弦波は１５０KHz付近
の成分に起因し、１５０KHzの正弦波上に重畳している
濃密な信号は１．６MHz付近の成分に起因するものであ
る。

第５Ｃ図及び第５Ｄ図は、オペレータが次にタイム・ウ
インドウを２５０μｓに選択た時の時間領域表示及び周
波数領域表示を夫々示している。エイリアシングを防ぐ
ために、第２図のステップ（５４）、（５６）、（６
０）及び（６２）で用いられている低域通過フィルタの
帯域幅を調整して、ＤＳＯは自動的に波形表示データの
帯域幅を１MHzまで減少させる。フィルタのプログラミ
ングの詳細は後述する。タイム・ウインドウの範囲を拡
大する為に、ＤＳＯは自動的にステップ（５４）及び
（５６）の間引き係数Ｍを２倍にして単位時間当たりに
メモリに記憶されるデータ数を半分にする。（ステップ
（６０）及び（６２）の補間係数Ｌの値もＭの値に一致
するように２倍になる。）間引き係数Ｍの変更に関して
は詳細に後述する。第５Ｄ図に示されているように、こ
の変更された帯域幅により波形データは制限され、０MH
z付近と１５０KHz付近の２つの主要帯域が残り、１．６
MHz付近の帯域は遮断される。これら２つの帯域が残さ
れていることは、第５Ｃ図からも明らかである。０MHz
付近の成分に起因する緩やかな傾斜と、１５０KHz付近
の成分に起因する顕著な正弦波が表示されているが、第
５Ａ図のような１．６MHz付近の成分に起因する信号は
なくなっている。

第５Ｅ図及び第５Ｆ図は、オペレータがタイム・ウイン
ドウを５００μｓに選択した場合の時間領域表示及び周
波数領域表示を夫々示している。再び、ＤＳＯは、第２
図のステップ（５４）、（５６）、（６０）及び（６
２）で用いたＬＰＦの帯域幅を調整して、波形表示デー
タの帯域幅を５００KHzまで自動的に減少させる。即
ち、ＤＳＯは、ステップ（５４）及び（５６）の間引き
係数Ｍを２倍にして単位時間当たりにメモリに記憶され
るデータ数を半分にする。この時勿論、ステップ（６
０）及び（６２）の補間係数Ｌの値も２倍になる。第５
Ｆ図の周波数領域表示から判るように、帯域制限された
信号はまだ０Hz付近及び１５０KHz付近の２つの主要帯
域を含んでいる。第５Ｆ図からも０Hz付近及び１５０KH
z付近の成分に起因する波形が表示されている。

従って、ＤＳＯがベースバンド・モードで動作している
時、オペレータがタイム・ウインドウの範囲を拡大する
につれて、サンプル・データを処理するデジタル・フィ
ルタの間引き係数Ｍを増加させて自動的に帯域幅が減少
される。その結果、波形表示にはエイリアシングが発生
することなく、記憶データから正確に再生表示される。

第１図のμＰ（２２）にオペレータが中心周波数の値を
入力してパスバンド・モードを選択した場合を考える。
第６Ａ図乃至第６Ｆ図は、第５Ａ図乃至第５Ｆ図の場合
と同一の入力信号に対する時間領域表示及び周波数領域
表示を示しており、オペレータが中心周波数を１５０KH
zに選択してタイム・ウインドウの範囲を漸次拡大して
いった場合を示している。第６Ａ図及び第６Ｂ図は、オ
ペレータがタイム・ウインドウを１２５０μｓに選択し
た場合の時間領域表示及び周波数領域表示を示してい
る。周波数領域表示の範囲は、５０KHzから２５０KHzま
でである。１５０KHzの帯域は、中心に表示され、０MHz
付近及び１．６MHz付近の帯域はなくなっている。第６
Ａ図からも、０MHz付近と１．６付近MHzの成分がなくな
り、１５０KHz付近の成分が別の信号で変調されている
ことが判る。１５０KHzの信号の変調をより明確に示す
ために、ＤＳＯの垂直利得は増加して表示している。

第６Ｃ図及び第６Ｄ図は、オペレータがタイム・ウイン
ドウを２５００μｓに選択した場合の時間領域表示及び
周波数領域表示を夫々示している。ＤＳＯは自動的に帯
域幅を１００KHzに制限し、第６Ｄ図に周波数領域表示
の範囲は１００KHzから２００KHzになり、１５０KHzの
帯域成分が中心に表示されている。１５０KHzのピーク
は分離しており、変調搬送波の信号を表している。第６
Ｃ図の時間領域表示には、第６Ａ図より多くの搬送波信
号の反復が表示されている。第６Ｅ図及び第６Ｆ図は、
オペレータがタイム・ウインドウを５ｍｓに選択した場
合の時間領域表示及び周波数領域表示を示している。Ｄ
ＳＯは自動的に帯域幅を５０KHzに制限するので、第６
Ｆ図の周波数領域表示の範囲は１２５KHzから１７５KHz
である。１５０KHzのピークの分離状態は更に顕著にな
り、また、第６Ｅ図には更に多くの搬送波の反復が表示
されていることに留意されたい。

従って、デジタル・サンプル・データを処理する帯域通
過フィルタを調整することにより、波形表示にエイリア
シングを生じさせずにタイム・ウインドウを拡大し得
る。その上、一般に高周波成分の信号と低周波成分の信
号は互いに各成分の観測の邪魔になるので、波形データ
列を帯域通過フィルタで処理する機能により、オペレー
タは種々の帯域の成分の時間的変化を別々に観測出来る
ようになる。

第７図は、第１図の波形データ処理装置（１８）の内容
を示すブロック図である。第２図のステップ（４８）及
び（６４）の直角変調及び直角復調の動作は変調器（８
０）で実行され、第２図のステップ（５４）、（５
６）、（６０）及び（６２）の間引きフィルタ動作及び
補間フィルタ動作は、多段デジタル・フィルタ（８２）
及び（８３）によって実行される。第１図のデジタイザ
（１６）の出力波形データ列Ｖ（ｎ）は、バッファ（８
４）を介して変調器（８０）に入力し、変調器（８０）
は複素波形データ列ａ（ｎ）及びｂ（ｎ）を交互に発生
する。データ列ａ（ｎ）は、バッファ（８６）を介して
多段フィルタ（８２）に入力し、データ列ｂ（ｎ）はバ
ッファ（８７）を介して（８２）と同様の多段フィルタ
（８３）に入力する。多段フィルタ（８２）及び（８
３）は、上記データ列ａ（ｎ）及びｂ（ｎ）を夫々低域
通過処理及び間引き処理して得たデータ列ａ（ｍ）及び
ｂ（ｍ）をバッファ（８８）及び（８９）を介して第１
図の取り込みメモリ（２０）に送る。周波数領域表示に
行う為に、μＰ（２２）はバス（３４）及びバッファ
（９４）を介してメモリ（２０）に記憶されたデータ列
ａ（ｍ）及びｂ（ｍ）を読み出す。

時間領域表示をする前に、メモリ（２０）に記憶されて
いるデータ列ａ（ｍ）及びｂ（ｍ）を補間処理し、復調
するために、データ列ａ（ｍ）及びｂ（ｍ）はメモリ
（２０）からバッファ（９０）及び（９１）を介して多
段フィルタ（８２）及び（８３）に夫々送られる。多段
フィルタ（８２）及び（８３）は、これらのデータ列を
補間処理し、データ列ａ′（ｎ）及びｂ′（ｎ）を同時
に発生し、これらのデータ列をバッファ（９２）及び
（９３）を介して変調器（８０）に交互に送る。変調器
（８０）はデータ列ａ′（ｎ）及びｂ′（ｎ）を直角復
調し、波形データ列Ｖ′（ｎ）を出力する。波形データ
列Ｖ′（ｎ）は、バス（３４）と変調器（８０）の出力
端子を接続しているバッファ（９５）及びバス（３４）
を介して第１図のμＰ（２２）へ送られる。バッファ
（８４）〜（９５）の動作状態はバス（３４）を介して
μＰ（２２）から送られるデータにより制御され、ラッ
チ（９６）がこれらの制御データをバッファの制御端子
へ供給する。μＰ（２２）は、バス（３４）を介して制
御データを送り、変調器（８０）及び多段フィルタ（８
２）及び（８３）も制御する。

第８図は、第７図の波形データ処理装置（１８）内のフ
ィルタ（８２）或いは（８３）に好適な多段デジタル・
フィルタ回路（１１０）のブロック図である。フィルタ
回路（１１０）は、例えば第７図の変調器（８０）のよ
うなデータ列発生器（１１２）からの入力データ列Ｘ
を、プログラムで決められた伝達関数に従って変換して
出力データ列Ｙを発生する。そして、この出力データ列
Ｙは、例えば第１図の取り込みメモリ（２０）のような
宛先回路（１１４）に送られる。

フィルタ回路（１１０）は、入力データ列Ｘの１つ以上
のデータＸ（０）〜Ｘ（ｉ）の値に応じて出力データ列
Ｙの各データＹ（ｉ）を計算するデータ処理回路（１１
６）を含んでいる。また、フィルタ回路（１１０）は、
ステート・マシン（１１８）も含んでいる。ステート・
マシン（１１８）は、データ及び制御信号をデータ処理
回路（１１６）に送ってその動作を制御するほか、デー
タ列発生器（１１２）、データ処理回路（１１６）及び
宛先回路（１１４）間のデータの入出力関係も制御す
る。

ステート・マシン（１１８）の基本的機能は、パターン
・データの入力に応じて予め定めたパターン・データ及
び制御信号を出力することで、種々の周知の手段で実現
し得る。第８図が示すように、ステート・マシン（１１
８）は、ＲＡＭ（１２０）と、外部クロックで駆動され
るレジスタ（１２２）を含んでいる。ＲＡＭ（１２０）
は、通常読出しモードで動作し、ＲＡＭ（１２０）内の
アドレス指定されたデータがレジスタ（１２２）に入力
される。レジスタ（１２２）の出力の中で、データ及び
制御信号はデータ処理回路（１１６）に入力し、アクノ
リッジ信号（ＸＡＣＫ）はデータ列発生器（１１２）に
入力し、レディ信号（ＹＲＤＹ）は宛先回路（１１４）
に入力する。また、レジスタ（１２２）は、ステート・
データも記憶しており、それらをＭＵＸ（マルチプレク
サ）（１２４）を介してＲＡＭ（１２０）に帰還する。
データ列発生器（１１２）が出力するデータ・レディ信
号（ＸＲＤＹ）及び宛先回路（１１４）が出力するデー
タ・アクノリッジ信号（ＹＡＣＫ）は、ＭＵＸ（１２
４）を介してＲＡＭ（１２０）の別のアドレス端子に入
力する。

デジタル・フィルタ（１１０）の動作を再プログラムす
る為に、例えば、第１図のμＰ（２２）のようなコンピ
ュータ（１２６）がＲＡＭ（１２０）の記憶データを変
更しても良い。コンピュータ（１２６）は、ＲＡＭ（１
２０）のデータ入力端子に接続しているほか、ＭＵＸ
（１２４）を介してＲＡＭ（１２０）のアドレス端子に
も接続している。コンピュータ（１２６）は、ＭＵＸ
（１２４）と、ＲＡＭ（１２０）の読出／書込制御端子
との間の切替え状態を制御する。コンピュータ（１２
６）は、ＭＵＸ（１２４）を介してＲＡＭ（１２０）の
アドレス端子に入力するＲＥＳＥＴ信号及びＨＡＬＴ信
号によりステート・マシン（１１８）を夫々初期状態に
リセットしたり、又は、状態変化を禁止したり出来る。

好適実施例では、フィルタ回路（１１０）は１から８ま
でのデジタル・フィルタ段を有する。各フィルタ段は、
入力データ列ｖに応じて出力データ列ｗを発生する有限
インパルス応答（ＦＩＲ）フィルタである。そして、各
段は縦続接続しているので１段の出力データ列ｗは次の
段の入力データ列ｖになる。各フィルタ段の伝達関数は
異なり得るので、出力データ列（ｗ（０），ｗ（１），
・・・）のｉ＋１番目の要素ｗ（ｉ）は複数の項の和で
表され、各項は、選択された入力データ列の要素（ｖ
（０）乃至ｖ（ｉ）の何れか）と選択された係数ｈ
（ｎ）との積になる。例えば、１つの線形直接ＦＩＲフ
ィルタ段の伝達関数に関して次式が成立する。

ここで、Ｎはフィルタ段の「長さ」（出力データ列の要
素ｗ（ｉ）の項数）、「＊」は乗算記号である。上記
（１）式は、出力データ列の各要素ｗ（ｉ）と入力デー
タ列の各要素ｖ（ｉ）との関係を表し、一般に、出力デ
ータ列の各要素ｗ（ｉ）は、入力データ列の要素ｖ
（ｉ）と係数ｈ（ｎ）との積の項がＮ個加算された多項
式になる。（１）式以外の伝達関数も可能であるが、そ
れに関しては後述する。

フィルタの「長さ」Ｎ＝３の時、上記（１）式から出力
データ列ｗの要素ｗ（ｉ）の最初の５つを示せば、次の
（２）式のようになる。

（２）式によれば、入力データ列ｖの各要素ｖ（ｉ）は
３つの項、ｈ（０）＊ｖ（ｉ）、ｈ（１）＊ｖ（ｉ）及
びｈ（２）＊ｖ（ｉ）を形成し、これらの積の項の和が
出力データ列ｗの連続している各要素ｗ（ｉ）を構成し
ている。

第９図は、第８図のデータ処理回路（１１６）を簡単に
示したブロック図である。乗算器（１３０）は、各フィ
ルタ段の出力データ列ｗの要素ｗ（ｉ）に含まれる項ｈ
（ｎ）＊ｖ（ｉ−ｎ）を発生する。累算器（１３２）は
乗算器（１３０）の出力を加算して出力データ列の要素
ｗ（ｉ）を生成する。従って、（２）式に示した直接Ｆ
ＩＲフィルタの出力データ列を発生する為に、データ処
理回路（１１６）は、入力データ列の各要素ｖ（ｉ）に
３つの係数ｈ（０）、ｈ（１）及びｈ（２）を乗算し、
この結果得られた積を別の累積部分和Ｒ（ｉ）、Ｒ（ｉ
＋１）及びＲ（ｉ＋２）に加算する。これら累積部分和
は夫々出力データ列の要素ｗ（ｉ）、ｗ（ｉ＋１）及び
ｗ（ｉ＋２）に対応している。特定のフィルタ段の出力
データ列の特定の要素ｗ（ｉ）に関する総ての項が累積
されると、この累算された値が次のフィルタ段への出力
データ要素ｗ（ｉ）となる。

各フィルタ段では、乗算器（１３０）で乗算される次の
入力データ列の要素がＭＵＸ（１３１）によって選択さ
れる。乗算器（１３０）の出力項が縦続フィルタ段の第
１段に入力する場合には、ＭＵＸ（１３１）は縦続フィ
ルタ段の現在の入力データ列の要素Ｘ（ｉ）を選択す
る。しかし、乗算器（１３０）の出力項が縦続フィルタ
段の第１段以外のフィルタ段に入力する場合には、前段
のフィルタ段が最後に出力した出力データ列の要素ｗ′
（ｉ）をＭＵＸ（１３１）は選択する。乗算器（１３
０）に入力する適当な係数ｈ（ｎ）は、第８図のステー
ト・マシン（１１８）から供給される。

累算器（１３２）は、加算器（１３４）及びＲＡＭ（１
３６）を含んでいる。加算器（１３４）は、乗算器（１
３０）の各出力項をＲＡＭ（１３６）に記憶されている
累積部分和Ｒに加算する。加算器（１３４）の加算出力
は、ＲＡＭ（１３６）に送られ累積部分和Ｒと置換され
る。ＲＡＭ（１３６）の入出力アドレスは、第８図のス
テート・マシン（１１８）からのアドレス信号（ＡＤＤ
Ｒ）によって制御される。ＲＡＭ（１３６）のデータ出
力端子は、ＡＮＤゲート（１３８）を介して加算器（１
３４）に入力している。このＡＮＤゲート（１３８）の
他方の入力端子には、第８図のステート・マシン（１１
８）からの制御信号（ＮＡＤＤ）が供給される。ＮＡＤ
Ｄ信号が低状態（論理「０」）の時、ＲＡＭ（１３６）
の現在のアドレス指定されたデータにかかわらず、ＡＮ
Ｄゲート（１３８）は「０」を加算器（１３４）に出力
する。加算器（１３４）の出力は別のＡＮＤゲート（１
４０）を介してＲＡＭ（１３６）データ入力端子に供給
される。ステート・マシン（１１８）からの信号（ＮＬ
ＯＡＤ）が、ＡＮＤゲートの他方の入力端子に供給さ
れ、ＮＬＯＡＤ信号が「０」の時、加算器（１３４）の
出力の状態に関係なく、ＡＮＤゲート（１４０）から
「０」がＲＡＭ（１３６）に入力される。ＮＬＯＡＤ信
号により、ＲＡＭ（１３６）の任意の記憶位置の内容が
必要に応じて０に初期化される。

上記（１）式の伝達関数を有する全帯域ＦＩＲフィルタ
段を実現するに際し、このフィルタ段に対し、合計でＮ
−１個の記憶位置がＲＡＭ（１３６）の中に割り当てら
れ、Ｎ−１個の項の累積を可能にする。例えば、Ｎ＝３
の時、ＲＡＭ（１３６）の中に２つの記憶位置が用意さ
れ、出力データ列の次の２つの要素ｗ（ｉ）及びｗ（ｉ
＋１）を得るために累積部分和Ｒ（ｉ）及びＲ（ｉ＋
１）が記憶されている。最初、乗算器（１３０）の一方
の入力端子にｖ（ｉ）が入力すると、ステート・マシン
（１１８）は、乗算器（１３０）の他方の入力端子に係
数ｈ（０）を入力し、乗算器（１３０）は、積の項ｈ
（０）＊ｖ（ｉ）を出力する。その後、この項は加算器
（１３４）によりＲＡＭ（１３６）に記憶されている累
積部分和Ｒ（ｉ）に加算され、このフィルタ段の出力デ
ータ列の次の要素ｗ（ｉ）が得られる。このｗ（ｉ）は
ＲＡＭ（１３６）には記憶されない。その代わり、ＡＮ
Ｄゲート（１４０）に入力するＮＬＯＡＤ信号が「０」
になり、ＲＡＭ（１３６）のｗ（ｉ）に関連した記憶位
置にあった累積部分和Ｒ（ｉ）の値が０に初期化され
る。その後、この記憶位置は、出力データ列ｗ（ｉ＋Ｎ
−１）を得る為の累積部分和Ｒ（ｉ＋Ｎ−１）を記憶す
る為に使用される。

ステート・マシン（１１８）は、次に係数ｈ（１）を乗
算器（１３０）に入力し、乗算器（１３０）から項ｈ
（１）＊ｖ（ｉ）が出力される。加算器（１３４）は、
この項をＲＡＭ（１３６）の中のｗ（ｉ＋１）に対応し
ている累積部分和Ｒ（ｉ＋１）に加算する。この加算結
果が、要素ｗ（ｉ＋１）の総ての項を含んでいない場合
には、この値がＲＡＭ（１３６）に記憶され、直前の累
積部分和Ｒ（ｉ＋１）を更新する。

次に、ステート・マシン（１１８）は係数ｈ（２）を乗
算器（１３０）に入力し、もう１つの項ｈ（２）＊ｖ
（ｉ）を発生させる。この項ｈ（２）＊ｖ（ｉ）はフィ
ルタ段の出力データ列の要素ｗ（ｉ＋２）の第１項であ
る。ＡＮＤゲート（１３８）に入力するＮＡＤＤ信号が
「０」にして、加算器（１３４）がこの項に加算する値
も０にする。加算器（１３４）の出力値は、部分和Ｒ
（ｉ＋２）としてＲＡＭ（１３６）に記憶されるが、記
憶されるアドレスは、フィルタ段の現在の出力データ列
の要素ｗ（ｉ）に対応する累積部分和Ｒ（ｉ）が以前記
憶されていたアドレスである。この時点で、ＭＵＸ（１
３１）から乗算器（１３０）に新しい入力データ列の要
素ｖ（ｉ＋１）が入力し、その後このｖ（ｉ＋１）に３
つの係数ｈ（０）、ｈ（１）及びｈ（２）を乗算して、
これらの項を累算するという上記の過程が繰り返され
る。

従って、ＭＵＸ（１３１）が特定のフィルタ段への入力
データ列の要素ｖ（ｉ）を選択する度に、乗算器（１３
０）は合計Ｎ個の項を出力し、Ｎ個の項の中の１つが出
力データ列の要素ｗ（ｉ）を得る為に累積部分和Ｒ
（ｉ）に加算され、残りのＮ−１個の項は、ｗ（ｉ＋
１）からｗ（ｉ＋Ｎ−１）までの出力データ列の要素に
対応しているＲ（ｉ＋１）からＲ（ｉ＋Ｎ−１）までの
Ｎ−１個の部分和に夫々累積される。

加算器（１３４）が累積部分和Ｒ（ｉ）に最後の項を加
算して特定のフィルタ段の出力データ列の要素ｗ（ｉ）
を生成し、且つこの特定のフィルタ段が縦続フィルタ段
の最後段であった場合には、データ処理回路（１１６）
は、出力データ列Ｙの次の要素Ｙ（ｉ）としてｗ（ｉ）
を出力する。しかし、加算器（１３４）の現在の出力ｗ
（ｉ）がフィルタ段の最後段の出力でなければ、このｗ
（ｉ）は他のＲＡＭ（１４２）に記憶される。ＲＡＭ
（１４２）は、フィルタ段の最後段以外の中間段の最新
の出力データ列の要素ｗ（ｉ）を記憶している。

フィルタ段は縦続接続しているので、１フィルタ段の出
力データ列の要素ｗ（ｉ）は、次のフィルタ段の入力デ
ータ列の要素になる。その為、各中間フィルタ段では、
ＲＡＭ（１４２）に記憶された出力要素ｗ（ｉ）は、Ｍ
ＵＸ（１３１）に入力するデータ列ｗ′の次の要素ｗ′
（ｉ）になり、ＭＵＸ（１３１）が選択した次の要素ｖ
（ｉ）が乗算器（１３０）に供給される。

従って、加算器（１３４）の出力と乗算器（１３０）の
入力間のＲＡＭ（１４２）及びＭＵＸ（１３１）から成
る帰還経路を設けたことにより、データ処理回路（１１
６）は、時分割処理に基づく複数のフィルタ段として機
能し得る。例えば、乗算器（１３０）及び累算器（１３
２）は、入力データ列の要素を第１段として処理する為
に、乗算器（１３０）の入力としてデータ列ｖの要素ｖ
（ｉ）を選択し、その後、第２段として入力データ列を
処理する為に乗算器（１３０）の入力としてデータ列
ｗ′の要素ｗ′（ｉ）を選択し、その後、第１段の次の
入力データ列の要素ｖ（ｉ＋１）処理する為に乗算器
（１３０）の入力としてｖ（ｉ＋１）を選択する。

ステート・マシン（１１８）は、データ処理回路（１１
６）のデータの流れを制御し、データ処理回路（１１
６）のフィルタ段の計算の優先順位はフィルタ段の順位
と逆順序になっている。即ち、最後段の優先順位が最高
で、第１段の優先順位が最低になっている。従って、フ
ィルタ段の最後段の入力データ列の要素がＲＡＭ（１４
２）に記憶されている時、その要素が乗算器（１３０）
の次の入力として選択される。逆に、データ処理回路
（１１６）の入力データ列の要素Ｘ（ｉ）が乗算器（１
３０）に入力するのは、ＲＡＭ（１４２）の内容が空の
時だけである。このように、後続のフィルタ段の計算
が、前段のフィルタ段の計算より常に優先的に実行され
る。

第１０図は、データ処理回路（１１６）のより詳細なブ
ロック図である。詳細に関しては後述するが、データ処
理回路（１１６）では、各処理段階のデータをクロック
駆動するラッチ及びレジスタを使用して、ＭＵＸ（１３
１）、乗算器（１３０）、加算器（１３４）及びＲＡＭ
（１４２）でデータを「パイプライン処理」することに
より、データの処理速度を向上している。これによっ
て、各処理段階が同時に進行し得る。シフト・レジスタ
（１５８）は、乗算器（１３０）の出力項の値を２の累
乗で決まる比率で増減したり、或いはそのままの値を出
力したりする等の選択が出来るので、出力項の割合を選
択的に調整し得る。累算器（１３２）が、後述の或る種
のフィルタ段の累積動作を実行する速度は、二重ポート
型のＲＡＭ（１３６）と、加算器（１３４）の累積動作
を支援する追加加算器（１３５）を用いることにより改
善される。また、データ処理回路（１１６）のデータの
流れを必要に応じて一時的に停止する為の手段も含まれ
ている。

更に、第１０図によれば、データ処理回路の１８ビット
の入力データ列の要素Ｘ（ｉ）は、ＭＵＸ（１３１）の
入力端子に接続されたラッチ（１５０）にラッチされ、
ＭＵＸ（１３１）の出力及び１８ビットの係数ｈ（ｎ）
は、乗算器（１３０）の入力端子に接続されたラッチ
（１５２）及び（１５４）に夫々ラッチされる。乗算器
（１３０）の２２ビットの出力は、ラッチ（１５６）を
介してシフト・レジスタ（１５８）に入力し、シフト・
レジスタ（１５８）の２１ビットの出力の上位側２０ビ
ットが加算器（１３４）及び（１３５）に供給される。
ＭＵＸ（１６０）は、加算器（１３４）及び（１３５）
の２０ビットの出力を切り換えてレジスタ（１６２）の
入力に供給し、レジスタ（１６２）の内容の上位側１８
ビットが丸め回路（１６４）に入力される。丸め回路
（１６４）の１８ビットの出力は、ラッチ（１６６）及
びＲＡＭ（１４２）のデータ入力端子に入力される。

加算器（１３４）の出力及びＮＬＯＡＤＡ信号は、２０
個１組のＡＮＤゲート群（１４０）に入力され、ＡＮＤ
ゲート群（１４０）の出力は２重ポート型ＲＡＭ（１３
６）のポートＡのデータ入力端子に供給される。ＲＡＭ
（１３６）のポートＡのデータ出力は、ＮＡＤＤＡ信号
と共に２０個１組のＡＮＤゲート群（１３８）に入力さ
れＡＮＤゲート群（１３８）の出力は、加算器（１３
４）に入力される。同様に、加算器（１３５）の出力及
びＮＬＯＡＤＢ信号が２０個１組のＡＮＤゲート群（１
４１）の入力端子に入力され、ＡＮＤゲート群（１４
１）の出力はＲＡＭ（１３６）のポートＢのデータ入力
端子に供給される。ポートＢのデータ出力は、ＮＡＤＤ
Ａ信号と共に２０個１組のＡＮＤゲート群（１３９）に
入力され、ＡＮＤゲート群の出力は、加算器（１３５）
に供給される。システム・クロック信号（ＣＬＯＣＫ）
によって駆動されるＮＡＮＤゲート（１８０）の出力
（書込みイネーブル）に応じて１対のラッチ（１６８）
及び（１７０）が、第８図のステート・マシン（１１
８）からのＲＡＭＡＤＤＲＡ信号及びＲＡＭＡＤＤＲＢ
信号を夫々ラッチし、それらをＲＡＭ（１３６）のポー
トＡ及びＢのアドレス端子に夫々送る。ステート・マシ
ン（１１８）からのＷＥＤＡＲ信号及びＷＥＤＢＲ信号
は、夫々ポートＡ及びＢを読出しイネーブル状態或いは
書込みイネーブル状態に制御する。

（１）式の直接ＦＩＲフィルタの伝達関数に従ってフィ
ルタ段を動作させる際に、第８図のステート・マシン
（１１８）が、データ列発生器（１１２）からＸＲＤＹ
信号を受けて入力データ列Ｘの１８ビットの要素Ｘ
（ｉ）がラッチ（１５０）に入力される場合、ステート
・マシン（１１８）は、ＷＥＩＮ信号をラッチ（１５
０）に供給して要素Ｘ（ｉ）をＭＵＸ（１３１）に入力
させる。その後、ステート・マシン（１１８）がＸ
（ｉ）を処理すべきであると判断すると、ステート・マ
シンからＩＮＰＳＴＧ信号がＭＵＸ（１３１）に送ら
れ、ＭＵＸ（１３１）はラッチ（１５２）にＸ（ｉ）を
入力する。これと同時に、ステート・マシン（１１８）
は、１８ビットの係数ｈ（０）をラッチ（１５４）に入
力する。ステート・マシン（１１８）は、乗算器（１３
０）が最後の乗算処理を完了したと判断すると、イネー
ブル信号（ＷＥＸ）をＮＡＮＤゲート（１７２）に送
り、ＮＡＮＤゲート（１７２）の出力によりラッチ（１
５２）及び（１５４）がイネーブルされ、Ｘ（ｉ）及び
ｈ（０）が乗算器（１３０）に供給される。その後、乗
算器（１３０）はｈ（０）＊ｖ（ｉ）を算出し、これを
ラッチ（１５６）にラッチする。ラッチ（１５６）は、
ＮＡＮＤゲート（１７４）を介してシステム・クロック
信号（ＣＬＯＣＫ）によりイネーブルされ、乗算器（１
３０）の２２ビットの出力をシフト・レジスタ（１５
８）に送る。

ステート・マシン（１１８）は、１対の制御信号ＳＨＦ
Ｌ信号及びＳＨＦＲ信号をシフト・レジスタ（１５８）
の制御端子に供給している。ＳＨＦＬ信号のみが入力し
た時、シフト・レジスタ（１５８）は入力データを２倍
したデータの上位側２１ビットを加算器（１３４）及び
（１３５）に送る。ＳＨＦＲ信号のみが入力した時、シ
フト・レジスタ（１５８）は、入力データを２で割り算
する。ＳＨＦＬ信号及びＳＨＦＲ信号のどちらも入力し
ない場合には、シフト・レジスタ（１５８）は、入力デ
ータの上位側２１ビットをそのまま加算器（１３４）及
び（１３５）に出力する。シフト・レジスタ（１５８）
の２１ビットの出力データのうち上位側２０ビットだけ
が加算器（１３４）及び（１３５）の入力端子に供給さ
れる。残りの最下位ビットは、加算器（１３４）及び
（１３５）の桁上げ入力端子（ＣＩＮ）に供給され、乗
算器（１３０）の出力を丸める為に用いられる。

第９図に比較して追加された加算器（１３５）は、フィ
ルタ段の加算器（１３４）と共に「対称な」係数ｈ
（ｎ）を用いて累積動作を同時に実行する為にある。
「対称な」係数ｈ（ｎ）とは、即ち、線形位相ＦＩＲフ
ィルタ段の総てのｈ（ｎ）について互いに、ｈ（ｎ）＝
ｈ（Ｎ−１−ｎ）である２つの係数のことである。例え
ばＮ＝７の時、ｈ（０）＝ｈ（６）、ｈ（１）＝ｈ
（５）、ｈ（２）＝ｈ（４）のようになる。係数が対称
であれば、乗算器（１３０）の出力項ｈ（ｎ）＊ｖ
（ｉ）の値はｈ（Ｎ−１−ｎ）＊ｖ（ｉ）の値に等し
い。従って、二重ポート型ＲＡＭ（１３６）に単独でア
クセスし得る加算器（１３５）は、加算器（１３４）が
項ｈ（ｎ）＊ｖ（ｉ）の累積を実行するのと同時にｈ
（ｎ）＊ｖ（ｉ）の値を用いてｈ（Ｎ−１−ｎ）＊ｖ
（ｉ）の累積を実行する。これによって、データ処理回
路（１１６）が入力データ列の要素を処理する速度は、
１つの加算器の場合と比較して実質的に２倍に出来る。

加算器（１３４）及び（１３５）が、出力データ列の要
素ｗ（ｉ）に関する累積和Ｒ（ｉ）の累積動作を完了し
ている場合には、ステート・マシン（１１８）は、ＳＰ
ＢＴＱ信号をＭＵＸ（１６０）に送って加算器（１３
４）及び（１３５）の出力をレジスタ（１６２）の入力
端子に供給する。その後、ステート・マシン（１１８）
は、イネーブル信号（ＷＥＳＴＧ）をＮＡＮＤゲート
（１７６）に送り、ＮＡＮＤゲート（１７６）の出力で
レジスタ（１６２）をイネーブルする。レジスタ（１６
２）の内容の上位側１８ビットは、丸め回路（１６４）
の入力端子に供給され、他方、最下位側の２ビット（Ｌ
ＳＢ１）及び（ＬＳＢ２）と、最上位ビット（ＭＳＢ）
は、丸め回路（１６４）の制御端子に供給される。丸め
回路（１６４）は、次の真理値表に従って１８ビットの
入力データをインクリメントする。

丸め回路（１６４）の１８ビットの出力がデータ処理回
路（１１６）の出力データ列の要素Ｙ（ｉ）である時、
ステート・マシン（１１８）は、イネーブル信号（ＷＥ
ＯＵＴ）をＮＡＮＤゲート（１７８）の入力端子に供給
する。ＮＡＮＤゲート（１７８）の出力により、データ
処理回路（１１６）の出力端子上のラッチ（１６６）
は、Ｙ（ｉ）をラッチする。その後、ステート・マシン
（１１８）は、第８図の宛先回路（１１４）にＹＲＤＹ
信号を送り、宛先回路（１１４）は、データの受領を知
らせる為にＹＡＣＫ信号をステート・マシン（１１８）
に送る。

丸め回路（１６４）からの出力ｗ（ｉ）が、フィルタ段
の最後段以外の中間フィルタ段の出力である場合には、
ステート・マシン（１１８）は、アドレス信号（ＡＤＲ
ＳＴＲ）を用いてその中間フィルタ段に対応するＲＡＭ
（１４２）の記憶位置をアドレス指定する。その後、ス
テート・マシン（１１８）は、ＷＥＳＴＲ信号をＮＡＮ
Ｄゲート（１８２）に送り、その出力によりＲＡＭ（１
４２）をイネーブルしてｗ（ｉ）を記憶させる。その
後、ステート・マシン（１１８）が、記憶したｗ（ｉ）
の値を次のフィルタ段の入力信号として処理すべきであ
ると判断すると、前述の優先順位に従ってステート・マ
シン（１１８）はＲＡＭ（１４２）に適当なアドレス信
号（ＡＤＲＳＴＲ）を送り、ｗ（ｉ）の値を読み出す。

ＮＡＮＤゲート（１７２）、（１７４）、（１７６）、
（１７８）、（１８０）及び（１８２）は、夫々他方の
入力端子にステート・マシン（１１８）からＮＳＴＯＰ
信号がを受け、ＮＳＴＯＰ信号が低状態になると、ラッ
チ（１５２）、（１５４）、（１５６）、（１６６）、
（１６８）及び（１７０）並びにレジスタ（１６２）並
びにＲＡＭ（１４２）は、総て書込み禁止状態になる。
ＮＳＴＯＰ信号はＲＡＭ（１３６）のポートＡ及びＢの
入力端子にも供給され、ＮＳＴＯＰ信号が入力されると
ＲＡＭ（１３６）はアクセス不能になる。従って、ＮＳ
ＴＯＰ信号が発生した場合には、データ処理回路（１１
６）のデータ処理動作は停止する。ステート・マシン
（１１８）がＮＳＴＯＰ信号を低状態に駆動するのは、
データ処理回路（１１６）のデータを処理するパイプラ
インが一杯になり、宛先回路（１１４）が他の出力デー
タ列の要素Ｙ（ｉ）が受け入れ不能になった場合であ
る。

以上説明してきたプログラム可能な多段デジタル・フィ
ルタ回路の各フィルタ段は、入力データ列ｖから前述の
（１）式に従って出力データ列ｗが発生する。しかし、
ステート・マシン（１１８）が発生する制御信号の特定
のパターンがＲＡＭ（１２０）に記憶されたデータによ
って変更し得るので、データ処理回路（１１６）のデジ
タル・フィルタ段を（１）式以外の伝達関数を有するよ
うに構成し得るということに留意すべきである。

例えば、間引きフィルタは、入力データ列の要素の数よ
り少ない要素数のデータ列を出力するフィルタである。
入力データ列の要素ｖ（ｉ）に対する出力データ列の要
素ｗ（ｉ）の関数を表すそのような間引きフィルタの伝
達関数は、次のような式で表しても良い。

ここで、Ｎはフィルタの「長さ」、ｈ（ｎ）は選択され
た係数、Ｍは間引き係数、Ｃはデータ列の選択定数であ
る。Ｎ＝３、Ｍ＝２及びＣ＝０のフィルタでは、（３）
式から出力データ列ｗの最初の５つの要素ｗ（ｉ）を示
せば、次のようになる。

第１０図に於いて、フィルタ段が上記（３）で表される
伝達関数を有する場合、第８図のステート・マシン（１
１８）は、ＩＮＰＳＴＧ信号によりＭＵＸ（１３１）を
設定してラッチ（１５２）の入力端子にｖ（０）を供給
し、その後、ＷＥＸ信号をＮＡＮＤゲート（１７２）を
介してラッチ（１５２）及び（１５４）に供給してｈ
（０）及びｖ（０）をラッチして乗算器（１３０）に入
力させる。乗算器（１３０）の出力は、ラッチ（１５
６）にラッチされ、シフト・レジスタ（１５８）を介し
て加算器（１３４）に送られる。ＮＡＤＤＡ信号が低状
態に駆動されると、加算器（１３４）は、ｈ（０）＊ｖ
（０）を０に加算し、その加算結果を出力データ列の要
素ｗ（０）として出力する。ステート・マシン（１１
８）は、ｈ（２）をラッチ（１５４）の入力端子に入力
し、ＷＥＸ信号を供給してｈ（２）及びｖ（０）をラッ
チし、これらを乗算器（１３０）に入力する。乗算器
（１３０）の出力は、ラッチ（１５６）及びレジスタ
（１５８）を介して加算器（１３４）に供給される。Ｎ
ＡＤＤＡ信号が再び低状態に駆動されると、加算器（１
３４）は、ｈ（２）＊ｖ（０）を０に加算し、その加算
結果である部分和Ｒ（１）をＲＡＭ（１３６）に記憶す
る。

次に、ＭＵＸ（１３１）の入力端子にｖ（１）が供給さ
れると、第８図のステート・マシン（１１８）は、ＩＮ
ＰＳＴＧ信号によりＭＵＸ（１３１）を設定してｖ
（１）をラッチ（１５２）の入力端子に供給し、且つラ
ッチ（１５４）の入力端子にｈ（１）を入力する。その
後、ステート・マシン（１１８）は、ＷＥＸ信号を供給
して乗算器（１３０）の入力端子にｈ（１）及びｖ
（１）を供給する。乗算器（１３０）の出力は、ラッチ
（１５６）及びレジスタ（１５８）を介して加算器（１
３４）に供給される。ＮＡＤＤＡ信号が高状態に駆動さ
れると、加算器（１３４）は、ｈ（１）＊ｖ（１）を累
積部分和Ｒ（１）に加算してｈ（１）＊ｖ（１）＋ｈ
（２）＊ｖ（０）を算出し、その値をＲＡＭ（１３６）
に記憶してＲ（１）の最後の記憶値を更新する。

ＭＵＸ（１３１）の入力端子にｖ（２）が供給される
と、ステート・マシン（１１８）は、ＩＮＰＳＴＧ信号
によりＭＵＸ（１３１）を設定して、ラッチ（１５２）
の入力端子にｖ（２）を供給し、ｈ（０）をラッチ（１
５４）に入力し、ＷＥＸ信号を供給して係数ｈ（０）及
びｖ（２）をラッチして乗算器（１３０）に入力する。
乗算器（１３０）の出力は、ラッチ（１５６）及びレジ
スタ（１５８）を介して加算器（１３４）に送られる。
ＮＡＤＤＡ信号が高状態に駆動されると、加算器（１３
４）はｈ（０）＊ｖ（２）を累積和Ｒ（１）に加算し、
ｈ（０）＊ｖ（２）＋ｈ（１）＊ｖ（１）＋ｈ（２）＊
ｖ（０）を算出され、この計算結果が、ＭＵＸ（１６
０）、レジスタ（１６２）及び丸め回路（１６４）を介
してこのフィルタ段の出力データ列の要素ｗ（１）とし
て出力される。

その後、ステート・マシン（１１８）は、ラッチ（１５
４）にｈ（２）を入力し、ｈ（２）及びｖ（２）をラッ
チして乗算器（１３０）に入力する為にＷＥＸ信号をＮ
ＡＮＤゲート（１７２）に供給する。その後、乗算器
（１３０）の出力が加算器（１３４）に入力されると、
ＮＡＤＤＡ信号が低状態に駆動され、加算器（１３４）
はｈ（２）＊ｖ（２）を０に加算する。この加算結果
が、累積部分和Ｒ（２）としてＲＡＭ（１３６）に記憶
される。

その後の入力データ列の要素ｖ（ｉ）に関して、上述と
同様の乗算及び累積処理が実行され、ｉが偶数の場合に
は、ｖ（ｉ）はｈ（０）及びｈ（２）と夫々乗算され、
これら２つの乗算結果が連続する２つの累積部分和Ｒ
（ｉ）及びＲ（ｉ＋１）として累積される。また、ｉが
奇数の場合、ｖ（ｉ）は、ｈ（１）と乗算され、この乗
算結果が１つだけの累積部分和Ｒ（ｉ）として累積され
る。従って、フィルタ回路（１１０）には、入力データ
列より出力データ列の要素の数が少なくなる間引きフィ
ルタ段を含めても良く、フィルタ段の入出力データ列の
関係を決める伝達関数はプログラムによって決定され
る。

フィルタ回路（１１０）には、入力データ列より出力デ
ータ列の要素の数が多くなる補間フィルタとして機能す
るフィルタ段を含ませても良い。このような補間フィル
タの伝達関数は、例えば、入力データ列の要素の数を２
倍にして出力データ列を発生する場合、次式で表され
る。

ここで、Ｎが奇数の場合、Ｌｉｍ１＝（Ｎ−１）／２、
及びＬｉｍ２＝｛（Ｎ−１）／２｝−１であり、また、
Ｎが偶数の場合には、Ｌｉｍ１＝（Ｎ−２）／２、及び
Ｌｉｍ２＝（Ｎ−２）／２である。

フィルタ段の「長さ」Ｎ＝５の場合、上記（５）式及び
（６）式の伝達関数を有するフィルタ回路の出力データ
列の要素ｗ（ｉ）を最初の８項まで示せば次式のように
なる。

第１０図に於いて、フィルタ段の伝達関数が上記（５）
及び（６）式で表される場合、第８図のステート・マシ
ン（１１８）は、ＩＮＰＳＴＧ信号によりＭＵＸ（１３
１）を設定してｖ（０）をラッチ（１５２）に入力する
と共にｈ（０）をラッチ（１５４）に入力する。その
後、ＷＥＸ信号によりｈ（０）及びｖ（０）を乗算器
（１３０）に入力する。乗算器（１３０）の出力は、ラ
ッチ（１５６）及びシフト・レジスタ（１５８）を介し
て加算器（１３４）に送られる。ＮＡＤＤＡ信号が低状
態に駆動されると、加算器（１３４）は、ｈ（０）＊ｖ
（０）を０に加算し、その結果を出力データ列の要素ｗ
（０）として発生する。ステート・マシン（１１８）
は、ｈ（１）をラッチ（１５４）に入力し、ＷＥＸ信号
によりｈ（１）及びｖ（０）をラッチして乗算器（１３
０）に供給する。乗算器（１３０）の出力は、加算器
（１３４）に入力し、ＮＡＤＤＡ信号が低状態に駆動さ
れると、加算器（１３４）はｈ（１）＊ｖ（０）を０に
加算する。この加算結果は、ＭＵＸ（１６０）、レジス
タ（１６２）及び丸め回路（１６４）を介して出力デー
タ列の要素ｗ（１）となる。

その後、ステート・マシン（１１８）は、ｈ（２）をラ
ッチ（１５４）に入力すると共に、ＷＥＸ信号によりｈ
（２）及びｖ（０）を乗算器（１３０）に供給する。乗
算器（１３０）の出力は加算器（１３４）に入力され
る。ＮＡＤＤＡ信号を低状態のままに保ち、加算器（１
３４）は、ｈ（２）＊ｖ（０）を０に加算し、その加算
結果を累積部分和Ｒ（２）としてＲＡＭ（１３６）に記
憶する。次にステート・マシン（１１８）は、ｈ（３）
をラッチ（１５４）に入力し、ＷＥＸ信号によりｈ
（３）及びｖ（０）を乗算器（１３０）に供給する。Ｎ
ＡＤＤＡ信号を低状態のままに保ち、加算器（１３４）
は、ｈ（３）＊ｖ（０）を０に加算し、その加算結果を
累積部分和Ｒ（３）としてＲＡＭ（１３６）に記憶す
る。最後にステート・マシン（１１８）は、ｈ（４）を
ラッチ（１５４）に入力し、ＷＥＸ信号によりｈ（４）
及びｖ（０）を乗算器（１３０）に供給する。ＮＡＤＤ
Ａ信号を低状態のままに保ち、加算器（１３４）は、ｈ
（４）＊ｖ（０）を０に加算し、その加算結果を累積部
分和Ｒ（４）としてＲＡＭ（１３６）に記憶する。

次に、入力データ列の要素ｖ（１）がＭＵＸ（１３１）
に供給されると、ステート・マシン（１１８）は、ＩＮ
ＰＳＴＧ信号によりＭＵＸ（１３１）を設定してｖ
（１）をラッチ（１５２）に入力する。ステート・マシ
ン（１１８）の制御により、乗算器（１３０）は、ｈ
（０）＊ｖ（１）、ｈ（１）＊ｖ（１）、ｈ（２）＊ｖ
（１）、ｈ（３）＊ｖ（１）及びｈ（４）＊ｖ（１）を
順次出力し、累算器（１３２）がこれらの項を累積部分
和Ｒ（２）乃至Ｒ（６）として夫々累積し、この処理に
より累算器（１３２）は、出力データ列の要素ｗ（２）
及びｗ（３）を生成する。その後の入力データ列の要素
ｖ（ｉ）も同様に処理され、各入力データ列の要素に対
して、２つの出力データ列の要素ｗ（２＊ｉ）及びｗ
（２＊ｉ＋１）が生成される。

上述のように、フィルタ回路（１１０）は、間引きフィ
ルタ段或いは補間フィルタ段をいくつか含んだ縦続デジ
タル・フィルタ段を実現していることが理解されよう。
各フィルタ段は、プログラムによって定められた伝達関
数に従って入力データ列を出力データ列に変換し、ま
た、各フィルタ段の伝達関数は、夫々別々に定めること
が出来る。従って、フィルタ回路（１１０）は、本発明
のオシロスコープの波形処理手順の第２図に示したステ
ップ（５４）、（５６）、（６６）及び（６８）を実現
する手段である。

第２図の直角復調ステップ（６４）は、第７図の変調器
（８０）により実行される。第１１図のブロック図は、
好適な変調器（８０）を示している。乗算器（２００）
は、入力データ列の要素ａ′（ｎ）と、ＲＯＭ（２０
２）からのｃｏｓ（ｗｃｎ）とを乗算し、その後、対応
するデータ列の要素ｂ′（ｎ）と、ＲＯＭ（２０２）か
らのｓｉｎ（ｗｃｎ）とを乗算する。乗算器（２０２）
の出力ａ′（ｎ）＊ｃｏｓ（ｗｃｎ）及びｂ′（ｎ）＊
ｓｉｎ（ｗｃｎ）は、レジスタ（２０４）及び（２０
６）に夫々記憶される。レジスタ（２０４）の内容は、
加算器（２１０）の一方の入力端子に直接入力するが、
レジスタ（２０６）の内容は、ＭＵＸ（２０８）を介し
て加算器（２１０）の他方の入力端子に入力する。加算
器（２１０）は、レジスタ（２０４）及び（２０６）の
内容を加算してＶ′（ｎ）を出力し、レジスタ（２１
２）に記憶させる。このレジスタ（２１２）の内容は、
その後、第１図のμＰ（２２）に送られる。

ＲＯＭ（２０２）は、サイン関数及びコサイン関数を表
すデータ列を記憶しており、アドレス指定が一定のステ
ップで徐々に増加するにつれて、所望のサイン関数及び
コサイン関数をインターリーブ方式で発生する。アドレ
ス指定の増加ステップの値によってｗｃの値が決まる。
第１１図のプログラム化されたステート・マシン（２１
４）は、μＰ（２２）からのプログラム・データにより
決まる増加ステップ値でＲＯＭ（２０２）を順次アドレ
ス指定する。ステート・マシン（２１４）は、レジスタ
（２０４）、（２０６）及び（２１２）並びにＭＵＸ
（２０８）を制御し、レジスタ（２１２）にデータが用
意されている場合、μＰ（２２）にその信号を送り、変
調器（８０）が別のデータ列の要素ａ′（ｎ）或いは
ｂ′（ｎ）を受けたことを指示する為に第７図のフィル
タ（８２）或いは（８３）にＹＡＣＫ信号を送り、次の
入力データ列の要素ａ′（ｎ）或いはｂ′（ｎ）が入力
する際にフィルタ（８２）又は（８３）から供給される
ＹＲＤＹ信号を監視する。

変調器（８０）は、第２図の直角変調処理のステップ
（４８）を実行する。デジタイザ（１６）からのＮＥＸ
ＴＳＡＭＰＬＥ信号を検出すると、それは、デジタイ
ザ（１６）が次のデータ列の要素Ｖ（ｎ）を出力したこ
とを意味し、乗算器（２００）は、入力するＶ（ｎ）と
ｃｏｓ（ｗｃｎ）とを乗算し、その結果をレジスタ（２
０４）に記憶する。ステート・マシン（２１４）は、Ｍ
ＵＸ（２０８）を切り換えてレジスタ（２０６）の内容
の代わりに０の入力値を加算器（２１０）に供給する。
従って、加算器（２１０）は、ａ（ｎ）＝Ｖ（ｎ）＊ｃ
ｏｓ（ｗｃｎ）を出力してレジスタ（２１２）に記憶す
る。ステート・マシン（２１４）、要素ａ（ｎ）がレジ
スタ（２１２）に記憶された時、第７図のフィルタ（８
２）にＸＲＤＹ信号を送る。また、フィルタ（８２）
は、ａ（ｎ）の処理を開始した時、ＸＡＣＫ信号をステ
ート・マシン（２１４）に送る。

ａ（ｎ）がレジスタ（２１２）に記憶された後、乗算器
（２００）は、Ｖ（ｎ）とｓｉｎ（ｗｃｎ）とを乗算し
てｂ（ｎ）を発生し、ステート・マシン（２１４）がフ
ィルタ（８２）からＸＡＣＫ信号を受け取ってから加算
器（２１０）を介してｂ（ｎ）をレジスタ（２１２）に
送ると共に、第７図のフィルタ（８３）に別のＸＲＤＹ
信号を送る。フィルタ（８３）は、ｂ（ｎ）の処理を開
始すると共に、ステート・マシン（２１４）にＸＡＣＫ
信号を送る。その後、変調器（８０）は、乗算器（２０
０）の入力端子に次のデータ列の要素Ｖ（ｎ）が供給さ
れれば、次の処理を開始し得る。

以上説明してきた本発明のデジタル・オシロスコープに
よれば、オペレータはアナログ信号成分の時間領域の変
化及び周波数領域の変化の両方を観測し得る。周波数領
域表示の際の波形の周波数帯域の中心周波数は選択可能
であり、時間領域表示の際のタイム・ウインドウの範囲
も選択出来る。入力信号はデジタル値に変換され、変換
されたデジタル波形データ列は変調され、低域通過フィ
ルタで処理され、調整可能な間引き係数を有する間引き
フィルタによって間引き処理される。この結果、メモリ
に記憶される波形データは、所定のタイム・ウインドウ
内の所定の周波数帯域内の成分の時間的変化を表すもの
になる。記憶された波形データ列は、補間され、復調さ
れて信号成分の時間領域表示が得られる。タイム・ウイ
ンドウの範囲を選択可能であるにもかかわらず、間引き
係数を調整することにより、記憶される波形データの量
を一定に保つことが可能になる。また、フィルタの通過
帯域の幅を調整することにより、時間領域表示における
エイリアシングの発生を最少に抑制し得る。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱する事なく必要に応じて種々の変形
及び変更を実施し得る事は当業者には明らかである。

［発明の効果］本発明のデジタル・ストレージ・オシロスコープによれ
ば、アナログ入力信号をデジタル変換したデータ列（第
１デジタル・データ列）を直角変調し、低域フィルタ及
び間引きフィルタで処理して所定の数の波形データを生
成し、該波形データを補間フィルタで処理し、直角復調
して第２デジタル・データ列を生成し、この第２データ
列から入力信号の選択された成分を時間領域表示してい
る。第１デジタル・データ列から第２デジタル・データ
列を得る一連の処理は、帯域通過フィルタによる処理に
相当し、選択されたタイム・ウインドウの範囲、或いは
選択された周波数帯域の帯域幅及び中心周波数に応じ
て、フィルタ処理、間引き処理及び補間処理を調整する
ことにより、表示波形の周波数成分の中心周波数及び帯
域幅を調整し、且つタイム・ウインドウの範囲の拡大に
伴い、サンプリング周波数を低減したり、記憶波形デー
タの量を増加する必要がなくなるので、構成が簡単にな
り、且つ時間領域表示の際のエイリアシングの発生を最
少に抑制し得る。

【図面の簡単な説明】

第１図は、本発明によるデジタル・ストレージ・オシロ
スコープのブロック図、第２図は、第１図のオシロスコ
ープによる信号処理の流れを示す信号系統図、第３図
は、第１図のオシロスコープの信号処理ステップを表す
周波数スペクトラムの図、第４Ａ図及び第４Ｂ図は、従
来のオシロスコープにおける「エイリアシング」の様子
を表す表示例、第５Ａ図乃至第５Ｆ図は、本発明のオシ
ロスコープがベースバンド・モードで動作中に、タイム
・ウインドウの拡大に応じて変化する時間領域及び周波
数領域の表示例、第６Ａ図乃至第６Ｆ図は、本発明のオ
シロスコープがバンドパス・モードで動作中に、タイム
・ウインドウの拡大に応じて変化する時間領域及び周波
数領域の表示例、第７図は、第１図の波形データ処理装
置を表すブロック図、第８図は、第７図のプログラム可
能多段デジタル・フィルタのブロック図、第９図は、第
８図のデータ処理回路の簡略化したブロック図、第１０
図は、第８図のデータ処理回路の詳細なブロック図、第
１１図は、第７図の変調器のブロック図である。（１６）はアナログ・デジタル変換手段、（１８）はデータ処理手段、（２０）は記憶手段、（３
２）は表示手段である。

フロントページの続き (56)参考文献特開昭52−119274（ＪＰ，Ａ) 特開昭61−116670（ＪＰ，Ａ) 特開昭58−66866（ＪＰ，Ａ) 特開昭58−123220（ＪＰ，Ａ) 特公昭50−20392（ＪＰ，Ｂ１) 特公昭53−2743（ＪＰ，Ｂ１)

Claims

【特許請求の範囲】

【請求項１】調整可能なタイム・ウインドウの範囲内で
アナログ入力信号を第１デジタル・データ列に変換する
アナログ・デジタル変換手段と、上記第１デジタル・データ列を、調整可能な中心周波数
及び帯域幅に基づいて直角変調し、低域通過処理し、間
引き処理して波形データを形成し、該波形データを補間
処理し、直角復調して第２デジタル・データ列を発生す
るデータ処理手段とを具えることを特徴とするデジタル
・ストレージ・オシロスコープ。
【請求項２】調整可能なタイム・ウインドウの範囲内で
アナログ入力信号を第１デジタル・データ列に変換する
アナログ・デジタル変換手段と、上記第１デジタル・データ列を、調整可能な中心周波数
及び帯域幅に基づいて直角変調し、低域通過処理し、間
引き処理して波形データを形成し、該波形データを補間
処理し、直角復調して第２デジタル・データ列を発生す
るデータ処理手段と、上記波形データを記憶する記憶手段と、上記第２デジタル・データから上記アナログ入力信号の
成分波形を時間領域表示する表示手段とを具えることを
特徴とするデジタル・ストレージ・オシロスコープ。