JPH0635830A - 入出力制御回路 - Google Patents
入出力制御回路Info
- Publication number
- JPH0635830A JPH0635830A JP18901792A JP18901792A JPH0635830A JP H0635830 A JPH0635830 A JP H0635830A JP 18901792 A JP18901792 A JP 18901792A JP 18901792 A JP18901792 A JP 18901792A JP H0635830 A JPH0635830 A JP H0635830A
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- Japan
- Prior art keywords
- input
- processor
- command
- data
- output device
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Abstract
(57)【要約】
【目的】プロセッサが入出力装置を制御する場合、プロ
セッサと入出力装置間のコマンド・ステータスの送受が
他のデータ転送等の処理能力を低下させない。 【構成】ＰＲＣ１がＩ／Ｏ２へコマンドを送出するとき
は、ＦＩＦＯＡ６にコマンドを書き込んでＩ／Ｏ２へ起
動をかける。Ｉ／Ｏ２はＦＩＦＯＡ６から読み出したコ
マンドを処理して処理結果をＦＩＦＯＢ７へ書き込み、
ＰＲＣ１へ割込みを発生させる。ＰＲＣ１はその割込み
処理でＦＩＦＯＢ７から読み出して結果を知る。Ｉ／Ｏ
２がデータ送信のコマンドを起動されたときは、ＭＭ５
からＤＭＡでデータを読み出して他装置へ転送する。ま
た他装置からデータを受信したときは、あらかじめＰＲ
Ｃ１からコマンドで指示されていたＭＭ２のアドレスヘ
データをＤＭＡで書き込む。
セッサと入出力装置間のコマンド・ステータスの送受が
他のデータ転送等の処理能力を低下させない。 【構成】ＰＲＣ１がＩ／Ｏ２へコマンドを送出するとき
は、ＦＩＦＯＡ６にコマンドを書き込んでＩ／Ｏ２へ起
動をかける。Ｉ／Ｏ２はＦＩＦＯＡ６から読み出したコ
マンドを処理して処理結果をＦＩＦＯＢ７へ書き込み、
ＰＲＣ１へ割込みを発生させる。ＰＲＣ１はその割込み
処理でＦＩＦＯＢ７から読み出して結果を知る。Ｉ／Ｏ
２がデータ送信のコマンドを起動されたときは、ＭＭ５
からＤＭＡでデータを読み出して他装置へ転送する。ま
た他装置からデータを受信したときは、あらかじめＰＲ
Ｃ１からコマンドで指示されていたＭＭ２のアドレスヘ
データをＤＭＡで書き込む。
Description
【０００１】
【産業上の利用分野】本発明は入出力制御回路に関し、
特にプロセッサバス上のメモリを直接アクセスする入出
力装置を持つ装置の入出力制御回路に関する。
特にプロセッサバス上のメモリを直接アクセスする入出
力装置を持つ装置の入出力制御回路に関する。
【０００２】
【従来の技術】図２は従来の入出力制御回路の一例を示
すブロック図で、プロセッサバス（以下ＰＢＵＳ）１０
にプロセッサ（以下ＰＲＣ）１，主記憶装置（以下Ｍ
Ｍ）５および入出力装置（以下Ｉ／Ｏ）２が接続され、
ＰＲＣ１にはＰＲＣ専用メモリ（以下ＭＡ）３が直接接
続され、Ｉ／Ｏ２にはＩ／Ｏ専用のメモリ（以下ＭＢ）
４が直接接続されている。
すブロック図で、プロセッサバス（以下ＰＢＵＳ）１０
にプロセッサ（以下ＰＲＣ）１，主記憶装置（以下Ｍ
Ｍ）５および入出力装置（以下Ｉ／Ｏ）２が接続され、
ＰＲＣ１にはＰＲＣ専用メモリ（以下ＭＡ）３が直接接
続され、Ｉ／Ｏ２にはＩ／Ｏ専用のメモリ（以下ＭＢ）
４が直接接続されている。
【０００３】ＰＲＣ１がＩ／Ｏ２を制御する場合、ＰＢ
ＵＳ１０上のＭＭ２にコマンドを書くか、またはＰＢＵ
Ｓ１０経由でＩ／Ｏ２を直接起動しＩ／Ｏ２からの応答
はＩ／Ｏ２がＭＭ５にステータスを書くか、もしくはＰ
ＲＣ１がＰＢＵＳ１０経由でＩ／Ｏ２を読み出してい
る。
ＵＳ１０上のＭＭ２にコマンドを書くか、またはＰＢＵ
Ｓ１０経由でＩ／Ｏ２を直接起動しＩ／Ｏ２からの応答
はＩ／Ｏ２がＭＭ５にステータスを書くか、もしくはＰ
ＲＣ１がＰＢＵＳ１０経由でＩ／Ｏ２を読み出してい
る。
【０００４】Ｉ／Ｏ２が他の装置へデータを送信する場
合には、ＭＭ５からＩ／Ｏ２がデータを読み出すか、ま
たはＰＲＣ１がＤＭＡ等を用いてＭＭ５からＩ／Ｏ２ヘ
データを書き込んでいる。またＩ／Ｏ２が他装置からデ
ータを受信する場合には、Ｉ／Ｏ２がＭＭ５へデータを
書き込むか、またはＰＲＣ１がＤＭＡ等を用いてＩ／Ｏ
２からデータをＭＭ５へ書き込んでいる。
合には、ＭＭ５からＩ／Ｏ２がデータを読み出すか、ま
たはＰＲＣ１がＤＭＡ等を用いてＭＭ５からＩ／Ｏ２ヘ
データを書き込んでいる。またＩ／Ｏ２が他装置からデ
ータを受信する場合には、Ｉ／Ｏ２がＭＭ５へデータを
書き込むか、またはＰＲＣ１がＤＭＡ等を用いてＩ／Ｏ
２からデータをＭＭ５へ書き込んでいる。
【０００５】
【発明が解決しようとする課題】この従来の入出力制御
回路では、プロセッサが入出力装置を制御する場合とデ
ータ転送を行う場合に同じプロセッサバスを使用してい
るので、データ転送のスループットが低下するという問
題点があった。
回路では、プロセッサが入出力装置を制御する場合とデ
ータ転送を行う場合に同じプロセッサバスを使用してい
るので、データ転送のスループットが低下するという問
題点があった。
【０００６】
【課題を解決するための手段】本発明の入出力制御回路
は、プロセッサバスに接続されたプロセッサ，主記憶装
置および入出力装置と、前記プロセッサに直接接続され
た第１の専用メモリと、前記入出力装置に直接接続され
た第２の専用メモリとを備える装置において、前記プロ
セッサバスを介さずに前記プロサッサが書込みを行い前
記入出力装置が読出しを行う第１のファーストイン・フ
ァーストアウト・メモリと、前記プロセッサバスを介さ
ずに前記入出力装置が書込みを行い前記プロセッサが読
出しを行う第２のファーストイン・ファーストアウト・
メモリと、前記プロセッサの制御信号から前記第１およ
び第２のファーストイン・ファーストアウト・メモリの
書込み・読出し信号を作成する第１の信号作成回路と、
前記入出力装置の制御信号から前記第１および第２のフ
ァーストイン・ファーストアウト・メモリの書込み・読
出し信号を作成する第２の信号作成回路とを備えてい
る。
は、プロセッサバスに接続されたプロセッサ，主記憶装
置および入出力装置と、前記プロセッサに直接接続され
た第１の専用メモリと、前記入出力装置に直接接続され
た第２の専用メモリとを備える装置において、前記プロ
セッサバスを介さずに前記プロサッサが書込みを行い前
記入出力装置が読出しを行う第１のファーストイン・フ
ァーストアウト・メモリと、前記プロセッサバスを介さ
ずに前記入出力装置が書込みを行い前記プロセッサが読
出しを行う第２のファーストイン・ファーストアウト・
メモリと、前記プロセッサの制御信号から前記第１およ
び第２のファーストイン・ファーストアウト・メモリの
書込み・読出し信号を作成する第１の信号作成回路と、
前記入出力装置の制御信号から前記第１および第２のフ
ァーストイン・ファーストアウト・メモリの書込み・読
出し信号を作成する第２の信号作成回路とを備えてい
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の入出力制御回路の一実施例を示すブ
ロック図である。
る。図１は本発明の入出力制御回路の一実施例を示すブ
ロック図である。
【０００８】本実施例の構成要素のうち従来例と同じ構
成要素には図２と同じ信号を付してある。本実施例はＰ
ＢＵＳ１０に接続されたＰＲＣ１，Ｉ／Ｏ２，ＭＭ５
と、ＰＲＣ１，Ｉ／Ｏ２に直接接続されたＭＡ３，ＭＢ
４からなる従来例の構成に、第１，第２のファーストイ
ン・ファーストアウト・メモリ（以下ＦＩＦＯＡ，ＦＩ
ＦＯＢ）６，７および第１，第２の書込み・読出し信号
作成回路（以下ＣＴＬＡ，ＣＴＬＢ）８，９を付加して
構成される。
成要素には図２と同じ信号を付してある。本実施例はＰ
ＢＵＳ１０に接続されたＰＲＣ１，Ｉ／Ｏ２，ＭＭ５
と、ＰＲＣ１，Ｉ／Ｏ２に直接接続されたＭＡ３，ＭＢ
４からなる従来例の構成に、第１，第２のファーストイ
ン・ファーストアウト・メモリ（以下ＦＩＦＯＡ，ＦＩ
ＦＯＢ）６，７および第１，第２の書込み・読出し信号
作成回路（以下ＣＴＬＡ，ＣＴＬＢ）８，９を付加して
構成される。
【０００９】ＰＲＣ１のデータバスはＭＡ３，ＦＩＦＯ
Ａ６の入力側，ＦＩＦＯＢ７の出力側に接続され、アド
レスバスと制御信号はＭＡ３とＣＴＬＡ８とに接続され
ている。また、Ｉ／Ｏ２のデータバスはＭＢ４，ＦＩＦ
ＯＡ６の出力側，ＦＩＦＯＢ７の入力側に接続され、ア
ドレスバスと制御信号はＭＢ４とＣＴＬＢ９に接続され
ている。ＣＴＬＡ８からの書込み信号はＦＩＦＯＡ６
へ、読出し信号はＦＩＦＯＢ７へ接続され、ＣＴＬＢ９
からの書込み信号はＦＩＦＯＢ７へ、読出し信号はＦＩ
ＦＯＡ６へ接続されている。
Ａ６の入力側，ＦＩＦＯＢ７の出力側に接続され、アド
レスバスと制御信号はＭＡ３とＣＴＬＡ８とに接続され
ている。また、Ｉ／Ｏ２のデータバスはＭＢ４，ＦＩＦ
ＯＡ６の出力側，ＦＩＦＯＢ７の入力側に接続され、ア
ドレスバスと制御信号はＭＢ４とＣＴＬＢ９に接続され
ている。ＣＴＬＡ８からの書込み信号はＦＩＦＯＡ６
へ、読出し信号はＦＩＦＯＢ７へ接続され、ＣＴＬＢ９
からの書込み信号はＦＩＦＯＢ７へ、読出し信号はＦＩ
ＦＯＡ６へ接続されている。
【００１０】次に本実施例の動作について説明する。Ｐ
ＲＣ１がＩ／Ｏ２へコマンドを送出するときは、ＦＩＦ
ＯＡ６にコマンドを書き込んでＩ／Ｏ２へ起動をかけ
る。Ｉ／Ｏ２はＦＩＦＯＡ６から読み出したコマンドを
処理して処理結果をＦＩＦＯＢ７へ書き込み、ＰＲＣ１
へ割込みを発生させる。ＰＲＣ１はその割込み処理でＦ
ＩＦＯＢ７から読み出して結果を知る。
ＲＣ１がＩ／Ｏ２へコマンドを送出するときは、ＦＩＦ
ＯＡ６にコマンドを書き込んでＩ／Ｏ２へ起動をかけ
る。Ｉ／Ｏ２はＦＩＦＯＡ６から読み出したコマンドを
処理して処理結果をＦＩＦＯＢ７へ書き込み、ＰＲＣ１
へ割込みを発生させる。ＰＲＣ１はその割込み処理でＦ
ＩＦＯＢ７から読み出して結果を知る。
【００１１】Ｉ／Ｏ２がデータ送信のコマンドを起動さ
れたときは、ＭＭ５からＤＭＡでデータを読み出して他
装置へ転送する。また他装置からデータを受信したとき
は、あらかじめＰＲＣ１からコマンドで指示されていた
ＭＭ２のアドレスヘデータをＤＭＡで書き込む。
れたときは、ＭＭ５からＤＭＡでデータを読み出して他
装置へ転送する。また他装置からデータを受信したとき
は、あらかじめＰＲＣ１からコマンドで指示されていた
ＭＭ２のアドレスヘデータをＤＭＡで書き込む。
【００１２】このように本実施例では、Ｉ／Ｏ２がＤＭ
Ａでデータ転送を行っているため、Ｉ／Ｏ２内のプロセ
ッサ部（図示省略）はデータ転送中に別の処理を行うこ
とができる。またデータ転送中にコマンドの起動やステ
ータスの報告が発生しても、データ転送に影響を与えな
い。ＰＲＣ１とＩ／Ｏ２間のコマンド／ステータスの送
受もＦＩＦＯ経由のためコマンド／ステータスの書込み
／読出しの際にＰＲＣ１やＩ／Ｏ２が待たされることも
なく、自分専用のメモリＭＡ３，ＭＢ４をアクセスする
のと同等の時間で処理することができる。
Ａでデータ転送を行っているため、Ｉ／Ｏ２内のプロセ
ッサ部（図示省略）はデータ転送中に別の処理を行うこ
とができる。またデータ転送中にコマンドの起動やステ
ータスの報告が発生しても、データ転送に影響を与えな
い。ＰＲＣ１とＩ／Ｏ２間のコマンド／ステータスの送
受もＦＩＦＯ経由のためコマンド／ステータスの書込み
／読出しの際にＰＲＣ１やＩ／Ｏ２が待たされることも
なく、自分専用のメモリＭＡ３，ＭＢ４をアクセスする
のと同等の時間で処理することができる。
【００１３】
【発明の効果】以上説明したように本発明は、プロセッ
サと入出力装置間にプロセッサを介さずにアクセスでき
るファーストイン・ファーストアウト・メモリを設けて
データ転送用バスと分離したので、データ転送中にプロ
セッサと入出力装置間でコマンド・ステータスの送受を
行ってもデータ転送のスループットの低下が起きないと
いう効果を有する。
サと入出力装置間にプロセッサを介さずにアクセスでき
るファーストイン・ファーストアウト・メモリを設けて
データ転送用バスと分離したので、データ転送中にプロ
セッサと入出力装置間でコマンド・ステータスの送受を
行ってもデータ転送のスループットの低下が起きないと
いう効果を有する。
【図１】本発明の入出力制御回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】従来の入出力制御回路の一例を示すブロック図
である。
である。
１ プロセッサ（ＰＲＣ） ２ 入出力装置（Ｉ／Ｏ） ３ ＰＲＣ専用メモリ（ＭＡ） ４ Ｉ／Ｏ専用メモリ（ＭＢ） ５ 主記憶装置（ＭＭ） ６，７ 第１，第２のファーストイン・ファーストア
ウト・メモリ（ＦＩＦＯＡ，ＦＩＦＯＢ） ８，９ 書込み・読出し信号作成回路（ＣＴＬＡ，Ｃ
ＴＬＢ）
ウト・メモリ（ＦＩＦＯＡ，ＦＩＦＯＢ） ８，９ 書込み・読出し信号作成回路（ＣＴＬＡ，Ｃ
ＴＬＢ）
Claims (1)
- 【請求項１】 プロセッサバスに接続されたプロセッ
サ，主記憶装置および入出力装置と、前記プロセッサに
直接接続された第１の専用メモリと、前記入出力装置に
直接接続された第２の専用メモリとを備える装置におい
て、前記プロセッサバスを介さずに前記プロサッサが書
込みを行い前記入出力装置が読出しを行う第１のファー
ストイン・ファーストアウト・メモリと、前記プロセッ
サバスを介さずに前記入出力装置が書込みを行い前記プ
ロセッサが読出しを行う第２のファーストイン・ファー
ストアウト・メモリと、前記プロセッサの制御信号から
前記第１および第２のファーストイン・ファーストアウ
ト・メモリの書込み・読出し信号を作成する第１の信号
作成回路と、前記入出力装置の制御信号から前記第１お
よび第２のファーストイン・ファーストアウト・メモリ
の書込み・読出し信号を作成する第２の信号作成回路と
を備えることを特徴とする入出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18901792A JPH0635830A (ja) | 1992-07-16 | 1992-07-16 | 入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18901792A JPH0635830A (ja) | 1992-07-16 | 1992-07-16 | 入出力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635830A true JPH0635830A (ja) | 1994-02-10 |
Family
ID=16233912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18901792A Withdrawn JPH0635830A (ja) | 1992-07-16 | 1992-07-16 | 入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150023917A (ko) | 2012-10-03 | 2015-03-05 | 가부시키가이샤 아이에이치아이 | 단류 소기식 2사이클 엔진 |
| WO2015108144A1 (ja) | 2014-01-17 | 2015-07-23 | 株式会社Ihi | ユニフロー掃気式２サイクルエンジン |
-
1992
- 1992-07-16 JP JP18901792A patent/JPH0635830A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150023917A (ko) | 2012-10-03 | 2015-03-05 | 가부시키가이샤 아이에이치아이 | 단류 소기식 2사이클 엔진 |
| WO2015108144A1 (ja) | 2014-01-17 | 2015-07-23 | 株式会社Ihi | ユニフロー掃気式２サイクルエンジン |
| KR20160090392A (ko) | 2014-01-17 | 2016-07-29 | 가부시키가이샤 아이에이치아이 | 유니플로 소기식 2사이클 엔진 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |