JPH0635830A - 入出力制御回路 - Google Patents
入出力制御回路Info
- Publication number
- JPH0635830A JPH0635830A JP18901792A JP18901792A JPH0635830A JP H0635830 A JPH0635830 A JP H0635830A JP 18901792 A JP18901792 A JP 18901792A JP 18901792 A JP18901792 A JP 18901792A JP H0635830 A JPH0635830 A JP H0635830A
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- JP
- Japan
- Prior art keywords
- input
- processor
- command
- data
- output device
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Abstract
(57)【要約】
【目的】プロセッサが入出力装置を制御する場合、プロ
セッサと入出力装置間のコマンド・ステータスの送受が
他のデータ転送等の処理能力を低下させない。 【構成】PRC1がI/O2へコマンドを送出するとき
は、FIFOA6にコマンドを書き込んでI/O2へ起
動をかける。I/O2はFIFOA6から読み出したコ
マンドを処理して処理結果をFIFOB7へ書き込み、
PRC1へ割込みを発生させる。PRC1はその割込み
処理でFIFOB7から読み出して結果を知る。I/O
2がデータ送信のコマンドを起動されたときは、MM5
からDMAでデータを読み出して他装置へ転送する。ま
た他装置からデータを受信したときは、あらかじめPR
C1からコマンドで指示されていたMM2のアドレスヘ
データをDMAで書き込む。
セッサと入出力装置間のコマンド・ステータスの送受が
他のデータ転送等の処理能力を低下させない。 【構成】PRC1がI/O2へコマンドを送出するとき
は、FIFOA6にコマンドを書き込んでI/O2へ起
動をかける。I/O2はFIFOA6から読み出したコ
マンドを処理して処理結果をFIFOB7へ書き込み、
PRC1へ割込みを発生させる。PRC1はその割込み
処理でFIFOB7から読み出して結果を知る。I/O
2がデータ送信のコマンドを起動されたときは、MM5
からDMAでデータを読み出して他装置へ転送する。ま
た他装置からデータを受信したときは、あらかじめPR
C1からコマンドで指示されていたMM2のアドレスヘ
データをDMAで書き込む。
Description
【0001】
【産業上の利用分野】本発明は入出力制御回路に関し、
特にプロセッサバス上のメモリを直接アクセスする入出
力装置を持つ装置の入出力制御回路に関する。
特にプロセッサバス上のメモリを直接アクセスする入出
力装置を持つ装置の入出力制御回路に関する。
【0002】
【従来の技術】図2は従来の入出力制御回路の一例を示
すブロック図で、プロセッサバス(以下PBUS)10
にプロセッサ(以下PRC)1,主記憶装置(以下M
M)5および入出力装置(以下I/O)2が接続され、
PRC1にはPRC専用メモリ(以下MA)3が直接接
続され、I/O2にはI/O専用のメモリ(以下MB)
4が直接接続されている。
すブロック図で、プロセッサバス(以下PBUS)10
にプロセッサ(以下PRC)1,主記憶装置(以下M
M)5および入出力装置(以下I/O)2が接続され、
PRC1にはPRC専用メモリ(以下MA)3が直接接
続され、I/O2にはI/O専用のメモリ(以下MB)
4が直接接続されている。
【0003】PRC1がI/O2を制御する場合、PB
US10上のMM2にコマンドを書くか、またはPBU
S10経由でI/O2を直接起動しI/O2からの応答
はI/O2がMM5にステータスを書くか、もしくはP
RC1がPBUS10経由でI/O2を読み出してい
る。
US10上のMM2にコマンドを書くか、またはPBU
S10経由でI/O2を直接起動しI/O2からの応答
はI/O2がMM5にステータスを書くか、もしくはP
RC1がPBUS10経由でI/O2を読み出してい
る。
【0004】I/O2が他の装置へデータを送信する場
合には、MM5からI/O2がデータを読み出すか、ま
たはPRC1がDMA等を用いてMM5からI/O2ヘ
データを書き込んでいる。またI/O2が他装置からデ
ータを受信する場合には、I/O2がMM5へデータを
書き込むか、またはPRC1がDMA等を用いてI/O
2からデータをMM5へ書き込んでいる。
合には、MM5からI/O2がデータを読み出すか、ま
たはPRC1がDMA等を用いてMM5からI/O2ヘ
データを書き込んでいる。またI/O2が他装置からデ
ータを受信する場合には、I/O2がMM5へデータを
書き込むか、またはPRC1がDMA等を用いてI/O
2からデータをMM5へ書き込んでいる。
【0005】
【発明が解決しようとする課題】この従来の入出力制御
回路では、プロセッサが入出力装置を制御する場合とデ
ータ転送を行う場合に同じプロセッサバスを使用してい
るので、データ転送のスループットが低下するという問
題点があった。
回路では、プロセッサが入出力装置を制御する場合とデ
ータ転送を行う場合に同じプロセッサバスを使用してい
るので、データ転送のスループットが低下するという問
題点があった。
【0006】
【課題を解決するための手段】本発明の入出力制御回路
は、プロセッサバスに接続されたプロセッサ,主記憶装
置および入出力装置と、前記プロセッサに直接接続され
た第1の専用メモリと、前記入出力装置に直接接続され
た第2の専用メモリとを備える装置において、前記プロ
セッサバスを介さずに前記プロサッサが書込みを行い前
記入出力装置が読出しを行う第1のファーストイン・フ
ァーストアウト・メモリと、前記プロセッサバスを介さ
ずに前記入出力装置が書込みを行い前記プロセッサが読
出しを行う第2のファーストイン・ファーストアウト・
メモリと、前記プロセッサの制御信号から前記第1およ
び第2のファーストイン・ファーストアウト・メモリの
書込み・読出し信号を作成する第1の信号作成回路と、
前記入出力装置の制御信号から前記第1および第2のフ
ァーストイン・ファーストアウト・メモリの書込み・読
出し信号を作成する第2の信号作成回路とを備えてい
る。
は、プロセッサバスに接続されたプロセッサ,主記憶装
置および入出力装置と、前記プロセッサに直接接続され
た第1の専用メモリと、前記入出力装置に直接接続され
た第2の専用メモリとを備える装置において、前記プロ
セッサバスを介さずに前記プロサッサが書込みを行い前
記入出力装置が読出しを行う第1のファーストイン・フ
ァーストアウト・メモリと、前記プロセッサバスを介さ
ずに前記入出力装置が書込みを行い前記プロセッサが読
出しを行う第2のファーストイン・ファーストアウト・
メモリと、前記プロセッサの制御信号から前記第1およ
び第2のファーストイン・ファーストアウト・メモリの
書込み・読出し信号を作成する第1の信号作成回路と、
前記入出力装置の制御信号から前記第1および第2のフ
ァーストイン・ファーストアウト・メモリの書込み・読
出し信号を作成する第2の信号作成回路とを備えてい
る。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の入出力制御回路の一実施例を示すブ
ロック図である。
る。図1は本発明の入出力制御回路の一実施例を示すブ
ロック図である。
【0008】本実施例の構成要素のうち従来例と同じ構
成要素には図2と同じ信号を付してある。本実施例はP
BUS10に接続されたPRC1,I/O2,MM5
と、PRC1,I/O2に直接接続されたMA3,MB
4からなる従来例の構成に、第1,第2のファーストイ
ン・ファーストアウト・メモリ(以下FIFOA,FI
FOB)6,7および第1,第2の書込み・読出し信号
作成回路(以下CTLA,CTLB)8,9を付加して
構成される。
成要素には図2と同じ信号を付してある。本実施例はP
BUS10に接続されたPRC1,I/O2,MM5
と、PRC1,I/O2に直接接続されたMA3,MB
4からなる従来例の構成に、第1,第2のファーストイ
ン・ファーストアウト・メモリ(以下FIFOA,FI
FOB)6,7および第1,第2の書込み・読出し信号
作成回路(以下CTLA,CTLB)8,9を付加して
構成される。
【0009】PRC1のデータバスはMA3,FIFO
A6の入力側,FIFOB7の出力側に接続され、アド
レスバスと制御信号はMA3とCTLA8とに接続され
ている。また、I/O2のデータバスはMB4,FIF
OA6の出力側,FIFOB7の入力側に接続され、ア
ドレスバスと制御信号はMB4とCTLB9に接続され
ている。CTLA8からの書込み信号はFIFOA6
へ、読出し信号はFIFOB7へ接続され、CTLB9
からの書込み信号はFIFOB7へ、読出し信号はFI
FOA6へ接続されている。
A6の入力側,FIFOB7の出力側に接続され、アド
レスバスと制御信号はMA3とCTLA8とに接続され
ている。また、I/O2のデータバスはMB4,FIF
OA6の出力側,FIFOB7の入力側に接続され、ア
ドレスバスと制御信号はMB4とCTLB9に接続され
ている。CTLA8からの書込み信号はFIFOA6
へ、読出し信号はFIFOB7へ接続され、CTLB9
からの書込み信号はFIFOB7へ、読出し信号はFI
FOA6へ接続されている。
【0010】次に本実施例の動作について説明する。P
RC1がI/O2へコマンドを送出するときは、FIF
OA6にコマンドを書き込んでI/O2へ起動をかけ
る。I/O2はFIFOA6から読み出したコマンドを
処理して処理結果をFIFOB7へ書き込み、PRC1
へ割込みを発生させる。PRC1はその割込み処理でF
IFOB7から読み出して結果を知る。
RC1がI/O2へコマンドを送出するときは、FIF
OA6にコマンドを書き込んでI/O2へ起動をかけ
る。I/O2はFIFOA6から読み出したコマンドを
処理して処理結果をFIFOB7へ書き込み、PRC1
へ割込みを発生させる。PRC1はその割込み処理でF
IFOB7から読み出して結果を知る。
【0011】I/O2がデータ送信のコマンドを起動さ
れたときは、MM5からDMAでデータを読み出して他
装置へ転送する。また他装置からデータを受信したとき
は、あらかじめPRC1からコマンドで指示されていた
MM2のアドレスヘデータをDMAで書き込む。
れたときは、MM5からDMAでデータを読み出して他
装置へ転送する。また他装置からデータを受信したとき
は、あらかじめPRC1からコマンドで指示されていた
MM2のアドレスヘデータをDMAで書き込む。
【0012】このように本実施例では、I/O2がDM
Aでデータ転送を行っているため、I/O2内のプロセ
ッサ部(図示省略)はデータ転送中に別の処理を行うこ
とができる。またデータ転送中にコマンドの起動やステ
ータスの報告が発生しても、データ転送に影響を与えな
い。PRC1とI/O2間のコマンド/ステータスの送
受もFIFO経由のためコマンド/ステータスの書込み
/読出しの際にPRC1やI/O2が待たされることも
なく、自分専用のメモリMA3,MB4をアクセスする
のと同等の時間で処理することができる。
Aでデータ転送を行っているため、I/O2内のプロセ
ッサ部(図示省略)はデータ転送中に別の処理を行うこ
とができる。またデータ転送中にコマンドの起動やステ
ータスの報告が発生しても、データ転送に影響を与えな
い。PRC1とI/O2間のコマンド/ステータスの送
受もFIFO経由のためコマンド/ステータスの書込み
/読出しの際にPRC1やI/O2が待たされることも
なく、自分専用のメモリMA3,MB4をアクセスする
のと同等の時間で処理することができる。
【0013】
【発明の効果】以上説明したように本発明は、プロセッ
サと入出力装置間にプロセッサを介さずにアクセスでき
るファーストイン・ファーストアウト・メモリを設けて
データ転送用バスと分離したので、データ転送中にプロ
セッサと入出力装置間でコマンド・ステータスの送受を
行ってもデータ転送のスループットの低下が起きないと
いう効果を有する。
サと入出力装置間にプロセッサを介さずにアクセスでき
るファーストイン・ファーストアウト・メモリを設けて
データ転送用バスと分離したので、データ転送中にプロ
セッサと入出力装置間でコマンド・ステータスの送受を
行ってもデータ転送のスループットの低下が起きないと
いう効果を有する。
【図1】本発明の入出力制御回路の一実施例を示すブロ
ック図である。
ック図である。
【図2】従来の入出力制御回路の一例を示すブロック図
である。
である。
1 プロセッサ(PRC) 2 入出力装置(I/O) 3 PRC専用メモリ(MA) 4 I/O専用メモリ(MB) 5 主記憶装置(MM) 6,7 第1,第2のファーストイン・ファーストア
ウト・メモリ(FIFOA,FIFOB) 8,9 書込み・読出し信号作成回路(CTLA,C
TLB)
ウト・メモリ(FIFOA,FIFOB) 8,9 書込み・読出し信号作成回路(CTLA,C
TLB)
Claims (1)
- 【請求項1】 プロセッサバスに接続されたプロセッ
サ,主記憶装置および入出力装置と、前記プロセッサに
直接接続された第1の専用メモリと、前記入出力装置に
直接接続された第2の専用メモリとを備える装置におい
て、前記プロセッサバスを介さずに前記プロサッサが書
込みを行い前記入出力装置が読出しを行う第1のファー
ストイン・ファーストアウト・メモリと、前記プロセッ
サバスを介さずに前記入出力装置が書込みを行い前記プ
ロセッサが読出しを行う第2のファーストイン・ファー
ストアウト・メモリと、前記プロセッサの制御信号から
前記第1および第2のファーストイン・ファーストアウ
ト・メモリの書込み・読出し信号を作成する第1の信号
作成回路と、前記入出力装置の制御信号から前記第1お
よび第2のファーストイン・ファーストアウト・メモリ
の書込み・読出し信号を作成する第2の信号作成回路と
を備えることを特徴とする入出力制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18901792A JPH0635830A (ja) | 1992-07-16 | 1992-07-16 | 入出力制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18901792A JPH0635830A (ja) | 1992-07-16 | 1992-07-16 | 入出力制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0635830A true JPH0635830A (ja) | 1994-02-10 |
Family
ID=16233912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18901792A Withdrawn JPH0635830A (ja) | 1992-07-16 | 1992-07-16 | 入出力制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0635830A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150023917A (ko) | 2012-10-03 | 2015-03-05 | 가부시키가이샤 아이에이치아이 | 단류 소기식 2사이클 엔진 |
WO2015108144A1 (ja) | 2014-01-17 | 2015-07-23 | 株式会社Ihi | ユニフロー掃気式2サイクルエンジン |
-
1992
- 1992-07-16 JP JP18901792A patent/JPH0635830A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150023917A (ko) | 2012-10-03 | 2015-03-05 | 가부시키가이샤 아이에이치아이 | 단류 소기식 2사이클 엔진 |
WO2015108144A1 (ja) | 2014-01-17 | 2015-07-23 | 株式会社Ihi | ユニフロー掃気式2サイクルエンジン |
KR20160090392A (ko) | 2014-01-17 | 2016-07-29 | 가부시키가이샤 아이에이치아이 | 유니플로 소기식 2사이클 엔진 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |