JPH06349969A - 印刷基板および半導体実装基板 - Google Patents
印刷基板および半導体実装基板Info
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- JPH06349969A JPH06349969A JP5134216A JP13421693A JPH06349969A JP H06349969 A JPH06349969 A JP H06349969A JP 5134216 A JP5134216 A JP 5134216A JP 13421693 A JP13421693 A JP 13421693A JP H06349969 A JPH06349969 A JP H06349969A
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- board
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- bare chip
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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-
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- H01L2224/732—Location after the connecting process
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体ベアチップを実装した状態で該回路基
板へのクリーム半田の塗布作業が容易に出来るようにし
た印刷基板を提供する。 【構成】 表面に回路パターン１ｂが形成された下側積
層基板部１ｄと、該下側積層基板部１ｄの表面に接合さ
れ且つ表面に回路パターン１ａが形成された上側積層基
板部１ｃと、を具備して成り、前記上側積層基板部１ｃ
を貫通し且つ前記下側積層基板部１ｄの回路パターン１
ｂ形成面を底面とする凹部１ｅを設けて成る。該印刷基
板１は、半導体ベアチップ２を、前記凹部１ｅの底面で
ある前記下側積層基板部１ｄの回路パターン１ｂ形成面
に実装し、該半導体ベアチップ２を被包するよう封止樹
脂３を前記凹部１ｅに充填するようにした。
板へのクリーム半田の塗布作業が容易に出来るようにし
た印刷基板を提供する。 【構成】 表面に回路パターン１ｂが形成された下側積
層基板部１ｄと、該下側積層基板部１ｄの表面に接合さ
れ且つ表面に回路パターン１ａが形成された上側積層基
板部１ｃと、を具備して成り、前記上側積層基板部１ｃ
を貫通し且つ前記下側積層基板部１ｄの回路パターン１
ｂ形成面を底面とする凹部１ｅを設けて成る。該印刷基
板１は、半導体ベアチップ２を、前記凹部１ｅの底面で
ある前記下側積層基板部１ｄの回路パターン１ｂ形成面
に実装し、該半導体ベアチップ２を被包するよう封止樹
脂３を前記凹部１ｅに充填するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ベアチップを実
装出来るようにした印刷基板および半導体ベアチップを
実装して成る半導体実装基板に関するものである。
装出来るようにした印刷基板および半導体ベアチップを
実装して成る半導体実装基板に関するものである。
【０００２】
【従来の技術】図４は、半導体ベアチップ２を実装した
印刷基板（以下、「半導体実装基板」という）の一従来
例を示す側面図（ａ）および平面図（ｂ）である。従来
の半導体実装基板は、電子部品が未実装の印刷基板１０
の回路パターン敷設面に半導体ベアチップ２をダイボン
ディングし、該半導体ベアチップ２と回路パターンとを
複数の金線４３，４３，…で接続し、該半導体ベアチッ
プ２と複数の金線４３，４３，…とその周辺部を被包す
るよう低粘度状態の熱硬化性の封止樹脂３を前記印刷基
板１０に盛り、該封止樹脂３をそのまま熱硬化させて成
る。前記印刷基板１０には、前記印刷基板１０に半導体
ベアチップ２を実装して該半導体ベアチップ２を封止樹
脂３により封止した後に、抵抗チップや容量チップなど
の複数の電子部品５，５，…を印刷基板１０の回路パタ
ーンに半田付けにより実装するようになっている。
印刷基板（以下、「半導体実装基板」という）の一従来
例を示す側面図（ａ）および平面図（ｂ）である。従来
の半導体実装基板は、電子部品が未実装の印刷基板１０
の回路パターン敷設面に半導体ベアチップ２をダイボン
ディングし、該半導体ベアチップ２と回路パターンとを
複数の金線４３，４３，…で接続し、該半導体ベアチッ
プ２と複数の金線４３，４３，…とその周辺部を被包す
るよう低粘度状態の熱硬化性の封止樹脂３を前記印刷基
板１０に盛り、該封止樹脂３をそのまま熱硬化させて成
る。前記印刷基板１０には、前記印刷基板１０に半導体
ベアチップ２を実装して該半導体ベアチップ２を封止樹
脂３により封止した後に、抵抗チップや容量チップなど
の複数の電子部品５，５，…を印刷基板１０の回路パタ
ーンに半田付けにより実装するようになっている。
【０００３】
【発明が解決しようとする課題】然しながら、従来の半
導体実装基板においては、電子部品５，５，…を印刷基
板１０に半田付け実装するときに、前記半導体ベアチッ
プ２や封止樹脂３が邪魔になって通常の印刷基板のよう
にクリーム半田をスクリーン印刷することが出来ないの
で、従来は、前記印刷基板１０の回路パターンの半田ラ
ンドの部分それぞれに、半田ディスペンサーによりクリ
ーム半田を個々に塗布していくようにしているが、この
方法によると、各半田ランドに塗布されるクリーム半田
の塗布量にばらつきが生じ、電子部品５，５，…の実装
品質の信頼性に欠けるという問題が生じると共に、半田
ディスペンサーによりクリーム半田を半田ランドの個々
に塗布していく作業は非常に時間がかかり、生産性につ
いても問題があった。
導体実装基板においては、電子部品５，５，…を印刷基
板１０に半田付け実装するときに、前記半導体ベアチッ
プ２や封止樹脂３が邪魔になって通常の印刷基板のよう
にクリーム半田をスクリーン印刷することが出来ないの
で、従来は、前記印刷基板１０の回路パターンの半田ラ
ンドの部分それぞれに、半田ディスペンサーによりクリ
ーム半田を個々に塗布していくようにしているが、この
方法によると、各半田ランドに塗布されるクリーム半田
の塗布量にばらつきが生じ、電子部品５，５，…の実装
品質の信頼性に欠けるという問題が生じると共に、半田
ディスペンサーによりクリーム半田を半田ランドの個々
に塗布していく作業は非常に時間がかかり、生産性につ
いても問題があった。
【０００４】本発明は、上記問題を鑑みて成されたもの
であり、その目的とするところは、印刷基板に半導体ベ
アチップを実装した状態で該回路基板へのクリーム半田
の塗布作業が容易に出来るようにした印刷基板および半
導体実装基板を提供することにある。
であり、その目的とするところは、印刷基板に半導体ベ
アチップを実装した状態で該回路基板へのクリーム半田
の塗布作業が容易に出来るようにした印刷基板および半
導体実装基板を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に成された第１の本発明は、表面に回路パターンが形成
された下側積層基板部と、該下側積層基板部の表面に接
合され且つ表面に回路パターンが形成された上側積層基
板部と、を具備して成り、前記上側積層基板部を貫通し
且つ前記下側積層基板部の表面をその底面とする凹部を
設けて成る印刷基板であって、前記下側積層基板部の回
路パターンに電気接続するよう前記凹部の底面に半導体
ベアチップを実装し、該半導体ベアチップを被包するよ
う封止樹脂を前記凹部に充填するようにしたことを特徴
とする印刷基板である。
に成された第１の本発明は、表面に回路パターンが形成
された下側積層基板部と、該下側積層基板部の表面に接
合され且つ表面に回路パターンが形成された上側積層基
板部と、を具備して成り、前記上側積層基板部を貫通し
且つ前記下側積層基板部の表面をその底面とする凹部を
設けて成る印刷基板であって、前記下側積層基板部の回
路パターンに電気接続するよう前記凹部の底面に半導体
ベアチップを実装し、該半導体ベアチップを被包するよ
う封止樹脂を前記凹部に充填するようにしたことを特徴
とする印刷基板である。
【０００６】又、上記課題を解決するために成された第
２の本発明は、表面に回路パターンが形成された下側積
層基板部と、該下側積層基板部の表面に接合され且つ表
面に回路パターンが形成された上側積層基板部と、を具
備して成り、前記上側積層基板部を貫通し且つ前記下側
積層基板部の表面をその底面とする凹部を設けて成る印
刷基板と、前記下側積層基板部の回路パターンに電気接
続するよう前記凹部の底面に実装された半導体ベアチッ
プと、該半導体ベアチップを被包するよう前記凹部に充
填された封止樹脂と、を具備して成ることを特徴とする
半導体実装基板である。
２の本発明は、表面に回路パターンが形成された下側積
層基板部と、該下側積層基板部の表面に接合され且つ表
面に回路パターンが形成された上側積層基板部と、を具
備して成り、前記上側積層基板部を貫通し且つ前記下側
積層基板部の表面をその底面とする凹部を設けて成る印
刷基板と、前記下側積層基板部の回路パターンに電気接
続するよう前記凹部の底面に実装された半導体ベアチッ
プと、該半導体ベアチップを被包するよう前記凹部に充
填された封止樹脂と、を具備して成ることを特徴とする
半導体実装基板である。
【０００７】
【作用】第１および第２の本発明によれば、印刷基板に
半導体ベアチップを実装した状態で該印刷基板にクリー
ム半田をスクリーン印刷することが出来る。
半導体ベアチップを実装した状態で該印刷基板にクリー
ム半田をスクリーン印刷することが出来る。
【０００８】
【実施例】以下に本発明を、その実施例を示す図面を用
いて説明する。尚、前記従来例のものに対応する部分に
ついては同一符号を付する。
いて説明する。尚、前記従来例のものに対応する部分に
ついては同一符号を付する。
【０００９】図１（ａ）は、本発明実施例の印刷基板１
を示す側断面図であり、図１（ｂ）は、本発明実施例の
印刷基板１に半導体ベアチップ２を実装して成る半導体
実装基板を示す側断面図である。
を示す側断面図であり、図１（ｂ）は、本発明実施例の
印刷基板１に半導体ベアチップ２を実装して成る半導体
実装基板を示す側断面図である。
【００１０】前記印刷基板１は、表面に回路パターン１
ｂが形成された下側積層基板部１ｄと、表面に回路パタ
ーン１ａが形成された上側積層基板部１ｃとを具備して
成り、前記上側積層基板部１ｃが前記下側積層基板部１
ｄの表面に接合されて成る積層基板である。又、該印刷
基板１には凹部１ｅが設けられており、該凹部１ｅは、
前記上側積層基板部１ｃを貫通すると共に、前記下側積
層基板部１ｄの表面、即ち、回路パターン１ｂの形成面
を底面とする有底穴である。
ｂが形成された下側積層基板部１ｄと、表面に回路パタ
ーン１ａが形成された上側積層基板部１ｃとを具備して
成り、前記上側積層基板部１ｃが前記下側積層基板部１
ｄの表面に接合されて成る積層基板である。又、該印刷
基板１には凹部１ｅが設けられており、該凹部１ｅは、
前記上側積層基板部１ｃを貫通すると共に、前記下側積
層基板部１ｄの表面、即ち、回路パターン１ｂの形成面
を底面とする有底穴である。
【００１１】前記半導体ベアチップ２は、前記凹部１ｅ
の底面である前記下側積層基板部１ｄの表面に、エポキ
シ樹脂によりダイボンディングされると共に、前記下側
積層基板部１ｄの表面の回路パターン１ｂに、複数の金
線４３，４３，…により電気接続される。そして、前記
凹部１ｅ内に、前記半導体ベアチップ２および金線４
３，４３，…が完全に被包するように低粘度状態の熱硬
化性の封止樹脂３が充填される。尚、前記印刷基板１に
実装された前記半導体ベアチップ２や前記金線４３，４
３，…が、前記凹部１ｅの深さを越えないようにする必
要がある。その後、該低粘度状態の封止樹脂３を熱硬化
させることにより、図１（ｂ）に示す如く半導体実装基
板が完成する。
の底面である前記下側積層基板部１ｄの表面に、エポキ
シ樹脂によりダイボンディングされると共に、前記下側
積層基板部１ｄの表面の回路パターン１ｂに、複数の金
線４３，４３，…により電気接続される。そして、前記
凹部１ｅ内に、前記半導体ベアチップ２および金線４
３，４３，…が完全に被包するように低粘度状態の熱硬
化性の封止樹脂３が充填される。尚、前記印刷基板１に
実装された前記半導体ベアチップ２や前記金線４３，４
３，…が、前記凹部１ｅの深さを越えないようにする必
要がある。その後、該低粘度状態の封止樹脂３を熱硬化
させることにより、図１（ｂ）に示す如く半導体実装基
板が完成する。
【００１２】上記構成の半導体実装基板においては、前
記上側積層基板部１ｃの表面の回路パターン１ａに、抵
抗チップや容量チップなどの複数の電子部品５，５，…
を実装するようになっているが、本実施例の印刷基板１
および該印刷基板１の使用して構成した半導体実装基板
は、前記電子部品５，５，…を実装する際に、前記上側
積層基板部１ｃの表面にクリーム半田をスクリーン印刷
することが出来る。即ち、図２に示すように、前記回路
パターン１ａの半田ランドの部分に合わせて孔パターン
４ａが形成された印刷スクリーン４を、前記上側積層基
板部１ｃの表面に当てがい、印刷スクリーン１ａの表側
全体にスキージ１２によりクリーム半田１１を塗り付け
るようにすると、前記孔パターン４ａを介して前記回路
パターン１ａの半田ランドの部分のみにクリーム半田が
付着するようになっている。
記上側積層基板部１ｃの表面の回路パターン１ａに、抵
抗チップや容量チップなどの複数の電子部品５，５，…
を実装するようになっているが、本実施例の印刷基板１
および該印刷基板１の使用して構成した半導体実装基板
は、前記電子部品５，５，…を実装する際に、前記上側
積層基板部１ｃの表面にクリーム半田をスクリーン印刷
することが出来る。即ち、図２に示すように、前記回路
パターン１ａの半田ランドの部分に合わせて孔パターン
４ａが形成された印刷スクリーン４を、前記上側積層基
板部１ｃの表面に当てがい、印刷スクリーン１ａの表側
全体にスキージ１２によりクリーム半田１１を塗り付け
るようにすると、前記孔パターン４ａを介して前記回路
パターン１ａの半田ランドの部分のみにクリーム半田が
付着するようになっている。
【００１３】図３は、複数の電子部品５，５，…を実装
した状態の半導体実装基板を示す側断面図（ａ）および
平面図（ｂ）である。
した状態の半導体実装基板を示す側断面図（ａ）および
平面図（ｂ）である。
【００１４】図４に示すように前述の従来例の場合、前
記印刷基板１０に低粘度状態の封止樹脂３を盛った後、
時間経過と共に該封止樹脂３が前記印刷基板１０の表面
に広がるので、その広がる分を考慮して図４（ｂ）に示
すように、前記封止樹脂３の周囲に幅Ｙの余裕領域Ｘを
設ける必要があり、該余裕領域Ｘ内には各種電子部品５
を実装することが不可能であった。ところが、図３に示
すように上記構成の半導体実装基板においては、前記印
刷基板１０の凹部１ｅに低粘度状態の封止樹脂３を充填
した後でも、該封止樹脂３が前記印刷基板１０の表面に
広がることはないので、前記従来例の如く封止樹脂３の
周囲に余裕領域Ｘを設ける必要が全くない。即ち、その
余裕領域Ｘの分だけ従来に比して電子部品５を実装する
ことが可能であり、一印刷基板１により多くの電子部品
５を実装することが出来る。
記印刷基板１０に低粘度状態の封止樹脂３を盛った後、
時間経過と共に該封止樹脂３が前記印刷基板１０の表面
に広がるので、その広がる分を考慮して図４（ｂ）に示
すように、前記封止樹脂３の周囲に幅Ｙの余裕領域Ｘを
設ける必要があり、該余裕領域Ｘ内には各種電子部品５
を実装することが不可能であった。ところが、図３に示
すように上記構成の半導体実装基板においては、前記印
刷基板１０の凹部１ｅに低粘度状態の封止樹脂３を充填
した後でも、該封止樹脂３が前記印刷基板１０の表面に
広がることはないので、前記従来例の如く封止樹脂３の
周囲に余裕領域Ｘを設ける必要が全くない。即ち、その
余裕領域Ｘの分だけ従来に比して電子部品５を実装する
ことが可能であり、一印刷基板１により多くの電子部品
５を実装することが出来る。
【００１５】
【発明の効果】以上の如く構成した第１及び第２の本発
明によれば、印刷基板に半導体ベアチップを実装した状
態で該印刷基板にクリーム半田をスクリーン印刷するこ
とが出来、前記回路基板へクリーム半田を塗布すること
が容易に出来る。
明によれば、印刷基板に半導体ベアチップを実装した状
態で該印刷基板にクリーム半田をスクリーン印刷するこ
とが出来、前記回路基板へクリーム半田を塗布すること
が容易に出来る。
【図１】本発明実施例の印刷基板１を示す側断面図
（ａ）および本発明実施例の半導体実装基板を示す側断
面図（ｂ）。
（ａ）および本発明実施例の半導体実装基板を示す側断
面図（ｂ）。
【図２】本発明実施例において印刷基板１にクリーム半
田を塗布する過程を示す図。
田を塗布する過程を示す図。
【図３】本発明実施例において印刷基板１に複数の電子
部品５，５，…を実装した状態を示す側断面図（ａ）お
よび平面図（ｂ）。
部品５，５，…を実装した状態を示す側断面図（ａ）お
よび平面図（ｂ）。
【図４】従来例の半導体実装基板を示す側面図（ａ）お
よび平面図（ｂ）。
よび平面図（ｂ）。
１ 印刷基板 １ａ 回路パターン １ｂ 回路パターン １ｃ 上側積層基板部 １ｄ 下側積層基板部 １ｅ 凹部 ２ 半導体ベアチップ ３ 封止樹脂 ４ 印刷スクリーン ５ 電子部品 １１ クリーム半田 ４３ 金線
Claims (2)
- 【請求項１】 表面に回路パターンが形成された下側積
層基板部と、該下側積層基板部の表面に接合され且つ表
面に回路パターンが形成された上側積層基板部と、を具
備して成り、前記上側積層基板部を貫通し且つ前記下側
積層基板部の表面をその底面とする凹部を設けて成る印
刷基板であって、 前記下側積層基板部の回路パターンに電気接続するよう
前記凹部の底面に半導体ベアチップを実装し、該半導体
ベアチップを被包するよう封止樹脂を前記凹部に充填す
るようにしたことを特徴とする印刷基板。 - 【請求項２】 表面に回路パターンが形成された下側積
層基板部と、該下側積層基板部の表面に接合され且つ表
面に回路パターンが形成された上側積層基板部と、を具
備して成り、前記上側積層基板部を貫通し且つ前記下側
積層基板部の表面をその底面とする凹部を設けて成る印
刷基板と、 前記下側積層基板部の回路パターンに電気接続するよう
前記凹部の底面に実装された半導体ベアチップと、 該半導体ベアチップを被包するよう前記凹部に充填され
た封止樹脂と、 を具備して成ることを特徴とする半導体実装基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134216A JPH06349969A (ja) | 1993-06-04 | 1993-06-04 | 印刷基板および半導体実装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134216A JPH06349969A (ja) | 1993-06-04 | 1993-06-04 | 印刷基板および半導体実装基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349969A true JPH06349969A (ja) | 1994-12-22 |
Family
ID=15123147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5134216A Pending JPH06349969A (ja) | 1993-06-04 | 1993-06-04 | 印刷基板および半導体実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349969A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094354A (en) * | 1996-12-03 | 2000-07-25 | Nec Corporation | Chip component mounting board, chip component mounting structure, and method of manufacturing chip component mounting board |
| WO2004032223A1 (ja) * | 2002-09-30 | 2004-04-15 | Renesas Technology Corp. | 半導体装置 |
-
1993
- 1993-06-04 JP JP5134216A patent/JPH06349969A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094354A (en) * | 1996-12-03 | 2000-07-25 | Nec Corporation | Chip component mounting board, chip component mounting structure, and method of manufacturing chip component mounting board |
| WO2004032223A1 (ja) * | 2002-09-30 | 2004-04-15 | Renesas Technology Corp. | 半導体装置 |
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