JPH06342880A - 静電放電保護装置および製造方法 - Google Patents
静電放電保護装置および製造方法Info
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- JPH06342880A JPH06342880A JP5127335A JP12733593A JPH06342880A JP H06342880 A JPH06342880 A JP H06342880A JP 5127335 A JP5127335 A JP 5127335A JP 12733593 A JP12733593 A JP 12733593A JP H06342880 A JPH06342880 A JP H06342880A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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-
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- H03K17/08126—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transitor switches
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Abstract
(57)【要約】
【目的】 少くとも１個のヘテロ接合トランジスタを含
む静電放電保護装置を提供する。 【構成】 静電放電保護回路は第１のターミナルコンタ
クト２０と、ＮＰＮヘテロ接合バイポーラトランジスタ
Ｑ２と、ＰＮＰバイポーラトランジスタＱ１と、ベース
−エミッター分路抵抗Ｒ２と、前記第１のターミナルコ
ンタクトに接続された前記ＰＮＰトランジスタのエミッ
ターと、前記ＮＰＮトランジスタのコレクタに接続され
た前記ＰＮＰトランジスタのベースと、前記ＮＰＮトラ
ンジスタのベースに接続された前記ＰＮＰトランジスタ
のコレクタと、第２のターミナルコンタクト２２に接続
された前記ＮＰＮトランジスタのエミッターにより構成
され、前記ベース−エミッター分路抵抗は前記トランジ
スタの前記ベースおよび前記ＮＰＮトランジスタのエミ
ッター間に接続されていて、半導体デバイスを４０００
Ｖを越える静電放電から保護する低容量デバイスが得ら
れる。
む静電放電保護装置を提供する。 【構成】 静電放電保護回路は第１のターミナルコンタ
クト２０と、ＮＰＮヘテロ接合バイポーラトランジスタ
Ｑ２と、ＰＮＰバイポーラトランジスタＱ１と、ベース
−エミッター分路抵抗Ｒ２と、前記第１のターミナルコ
ンタクトに接続された前記ＰＮＰトランジスタのエミッ
ターと、前記ＮＰＮトランジスタのコレクタに接続され
た前記ＰＮＰトランジスタのベースと、前記ＮＰＮトラ
ンジスタのベースに接続された前記ＰＮＰトランジスタ
のコレクタと、第２のターミナルコンタクト２２に接続
された前記ＮＰＮトランジスタのエミッターにより構成
され、前記ベース−エミッター分路抵抗は前記トランジ
スタの前記ベースおよび前記ＮＰＮトランジスタのエミ
ッター間に接続されていて、半導体デバイスを４０００
Ｖを越える静電放電から保護する低容量デバイスが得ら
れる。
Description
【０００１】
【産業上の利用分野】本発明は一般的に静電放電保護装
置に関する。
置に関する。
【０００２】
【従来の技術】発明の範囲を制限することなく、静電放
電保護装置に関して発明の背景の説明を行う。
電保護装置に関して発明の背景の説明を行う。
【０００３】従来この分野では半導体デバイスは静電放
電（ＥＳＤ）現象の影響を受け易いことが知られてい
る。最も良く知られたＥＳＤ事象は人体と大地間に生じ
るものである。４ＫＶの静電位は珍しくない。代表的に
放電は数１０ｎＳ間生じピーク電流は数１０Ａである。
この高電圧、高電流サージは電子部品の主要な脅威の典
型である。半導体デバイスをＥＳＤから保護する従来の
方法は代表的にＳｉクランプダイオード、ツェナーダイ
オード、およびシリコン制御整流器もしくはサイリスタ
を使用するものである。
電（ＥＳＤ）現象の影響を受け易いことが知られてい
る。最も良く知られたＥＳＤ事象は人体と大地間に生じ
るものである。４ＫＶの静電位は珍しくない。代表的に
放電は数１０ｎＳ間生じピーク電流は数１０Ａである。
この高電圧、高電流サージは電子部品の主要な脅威の典
型である。半導体デバイスをＥＳＤから保護する従来の
方法は代表的にＳｉクランプダイオード、ツェナーダイ
オード、およびシリコン制御整流器もしくはサイリスタ
を使用するものである。
【０００４】
【発明が解決しようとする課題】ＧａＡｓ集積回路にＥ
ＳＤ保護を行う場合前記解決方法には著しい制約があ
る。さらに個別Ｓｉ保護装置を無線周波（ＲＦ）応用に
使用すると、前記Ｓｉデバイスは比較的容量が高くかつ
スイッチング速度が遅いため回路性能が低下する。
ＳＤ保護を行う場合前記解決方法には著しい制約があ
る。さらに個別Ｓｉ保護装置を無線周波（ＲＦ）応用に
使用すると、前記Ｓｉデバイスは比較的容量が高くかつ
スイッチング速度が遅いため回路性能が低下する。
【０００５】したがって、半導体産業においてモノリシ
ックＧａＡｓ集積回路に集積することができる低容量高
速デバイスおよび、特に無線（ＲＦ）応用における、個
別保護装置に対するニーズがある。
ックＧａＡｓ集積回路に集積することができる低容量高
速デバイスおよび、特に無線（ＲＦ）応用における、個
別保護装置に対するニーズがある。
【０００６】ＧａＡｓ ＥＳＤ保護装置に対するニーズ
が存在することも認識されている。特に、この装置は低
容量、高スイッチング速度の特性を有し好ましくはＧａ
Ａｓモノリシック集積回路との集積性を有することが望
ましい。エピタキシャル材成長が必要であるため、ヘテ
ロ接合デバイスは一般的に非常に高価なデバイスと考え
られ高性能応用でしか是認されなかったが、このような
デバイスはＥＳＤ応用において非常に小さな回路を実現
することができ小型化により妥当な価格の回路が提供さ
れることが判っている。
が存在することも認識されている。特に、この装置は低
容量、高スイッチング速度の特性を有し好ましくはＧａ
Ａｓモノリシック集積回路との集積性を有することが望
ましい。エピタキシャル材成長が必要であるため、ヘテ
ロ接合デバイスは一般的に非常に高価なデバイスと考え
られ高性能応用でしか是認されなかったが、このような
デバイスはＥＳＤ応用において非常に小さな回路を実現
することができ小型化により妥当な価格の回路が提供さ
れることが判っている。
【０００７】
【課題を解決するための手段】一般的に、本発明の一形
式において、少くとも１個のヘテロ接合バイポーラトラ
ンジスタを具備するＥＳＤ保護回路が開示される。
式において、少くとも１個のヘテロ接合バイポーラトラ
ンジスタを具備するＥＳＤ保護回路が開示される。
【０００８】これは明らかにＧａＡｓ材系で製造される
最初のＥＳＤ保護装置である。また、明らかにＥＳＤ保
護回路にヘテロ接合バイポーラトランジスタを使用する
最初の例でもある。本発明の利点はその容量が匹敵する
シリコン制御整流器よりも低いオーダーでありそのスイ
ッチング速度は遙かに速いことである。さらに、ＧａＡ
ｓモノリシック集積回路上に容易に集積することができ
る。さらに、このような構成により４０００Ｖを越すＥ
ＳＤ保護も実証された。
最初のＥＳＤ保護装置である。また、明らかにＥＳＤ保
護回路にヘテロ接合バイポーラトランジスタを使用する
最初の例でもある。本発明の利点はその容量が匹敵する
シリコン制御整流器よりも低いオーダーでありそのスイ
ッチング速度は遙かに速いことである。さらに、ＧａＡ
ｓモノリシック集積回路上に容易に集積することができ
る。さらに、このような構成により４０００Ｖを越すＥ
ＳＤ保護も実証された。
【０００９】
【実施例】最初の実施例の回路図を図１に示す。回路は
双方向ＧａＡｓ半導体制御整流器（ＳＣＲ）として機能
する。それは２つのＳＣＲ小回路により構成され、一方
はＱ１，Ｑ２およびＲ２の組合せからなり他方はＱ３，
Ｑ４およびＲ４要素からなっている。Ｑ１，Ｑ２および
Ｒ２小回路は正のＥＳＤ過渡電圧に対する保護を行い、
Ｑ３，Ｑ４およびＲ４小回路は負のＥＳＤ過渡電圧に対
する保護を行う。図１に示すように組み合せると、双方
向（すなわち、正もしくは負の）ＥＳＤ保護装置が形成
される。本発明の重要な特徴はその双方向性が静電放電
事象に対する保護能力に適用されるだけでなく、ＢＶ
CER すなわちターンオン電圧に達する前にいずれかの極
性の電圧が±１５−２５Ｖまで揺動してもよいことであ
る。これは、負の過渡電圧に対しては通常ダイオードに
より“クランプ”される従来のＥＳＤ保護方法とは対照
的である。代表的な従来技術のダイオードクランプＳＣ
Ｒの回路図を図３に示す。図４の代表的な従来技術の装
置のＩ−Ｖ曲線を参照すると、ターンオンするまでに１
２〜２０Ｖの順方向電圧に耐えられるが、負電圧に対し
てはデバイスは１ダイオード電圧降下だけでターンオン
することが判る。正常動作時に線電圧は大地電圧よりも
低くなることがないため、従来技術の解決方法はＤＣ信
号線の保護に対しては適切である。しかしながら、ＲＦ
信号線に対しては、装置はＲＦ波形の正負の等しい電圧
揺動を考慮しなければならない（両極性に対するデバイ
スのローディングは等しいものとする）。前記したよう
に、最初の実施例ではターンオン状態に達する前におよ
そ±１５−２５Ｖの電圧揺動が考慮される。本実施例は
ＤＣもしくはＲＦ信号線すなわち導体のＥＳＤ保護とし
て使用することができる。代表的に、それには例えばＲ
ＦもしくはＤＣ信号線に接続された一方のノード２０お
よび接地線に接続された他方のノード２２が設けられ
る。実施例はサイズが非常に小さく（およそ１００μｍ
平方）かつヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）、ヘテロ接合電界効果型トランジスタ（ＨＦＥＴ）
および金属半導体電界効果型トランジスタ（ＭＥＳＦＥ
Ｔ）等のデバイスを製造するのに使用されるエピタキシ
ャル構造からデバイスを形成することが容易であるため
モノリシック集積回路に集積するのに特に適している。
双方向ＧａＡｓ半導体制御整流器（ＳＣＲ）として機能
する。それは２つのＳＣＲ小回路により構成され、一方
はＱ１，Ｑ２およびＲ２の組合せからなり他方はＱ３，
Ｑ４およびＲ４要素からなっている。Ｑ１，Ｑ２および
Ｒ２小回路は正のＥＳＤ過渡電圧に対する保護を行い、
Ｑ３，Ｑ４およびＲ４小回路は負のＥＳＤ過渡電圧に対
する保護を行う。図１に示すように組み合せると、双方
向（すなわち、正もしくは負の）ＥＳＤ保護装置が形成
される。本発明の重要な特徴はその双方向性が静電放電
事象に対する保護能力に適用されるだけでなく、ＢＶ
CER すなわちターンオン電圧に達する前にいずれかの極
性の電圧が±１５−２５Ｖまで揺動してもよいことであ
る。これは、負の過渡電圧に対しては通常ダイオードに
より“クランプ”される従来のＥＳＤ保護方法とは対照
的である。代表的な従来技術のダイオードクランプＳＣ
Ｒの回路図を図３に示す。図４の代表的な従来技術の装
置のＩ−Ｖ曲線を参照すると、ターンオンするまでに１
２〜２０Ｖの順方向電圧に耐えられるが、負電圧に対し
てはデバイスは１ダイオード電圧降下だけでターンオン
することが判る。正常動作時に線電圧は大地電圧よりも
低くなることがないため、従来技術の解決方法はＤＣ信
号線の保護に対しては適切である。しかしながら、ＲＦ
信号線に対しては、装置はＲＦ波形の正負の等しい電圧
揺動を考慮しなければならない（両極性に対するデバイ
スのローディングは等しいものとする）。前記したよう
に、最初の実施例ではターンオン状態に達する前におよ
そ±１５−２５Ｖの電圧揺動が考慮される。本実施例は
ＤＣもしくはＲＦ信号線すなわち導体のＥＳＤ保護とし
て使用することができる。代表的に、それには例えばＲ
ＦもしくはＤＣ信号線に接続された一方のノード２０お
よび接地線に接続された他方のノード２２が設けられ
る。実施例はサイズが非常に小さく（およそ１００μｍ
平方）かつヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）、ヘテロ接合電界効果型トランジスタ（ＨＦＥＴ）
および金属半導体電界効果型トランジスタ（ＭＥＳＦＥ
Ｔ）等のデバイスを製造するのに使用されるエピタキシ
ャル構造からデバイスを形成することが容易であるため
モノリシック集積回路に集積するのに特に適している。
【００１０】第２の実施例において、第１の実施例にお
ける順方向電圧に対して観察された高電圧“スナップバ
ック”特性を維持しながら従来技術の解決方法における
負の低ターンオン電圧が得られる。これは図５の回路図
に示す付加抵抗Ｒ１により達成される。付加抵抗Ｒ１に
より最初の実施例における双方向ＥＳＤ保護特性が維持
されるが、被保護回路の動作は大地よりも１ダイオード
電圧降下だけ低い電圧とおよそ＋１５−２５Ｖの電圧と
の間に限定される。これは負の過渡電圧を制限すること
が重要となるＤＣ制御線の重要な特徴となる。
ける順方向電圧に対して観察された高電圧“スナップバ
ック”特性を維持しながら従来技術の解決方法における
負の低ターンオン電圧が得られる。これは図５の回路図
に示す付加抵抗Ｒ１により達成される。付加抵抗Ｒ１に
より最初の実施例における双方向ＥＳＤ保護特性が維持
されるが、被保護回路の動作は大地よりも１ダイオード
電圧降下だけ低い電圧とおよそ＋１５−２５Ｖの電圧と
の間に限定される。これは負の過渡電圧を制限すること
が重要となるＤＣ制御線の重要な特徴となる。
【００１１】第２の実施例が従来技術の解決方法と異な
る点はデバイスの順方向Ｉ−Ｖ特性で明白なＳＣＲ状ア
クションが負のＩ−Ｖ特性に対しても生じることであ
る。負電圧状態における回路機能を図５の第２の実施例
の回路図を参照して説明を行い、その関連するＩ−Ｖ特
性を図６に示す。回路はおよそ０．６Ｖよりも小さい負
の電圧振幅揺動に対して影響を及ぼさない。しかしなが
ら、およそ０．６Ｖでは、トランジスタＱ３のエミッタ
ーベース接合“ダイオード”がターンオンしＱ３のエミ
ッターベース接合および抵抗Ｒ１を介して電流が確立さ
れる。次に、Ｒ１を流れる電流がトランジスタＱ４のタ
ーンオン電圧を越える電圧をＲ１の両端間に生じるのに
充分な値となるまでＩ−Ｖ曲線は従来技術のＩ−Ｖ特性
で見られるのと同様な抵抗勾配を採る。この点において
電流はＲ１〜Ｑ４周りで分路されて回路はその正規ＳＣ
Ｒ状動作へ戻り、低電圧で高電流を処理ししたがって高
い過渡エネルギーを消散できるという従来技術の解決方
法に較べた場合の利点が得られる。
る点はデバイスの順方向Ｉ−Ｖ特性で明白なＳＣＲ状ア
クションが負のＩ−Ｖ特性に対しても生じることであ
る。負電圧状態における回路機能を図５の第２の実施例
の回路図を参照して説明を行い、その関連するＩ−Ｖ特
性を図６に示す。回路はおよそ０．６Ｖよりも小さい負
の電圧振幅揺動に対して影響を及ぼさない。しかしなが
ら、およそ０．６Ｖでは、トランジスタＱ３のエミッタ
ーベース接合“ダイオード”がターンオンしＱ３のエミ
ッターベース接合および抵抗Ｒ１を介して電流が確立さ
れる。次に、Ｒ１を流れる電流がトランジスタＱ４のタ
ーンオン電圧を越える電圧をＲ１の両端間に生じるのに
充分な値となるまでＩ−Ｖ曲線は従来技術のＩ−Ｖ特性
で見られるのと同様な抵抗勾配を採る。この点において
電流はＲ１〜Ｑ４周りで分路されて回路はその正規ＳＣ
Ｒ状動作へ戻り、低電圧で高電流を処理ししたがって高
い過渡エネルギーを消散できるという従来技術の解決方
法に較べた場合の利点が得られる。
【００１２】Ｒ１の値により従来技術“ダイオード”の
Ｉ−Ｖ特性から第２の実施例のＳＣＲ状“スナップバッ
ク”Ｉ−Ｖ特性への遷移点に対するＩ−Ｖ特性が設定さ
れる。
Ｉ−Ｖ特性から第２の実施例のＳＣＲ状“スナップバッ
ク”Ｉ−Ｖ特性への遷移点に対するＩ−Ｖ特性が設定さ
れる。
【００１３】実施例の装置を構成するエピタキシャル材
構造を図７に示す。基板５０はおよそ６２５μｍ厚の半
絶縁ＧａＡｓである。例えばおよそ１．５×１０18ｃｍ
-3の濃度でＳｉドープされたｎ型ＧａＡｓサブコレクタ
層５２が次におよそ１．０μｍの厚さに堆積される。次
に、例えばおよそ８．０×１０15ｃｍ-3の濃度でＳｉド
ープされたＧａＡｓのｎ型コレクタ層５４がおよそ０．
６５μｍの厚さに堆積される。次に、例えばおよそ１．
５×１０19ｃｍ-3の濃度でＣドープされたｐ型ＧａＡｓ
ベース層５６がおよそ０．０９μｍの厚さに堆積され
る。例えばおよそ５×１０17ｃｍ-3の濃度でＳｉドープ
されたエミッタ層５８、Ａｌx Ｇａ1-x Ａｓ，ｘ＝０．
３０、がおよそ０．１μｍの厚さに堆積される。グレー
デッド層６０では、Ａｌモル比はおよそ０．０５μｍの
層厚内でエミッタ層５８の頂縁における３０％から０％
まで低減される。ドーピングはエミッタ層５８の場合と
同様である。グレーデッド層５８の頂部にはバッファ層
６２が堆積され、それはＧａＡｓにより構成され例えば
およそ４×１０18ｃｍ-3の濃度でＳｉドープされてい
る。バッファ層６２の厚さはおよそ０．１５μｍであ
る。次の層はバッファ層６２とエミッタコンタクト層６
６間の遷移として作用する。グレーデッド層６４ではＩ
ｎモル比はおよそ０．０４μｍの厚さにわたってバッフ
ァ層６２の頂縁における０％から５０％まで傾斜してい
る。グレーデッド層６４は例えばおよそ１×１０19ｃｍ
-3の濃度でＳｉドープされる。最初に、例えばおよそ１
×１０19ｃｍ -3の濃度でＳｉドープされたＩｎx Ｇａ
1-x Ａｓ，ｘ＝０．５０、のエミッタコンタクト層６６
がおよそ０．０４μｍの厚さに堆積される。明確にする
ために、残りの工程説明を通じて図７のエピタキシャル
材構造は図８ａに示すような簡単化された形状で示す。
図８ａにおいて、層５８，６０，６２，６４，６６は一
層６８で示されている。
構造を図７に示す。基板５０はおよそ６２５μｍ厚の半
絶縁ＧａＡｓである。例えばおよそ１．５×１０18ｃｍ
-3の濃度でＳｉドープされたｎ型ＧａＡｓサブコレクタ
層５２が次におよそ１．０μｍの厚さに堆積される。次
に、例えばおよそ８．０×１０15ｃｍ-3の濃度でＳｉド
ープされたＧａＡｓのｎ型コレクタ層５４がおよそ０．
６５μｍの厚さに堆積される。次に、例えばおよそ１．
５×１０19ｃｍ-3の濃度でＣドープされたｐ型ＧａＡｓ
ベース層５６がおよそ０．０９μｍの厚さに堆積され
る。例えばおよそ５×１０17ｃｍ-3の濃度でＳｉドープ
されたエミッタ層５８、Ａｌx Ｇａ1-x Ａｓ，ｘ＝０．
３０、がおよそ０．１μｍの厚さに堆積される。グレー
デッド層６０では、Ａｌモル比はおよそ０．０５μｍの
層厚内でエミッタ層５８の頂縁における３０％から０％
まで低減される。ドーピングはエミッタ層５８の場合と
同様である。グレーデッド層５８の頂部にはバッファ層
６２が堆積され、それはＧａＡｓにより構成され例えば
およそ４×１０18ｃｍ-3の濃度でＳｉドープされてい
る。バッファ層６２の厚さはおよそ０．１５μｍであ
る。次の層はバッファ層６２とエミッタコンタクト層６
６間の遷移として作用する。グレーデッド層６４ではＩ
ｎモル比はおよそ０．０４μｍの厚さにわたってバッフ
ァ層６２の頂縁における０％から５０％まで傾斜してい
る。グレーデッド層６４は例えばおよそ１×１０19ｃｍ
-3の濃度でＳｉドープされる。最初に、例えばおよそ１
×１０19ｃｍ -3の濃度でＳｉドープされたＩｎx Ｇａ
1-x Ａｓ，ｘ＝０．５０、のエミッタコンタクト層６６
がおよそ０．０４μｍの厚さに堆積される。明確にする
ために、残りの工程説明を通じて図７のエピタキシャル
材構造は図８ａに示すような簡単化された形状で示す。
図８ａにおいて、層５８，６０，６２，６４，６６は一
層６８で示されている。
【００１４】第１の実施例デバイスの製造方法は次のよ
うである。パターン化されたホトレジストを蒸着および
リフトオフ工程で使用して活性デバイス領域を画定する
領域におよそ４．０μｍのＡｕ７０が堆積される。Ａｕ
は半導体ウェーハ上の活性領域を絶縁するように作用す
るおよそ５ＭｅＶＯ2 打込みのためのマスクとして作用
する。こうして得られる構造を図８ｂに示し、絶縁領域
７２には陰影が付けられている。
うである。パターン化されたホトレジストを蒸着および
リフトオフ工程で使用して活性デバイス領域を画定する
領域におよそ４．０μｍのＡｕ７０が堆積される。Ａｕ
は半導体ウェーハ上の活性領域を絶縁するように作用す
るおよそ５ＭｅＶＯ2 打込みのためのマスクとして作用
する。こうして得られる構造を図８ｂに示し、絶縁領域
７２には陰影が付けられている。
【００１５】Ａｕマスク７０を除去しておよそ１０００
Å厚のＷＳｉ層７４が堆積される。ホトレジストが堆積
されパターン化され、それぞれ４００，４００および２
０００Å厚のＴｉ／Ｐｔ／Ａｕの蒸着およびリフトオフ
を行って図８ｃに示すようなエミッターメタライゼーシ
ョン７６が画定される。
Å厚のＷＳｉ層７４が堆積される。ホトレジストが堆積
されパターン化され、それぞれ４００，４００および２
０００Å厚のＴｉ／Ｐｔ／Ａｕの蒸着およびリフトオフ
を行って図８ｃに示すようなエミッターメタライゼーシ
ョン７６が画定される。
【００１６】次に、エミッター層６８を４ステップでエ
ッチングしてエミッターメタライゼーション７６の下に
エミッターメサを形成する。最初に、ＣＦ4 ／Ｏ2 をエ
ッチャントとして使用する反応性イオンエッチング（Ｒ
ＩＥ）技術によりＷＳｉ層７４が除去される。次に、Ｈ
2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ（体積比１：８：１６０）
溶液を使用してＩｎＧａＡｓ層６２，６４が除去され
る。次に、（ＣＣｌ4 をエッチャントとして）ＲＩＥに
よりＧａＡｓバッファ層６６がエッチングされるが、エ
ッチングはＡｌＧａＡｓ層６０，６８で停止される。次
に、（ＢＣｌ3 をエッチャントとして）ＲＩＥにより層
６０，５８がエッチングされＰ＋ベース層５６が露呈さ
れる。こうして得られる構造を図８ｄに示す。
ッチングしてエミッターメタライゼーション７６の下に
エミッターメサを形成する。最初に、ＣＦ4 ／Ｏ2 をエ
ッチャントとして使用する反応性イオンエッチング（Ｒ
ＩＥ）技術によりＷＳｉ層７４が除去される。次に、Ｈ
2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ（体積比１：８：１６０）
溶液を使用してＩｎＧａＡｓ層６２，６４が除去され
る。次に、（ＣＣｌ4 をエッチャントとして）ＲＩＥに
よりＧａＡｓバッファ層６６がエッチングされるが、エ
ッチングはＡｌＧａＡｓ層６０，６８で停止される。次
に、（ＢＣｌ3 をエッチャントとして）ＲＩＥにより層
６０，５８がエッチングされＰ＋ベース層５６が露呈さ
れる。こうして得られる構造を図８ｄに示す。
【００１７】それぞれ５００，１５０および２０００Å
厚のＴｉ／Ｐｔ／Ａｕの蒸着およびリフトオフによりベ
ースメタライゼーション７８が堆積される。こうして得
られる構造を図８ｅに示す。ホトレジストをパターン化
し次に（ＢＣｌ3 をエッチャントとして）ＲＩＥにより
Ｐ＋ベース層５６を除去することによりベースメサが形
成される。これにより、図８ｆに示すようにｎ−コレク
タ層５４が露呈される。
厚のＴｉ／Ｐｔ／Ａｕの蒸着およびリフトオフによりベ
ースメタライゼーション７８が堆積される。こうして得
られる構造を図８ｅに示す。ホトレジストをパターン化
し次に（ＢＣｌ3 をエッチャントとして）ＲＩＥにより
Ｐ＋ベース層５６を除去することによりベースメサが形
成される。これにより、図８ｆに示すようにｎ−コレク
タ層５４が露呈される。
【００１８】第１の実施例の回路を形成するには、図９
に示すようなベースおよびエミッターメサの交番パター
ンが必要である。図９は明確にするためにメタライゼー
ションを全て除去した第１の実施例の回路の投影図であ
る。図９に示す中央列メサの断面図を図１０に示す。図
１０を図８ｆと比較すればデバイスの交番メサ構造が良
く判る。回路の外部コンタクトはＡｕボンドパッド２
０，２２により提供するか、もしくは第１の実施例回路
を含む集積回路の一部として組み込まれている信号すな
わちＤＣ線に直接コンタクトすることができる。エミッ
タおよびベースメタライゼーションとのコンタクトは標
準Ａｕエアブリッジ工程を使用して行われる。明確にす
るためにエミッターおよびベースメタライゼーションを
図示せぬエアブリッジおよびボンドパッドを有する構造
を図１１に示し、これは図１に示す実施例の回路図に対
応している。要素の番号が図１と同じである図１１の平
面図を図１２に示し基板上のトランジスタおよび抵抗の
配置と分布を示している。図１２からお判りのように、
エミッターメサ構造から垂直にＮＰＮトランジスタが形
成される。これらのトランジスタには広禁制帯エミッタ
ー層５８が組み込まれているため、真のヘテロ接合トラ
ンジスタとなる。しかしながら、ＰＮＰトランジスタ
（Ｑ１およびＱ３）は図１２に示すように隣接ベースメ
サ間に横方向に形成される。Ｐ＋層５６の固有抵抗によ
りベース−エミッタ分路抵抗Ｒ２，Ｒ４が生じる。実施
例ではＲ２はおよそ２５０Ωであり、Ｒ４は１２５Ωで
ある。Ｒ２およびＲ４の値によりデバイスの初期破壊が
生じる点が設定される。Ｒ２およびＲ４を無視すると実
施例のデバイスよりも低い電圧で破壊が生じる。
に示すようなベースおよびエミッターメサの交番パター
ンが必要である。図９は明確にするためにメタライゼー
ションを全て除去した第１の実施例の回路の投影図であ
る。図９に示す中央列メサの断面図を図１０に示す。図
１０を図８ｆと比較すればデバイスの交番メサ構造が良
く判る。回路の外部コンタクトはＡｕボンドパッド２
０，２２により提供するか、もしくは第１の実施例回路
を含む集積回路の一部として組み込まれている信号すな
わちＤＣ線に直接コンタクトすることができる。エミッ
タおよびベースメタライゼーションとのコンタクトは標
準Ａｕエアブリッジ工程を使用して行われる。明確にす
るためにエミッターおよびベースメタライゼーションを
図示せぬエアブリッジおよびボンドパッドを有する構造
を図１１に示し、これは図１に示す実施例の回路図に対
応している。要素の番号が図１と同じである図１１の平
面図を図１２に示し基板上のトランジスタおよび抵抗の
配置と分布を示している。図１２からお判りのように、
エミッターメサ構造から垂直にＮＰＮトランジスタが形
成される。これらのトランジスタには広禁制帯エミッタ
ー層５８が組み込まれているため、真のヘテロ接合トラ
ンジスタとなる。しかしながら、ＰＮＰトランジスタ
（Ｑ１およびＱ３）は図１２に示すように隣接ベースメ
サ間に横方向に形成される。Ｐ＋層５６の固有抵抗によ
りベース−エミッタ分路抵抗Ｒ２，Ｒ４が生じる。実施
例ではＲ２はおよそ２５０Ωであり、Ｒ４は１２５Ωで
ある。Ｒ２およびＲ４の値によりデバイスの初期破壊が
生じる点が設定される。Ｒ２およびＲ４を無視すると実
施例のデバイスよりも低い電圧で破壊が生じる。
【００１９】第２の実施例デバイスの抵抗Ｒ１は第１の
実施例のレイアウトに容易に加えることができ、それを
図１３に示す。Ｑ４の共通コレクタおよびＱ３のベース
（層５４）からボンドパッド２０のメタライゼーション
への接続が必要である。コレクタ層５４は低濃度にドー
プ（８．０×１０15原子／ｃｍ3 ）されているため、抵
抗率は非常に高い。バルク層抵抗による抵抗値はサイ
ズ、コンタクト数およびコレクタ層コンタクトとＰ＋イ
ンジェクタＩ３間の離隔距離によって２００〜１０００
０Ωの範囲となる。コレクタ層コンタクトは前記方法に
よらず第２のボンドパッド２２へ続くエアブリッジに配
置することもできる。
実施例のレイアウトに容易に加えることができ、それを
図１３に示す。Ｑ４の共通コレクタおよびＱ３のベース
（層５４）からボンドパッド２０のメタライゼーション
への接続が必要である。コレクタ層５４は低濃度にドー
プ（８．０×１０15原子／ｃｍ3 ）されているため、抵
抗率は非常に高い。バルク層抵抗による抵抗値はサイ
ズ、コンタクト数およびコレクタ層コンタクトとＰ＋イ
ンジェクタＩ３間の離隔距離によって２００〜１０００
０Ωの範囲となる。コレクタ層コンタクトは前記方法に
よらず第２のボンドパッド２２へ続くエアブリッジに配
置することもできる。
【００２０】標準ＳＣＲの場合（この場合Ｑ１およびＱ
２もしくはＱ３およびＱ４である）ＳＣＲを構成する２
個のトランジスタの合成利得が１である必要があるた
め、実施例のデバイスは従来のＳＣＲのようには機能し
ないという指摘がある（例えば、Ｓ．Ｍ．Ｓｚｅ，Ｐｈ
ｙｓｉｅｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅ
ｖｉｃｅ，第２編、第４章、参照）。しかしながら、こ
の場合、ＮＰＮトランジスタ（Ｑ２およびＱ４）に較べ
てＰＮＰトランジスタ（Ｑ１およびＱ３）が比較的非効
率的であるため、従来の方法で単位利得条件を満すこと
ができない。図２を参照すれば、図４に示す従来技術Ｓ
ｉデバイスの全“スナップバック”電流−電圧特性の替
りに、実施例のデバイスの電流−電圧特性は２段階“ス
ナップバック”現象を示すことが判る。前記ＰＮＰトラ
ンジスタの低利得により、ＳＣＲ作用のトリップおよび
保持電流は従来技術のＳＣＲよりも遙かに大きくなる。
デバイスを流れる電流が増大すると、ｎ−コレクタ層５
４の導電率変調によりＰＮＰトランジスタの機能は高電
流においてさらにスナックバックを生成するように修正
される。これは、恐らくＰＮＰの電気的ベース幅が短縮
されて特定の電圧および電流において単位利得条件を充
分満すまでＰＮＰの利得が増大するために生じるものと
思われる。これは驚くべき結果であり横型ＰＮＰトラン
ジスタを使用した従来技術の静電放電デバイスが無い理
由を恐らく説明するものである（横型ＰＮＰトランジス
タは縦型ＮＰＮ処理とコンパチブルであるが、一般的に
は利得が低過ぎて縦型ＮＰＮトランジスタと一緒に使用
する時に単位利得積が得られない）。
２もしくはＱ３およびＱ４である）ＳＣＲを構成する２
個のトランジスタの合成利得が１である必要があるた
め、実施例のデバイスは従来のＳＣＲのようには機能し
ないという指摘がある（例えば、Ｓ．Ｍ．Ｓｚｅ，Ｐｈ
ｙｓｉｅｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅ
ｖｉｃｅ，第２編、第４章、参照）。しかしながら、こ
の場合、ＮＰＮトランジスタ（Ｑ２およびＱ４）に較べ
てＰＮＰトランジスタ（Ｑ１およびＱ３）が比較的非効
率的であるため、従来の方法で単位利得条件を満すこと
ができない。図２を参照すれば、図４に示す従来技術Ｓ
ｉデバイスの全“スナップバック”電流−電圧特性の替
りに、実施例のデバイスの電流−電圧特性は２段階“ス
ナップバック”現象を示すことが判る。前記ＰＮＰトラ
ンジスタの低利得により、ＳＣＲ作用のトリップおよび
保持電流は従来技術のＳＣＲよりも遙かに大きくなる。
デバイスを流れる電流が増大すると、ｎ−コレクタ層５
４の導電率変調によりＰＮＰトランジスタの機能は高電
流においてさらにスナックバックを生成するように修正
される。これは、恐らくＰＮＰの電気的ベース幅が短縮
されて特定の電圧および電流において単位利得条件を充
分満すまでＰＮＰの利得が増大するために生じるものと
思われる。これは驚くべき結果であり横型ＰＮＰトラン
ジスタを使用した従来技術の静電放電デバイスが無い理
由を恐らく説明するものである（横型ＰＮＰトランジス
タは縦型ＮＰＮ処理とコンパチブルであるが、一般的に
は利得が低過ぎて縦型ＮＰＮトランジスタと一緒に使用
する時に単位利得積が得られない）。
【００２１】各ＳＣＲ内でエネルギ分布を助けるのに抵
抗バラスト技術が使用される。これは、Ｐ＋インジェク
タコンタクトとＰ＋メサのエッジ間の間隔だけでなくエ
ミッターメサとＰ＋ベースメサのエッジ間間隔を制御す
ることによって行われる。この特定設計では、両方のス
ペーシングに４μｍ間隔が使用されたが、５μｍからお
よそ１μｍの範囲の間隔を使用することができる。これ
により、インジェクタと直列およびＰＮＰのコレクタも
しくはＮＰＮのベースと直列に抵抗が付加される。これ
らのバラスト抵抗は図１４の寄生分布抵抗Ｒ５〜Ｒ１６
により表わされる。これらの抵抗は保護装置が耐えられ
る最大ピークエネルギを設定するのに重要である。構造
のいかなる領域もしくはコーナーにおいても不均衡な量
の総電流を取り込むことができないことが重要となる。
例えば、欠陥等により局所において電流が増大すると、
半導体“抵抗”の抵抗加熱により欠陥領域においてその
抵抗値が増大し、全構造周りの低抵抗経路へ電流が再分
布される。図１４からバラスト抵抗はインジェクタＩ
１，Ｉ３だけでなくＱ２，Ｑ４のエミッター周辺に沿っ
ても分布されることが判る。これらの抵抗を図１５に略
示する。
抗バラスト技術が使用される。これは、Ｐ＋インジェク
タコンタクトとＰ＋メサのエッジ間の間隔だけでなくエ
ミッターメサとＰ＋ベースメサのエッジ間間隔を制御す
ることによって行われる。この特定設計では、両方のス
ペーシングに４μｍ間隔が使用されたが、５μｍからお
よそ１μｍの範囲の間隔を使用することができる。これ
により、インジェクタと直列およびＰＮＰのコレクタも
しくはＮＰＮのベースと直列に抵抗が付加される。これ
らのバラスト抵抗は図１４の寄生分布抵抗Ｒ５〜Ｒ１６
により表わされる。これらの抵抗は保護装置が耐えられ
る最大ピークエネルギを設定するのに重要である。構造
のいかなる領域もしくはコーナーにおいても不均衡な量
の総電流を取り込むことができないことが重要となる。
例えば、欠陥等により局所において電流が増大すると、
半導体“抵抗”の抵抗加熱により欠陥領域においてその
抵抗値が増大し、全構造周りの低抵抗経路へ電流が再分
布される。図１４からバラスト抵抗はインジェクタＩ
１，Ｉ３だけでなくＱ２，Ｑ４のエミッター周辺に沿っ
ても分布されることが判る。これらの抵抗を図１５に略
示する。
【００２２】第３の実施例のデバイスは第１もしくは第
２の実施例の装置を２個積み重ねた、すなわち直列に連
結したものである。２個の直列接続された第１もしくは
第２の実施例のデバイスを信号すなわちＤＣ線と大地間
に配置すると、所与のＥＳＤエネルギーレベルに対する
電圧能力を２倍にすることができる。さらに、スタック
のターンオン電圧が被保護デバイスの破壊電圧を越える
まで第１もしくは第２の実施例のデバイスを継続的に積
み重ねることができる。これにより、被保護デバイスに
過剰応力を加えることなくデバイスの入力で大きく電圧
を揺動させることができる。
２の実施例の装置を２個積み重ねた、すなわち直列に連
結したものである。２個の直列接続された第１もしくは
第２の実施例のデバイスを信号すなわちＤＣ線と大地間
に配置すると、所与のＥＳＤエネルギーレベルに対する
電圧能力を２倍にすることができる。さらに、スタック
のターンオン電圧が被保護デバイスの破壊電圧を越える
まで第１もしくは第２の実施例のデバイスを継続的に積
み重ねることができる。これにより、被保護デバイスに
過剰応力を加えることなくデバイスの入力で大きく電圧
を揺動させることができる。
【００２３】２，３の実施例について詳細説明を行って
きた。特許請求の範囲内で前記したものとは異なる実施
例も考えられる。
きた。特許請求の範囲内で前記したものとは異なる実施
例も考えられる。
【００２４】内外接続はオーミック、キャパシティブ、
直接もしくは間接、介在回路を介したものその他とする
ことができる。光もしくは他の技術に基いた形式や実施
例だけでなく、ガリウム砒素および他の電子材料族の個
別部品もしくは完全集積回路として実現することも考え
られる。
直接もしくは間接、介在回路を介したものその他とする
ことができる。光もしくは他の技術に基いた形式や実施
例だけでなく、ガリウム砒素および他の電子材料族の個
別部品もしくは完全集積回路として実現することも考え
られる。
【００２５】実施例について本発明を説明してきたが、
本発明は制約的意味合いを有するものではない。同業者
ならば本発明を参照すれば他の実施例だけでなく実施例
のさまざまな修正および組み合せが自明と思われる。こ
のような修正や実施例は全て特許請求の範囲に入るもの
とする。
本発明は制約的意味合いを有するものではない。同業者
ならば本発明を参照すれば他の実施例だけでなく実施例
のさまざまな修正および組み合せが自明と思われる。こ
のような修正や実施例は全て特許請求の範囲に入るもの
とする。
【００２６】以上の説明に関して更に以下の項を開示す
る。 （１）少くとも１個のヘテロ接合バイポーラトランジス
タを具備する静電放電保護回路。 （２）第（１）項記載の静電放電保護回路において、前
記ヘテロ接合バイポーラトランジスタはＧａＡｓベース
およびコレクタ層とＡｌＧａＡｓエミッター層からな
る、静電放電保護回路。
る。 （１）少くとも１個のヘテロ接合バイポーラトランジス
タを具備する静電放電保護回路。 （２）第（１）項記載の静電放電保護回路において、前
記ヘテロ接合バイポーラトランジスタはＧａＡｓベース
およびコレクタ層とＡｌＧａＡｓエミッター層からな
る、静電放電保護回路。
【００２７】（３）静電放電保護回路において、該回路
は、第１のターミナルコンタクトと、ＮＰＮヘテロ接合
バイポーラトランジスタと、ＰＮＰバイポーラトランジ
スタと、ベース−エミッター分路抵抗と、前記第１のタ
ーミナルコンタクトに接続された前記ＰＮＰトランジス
タのエミッターと、前記ＮＰＮトランジスタのコレクタ
に接続された前記ＰＮＰトランジスタのベースと、前記
ＮＰＮトランジスタのベースに接続された前記ＰＮＰト
ランジスタのコレクタと、第２のターミナルコンタクト
に接続された前記ＮＰＮトランジスタのエミッタを具備
し、前記ベース−エミッター分路抵抗は前記ＮＰＮトラ
ンジスタの前記ベースと前記ＮＰＮトランジスタのエミ
ッター間に接続されて、半導体デバイスを４０００Ｖを
越える静電放電から保護できる低容量デバイスが得られ
る、静電放電保護回路。
は、第１のターミナルコンタクトと、ＮＰＮヘテロ接合
バイポーラトランジスタと、ＰＮＰバイポーラトランジ
スタと、ベース−エミッター分路抵抗と、前記第１のタ
ーミナルコンタクトに接続された前記ＰＮＰトランジス
タのエミッターと、前記ＮＰＮトランジスタのコレクタ
に接続された前記ＰＮＰトランジスタのベースと、前記
ＮＰＮトランジスタのベースに接続された前記ＰＮＰト
ランジスタのコレクタと、第２のターミナルコンタクト
に接続された前記ＮＰＮトランジスタのエミッタを具備
し、前記ベース−エミッター分路抵抗は前記ＮＰＮトラ
ンジスタの前記ベースと前記ＮＰＮトランジスタのエミ
ッター間に接続されて、半導体デバイスを４０００Ｖを
越える静電放電から保護できる低容量デバイスが得られ
る、静電放電保護回路。
【００２８】（４）第（３）項記載の静電放電保護回路
において、前記ＮＰＮヘテロ接合バイポーラトランジス
タはＧａＡｓコレクタおよびベース層とＡｌＧａＡｓエ
ミッター層からなる、静電放電保護回路。
において、前記ＮＰＮヘテロ接合バイポーラトランジス
タはＧａＡｓコレクタおよびベース層とＡｌＧａＡｓエ
ミッター層からなる、静電放電保護回路。
【００２９】（５）第（３）項記載の静電放電保護回路
において、前記ＰＮＰバイポーラトランジスタは高濃度
にドープされたｐ型ベース層でできた２つのメサからな
り、前記メサはその間の近くにある低濃度にドープされ
たｎ型コレクタ層により接続されている、静電放電保護
回路。
において、前記ＰＮＰバイポーラトランジスタは高濃度
にドープされたｐ型ベース層でできた２つのメサからな
り、前記メサはその間の近くにある低濃度にドープされ
たｎ型コレクタ層により接続されている、静電放電保護
回路。
【００３０】（６）第（３）項記載の静電放電保護回路
において、前記ベース−エミッター分路抵抗は高濃度に
ドープされたｐ型ＧａＡｓにより形成される、静電放電
保護回路。
において、前記ベース−エミッター分路抵抗は高濃度に
ドープされたｐ型ＧａＡｓにより形成される、静電放電
保護回路。
【００３１】（７）双方向静電放電保護装置において、
該装置は第１のターミナルコンタクトと、第１のＮＰＮ
ヘテロ接合バイポーラトランジスタと、第１のＰＮＰバ
イポーラトランジスタと、第１のベース−エミッター分
路抵抗と、前記第１のターミナルコンタクトに接続され
た前記第１のＰＮＰトランジスタのエミッターと、前記
第１のＮＰＮトランジスタのコレクタに接続された前記
第１のＰＮＰトランジスタのベースと、前記第１のＮＰ
Ｎトランジスタのベースに接続された前記第１のＰＮＰ
トランジスタのコレクタと、第２のターミナルコンタク
トに接続された前記第１のＮＰＮトランジスタのエミッ
ターと、前記第１のＮＰＮトランジスタの前記ベースお
よび前記エミッター間に接続された前記第１のベース−
エミッター分路抵抗と、第２のＮＰＮヘテロ接合バイポ
ーラトランジスタと、第２のＰＮＰバイポーラトランジ
スタと、第２のベース−エミッター分路抵抗と、前記第
２のターミナルコンタクトに接続された前記第２のＰＮ
Ｐトランジスタのエミッターと、前記第２のＮＰＮトラ
ンジスタのコレクタに接続された前記第２のＰＮＰトラ
ンジスタのベースと、前記第２のＮＰＮトランジスタの
前記ベースに接続された前記第２のＰＮＰトランジスタ
のコレクタを具備し、前記第２のＮＰＮトランジスタの
前記エミッターは前記第１のターミナルコンタクトに接
続され、前記第２のベース−エミッター分路抵抗は前記
第２のＮＰＮトランジスタの前記ベースと前記エミッタ
ー間に接続され、前記第１のＰＮＰトランジスタのベー
スと前記第１のＮＰＮトランジスタのコレクターとの接
続は前記第２のＰＮＰトランジスタのベースと前記第２
のＮＰＮトランジスタのコレクタとの接続に接続されて
いて、半導体デバイスをいずれかの極性の４０００Ｖを
越える静電放電から保護することができる低容量デバイ
スが得られる、双方向静電放電保護装置。
該装置は第１のターミナルコンタクトと、第１のＮＰＮ
ヘテロ接合バイポーラトランジスタと、第１のＰＮＰバ
イポーラトランジスタと、第１のベース−エミッター分
路抵抗と、前記第１のターミナルコンタクトに接続され
た前記第１のＰＮＰトランジスタのエミッターと、前記
第１のＮＰＮトランジスタのコレクタに接続された前記
第１のＰＮＰトランジスタのベースと、前記第１のＮＰ
Ｎトランジスタのベースに接続された前記第１のＰＮＰ
トランジスタのコレクタと、第２のターミナルコンタク
トに接続された前記第１のＮＰＮトランジスタのエミッ
ターと、前記第１のＮＰＮトランジスタの前記ベースお
よび前記エミッター間に接続された前記第１のベース−
エミッター分路抵抗と、第２のＮＰＮヘテロ接合バイポ
ーラトランジスタと、第２のＰＮＰバイポーラトランジ
スタと、第２のベース−エミッター分路抵抗と、前記第
２のターミナルコンタクトに接続された前記第２のＰＮ
Ｐトランジスタのエミッターと、前記第２のＮＰＮトラ
ンジスタのコレクタに接続された前記第２のＰＮＰトラ
ンジスタのベースと、前記第２のＮＰＮトランジスタの
前記ベースに接続された前記第２のＰＮＰトランジスタ
のコレクタを具備し、前記第２のＮＰＮトランジスタの
前記エミッターは前記第１のターミナルコンタクトに接
続され、前記第２のベース−エミッター分路抵抗は前記
第２のＮＰＮトランジスタの前記ベースと前記エミッタ
ー間に接続され、前記第１のＰＮＰトランジスタのベー
スと前記第１のＮＰＮトランジスタのコレクターとの接
続は前記第２のＰＮＰトランジスタのベースと前記第２
のＮＰＮトランジスタのコレクタとの接続に接続されて
いて、半導体デバイスをいずれかの極性の４０００Ｖを
越える静電放電から保護することができる低容量デバイ
スが得られる、双方向静電放電保護装置。
【００３２】（８）第（７）項記載の静電放電保護装置
において、前記ＮＰＮヘテロ接合バイポーラトランジス
タはＧａＡｓコレクタおよびベース層とＡｌＧａＡｓエ
ミッター層からなる、静電放電保護装置。
において、前記ＮＰＮヘテロ接合バイポーラトランジス
タはＧａＡｓコレクタおよびベース層とＡｌＧａＡｓエ
ミッター層からなる、静電放電保護装置。
【００３３】（９）第（７）項記載の静電放電保護装置
において、前記ＰＮＰバイポーラトランジスタは高濃度
にドープされたｐ型ベース層の２つのメサからなり、前
記メサはその間の近くにある低濃度にドープされたｎ型
コレクタ層により接続されている、静電放電保護装置。
において、前記ＰＮＰバイポーラトランジスタは高濃度
にドープされたｐ型ベース層の２つのメサからなり、前
記メサはその間の近くにある低濃度にドープされたｎ型
コレクタ層により接続されている、静電放電保護装置。
【００３４】（１０）第（７）項記載の静電放電保護装
置において、前記ベース−エミッター分路抵抗は高濃度
にドープされたｐ型ＧａＡｓにより形成される、静電放
電保護装置。
置において、前記ベース−エミッター分路抵抗は高濃度
にドープされたｐ型ＧａＡｓにより形成される、静電放
電保護装置。
【００３５】（１１）双方向静電放電保護装置におい
て、該装置は、第１のターミナルコンタクトと、第１の
ＮＰＮヘテロ接合バイポーラトランジスタと、第１のＰ
ＮＰバイポーラトランジスタと、第１のベース−エミッ
ター分路抵抗と、前記第１のターミナルコンタクトに接
続された前記第１のＰＮＰトランジスタのエミッター
と、前記第１のＮＰＮトランジスタのコレクタに接続さ
れた前記第１のＰＮＰトランジスタのベースと、前記第
１のＮＰＮトランジスタのベースに接続された前記第１
のＰＮＰトランジスタのコレクタと、第２のターミナル
コンタクトに接続された前記第１のＮＰＮトランジスタ
のエミッターと、前記第１のＮＰＮトランジスタの前記
ベースおよび前記エミッター間に接続された前記第１の
ベース−エミッター分路抵抗と、第２のＮＰＮヘテロ接
合バイポーラトランジスタと、第２のＰＮＰバイポーラ
トランジスタと、第２のベース−エミッター分路抵抗
と、前記第２のターミナルコンタクトに接続された前記
ＰＮＰトランジスタのエミッターと、前記第２のＮＰＮ
トランジスタのコレクタに接続された前記第２のＰＮＰ
トランジスタのベースと、前記第２のＮＰＮトランジス
タの前記ベースに接続された前記第２のＰＮＰトランジ
スタのコレクタを具備し、前記第２のＮＰＮトランジス
タの前記エミッターは前記第１のターミナルコンタクト
に接続され、前記第２のベース−エミッター分路抵抗は
前記第２のＮＰＮトランジスタの前記ベースと前記エミ
ッター間に接続され、前記第１のＰＮＰトランジスタの
ベースと前記第１のＮＰＮトランジスタのコレクタとの
接続はノードを介して前記第２のＰＮＰトランジスタの
前記ベースと前記第２のＮＰＮトランジスタのコレクタ
との接続に接続されており、さらにバイパス抵抗を具備
し、前記バイパス抵抗は前記第１のターミナルコンタク
トと前記ノード間に接続されていて、半導体デバイスを
いずれかの極性の４０００Ｖを越える静電放電から保護
することができる低容量デバイスが得られる、双方向静
電放電保護装置。
て、該装置は、第１のターミナルコンタクトと、第１の
ＮＰＮヘテロ接合バイポーラトランジスタと、第１のＰ
ＮＰバイポーラトランジスタと、第１のベース−エミッ
ター分路抵抗と、前記第１のターミナルコンタクトに接
続された前記第１のＰＮＰトランジスタのエミッター
と、前記第１のＮＰＮトランジスタのコレクタに接続さ
れた前記第１のＰＮＰトランジスタのベースと、前記第
１のＮＰＮトランジスタのベースに接続された前記第１
のＰＮＰトランジスタのコレクタと、第２のターミナル
コンタクトに接続された前記第１のＮＰＮトランジスタ
のエミッターと、前記第１のＮＰＮトランジスタの前記
ベースおよび前記エミッター間に接続された前記第１の
ベース−エミッター分路抵抗と、第２のＮＰＮヘテロ接
合バイポーラトランジスタと、第２のＰＮＰバイポーラ
トランジスタと、第２のベース−エミッター分路抵抗
と、前記第２のターミナルコンタクトに接続された前記
ＰＮＰトランジスタのエミッターと、前記第２のＮＰＮ
トランジスタのコレクタに接続された前記第２のＰＮＰ
トランジスタのベースと、前記第２のＮＰＮトランジス
タの前記ベースに接続された前記第２のＰＮＰトランジ
スタのコレクタを具備し、前記第２のＮＰＮトランジス
タの前記エミッターは前記第１のターミナルコンタクト
に接続され、前記第２のベース−エミッター分路抵抗は
前記第２のＮＰＮトランジスタの前記ベースと前記エミ
ッター間に接続され、前記第１のＰＮＰトランジスタの
ベースと前記第１のＮＰＮトランジスタのコレクタとの
接続はノードを介して前記第２のＰＮＰトランジスタの
前記ベースと前記第２のＮＰＮトランジスタのコレクタ
との接続に接続されており、さらにバイパス抵抗を具備
し、前記バイパス抵抗は前記第１のターミナルコンタク
トと前記ノード間に接続されていて、半導体デバイスを
いずれかの極性の４０００Ｖを越える静電放電から保護
することができる低容量デバイスが得られる、双方向静
電放電保護装置。
【００３６】（１２）第（１１）項記載の静電放電保護
装置において、前記ＮＰＮヘテロ接合バイポーラトラン
ジスタはＧａＡｓコレクタおよびベース層とＡｌＧａＡ
ｓエミッター層からなる、静電放電保護装置。
装置において、前記ＮＰＮヘテロ接合バイポーラトラン
ジスタはＧａＡｓコレクタおよびベース層とＡｌＧａＡ
ｓエミッター層からなる、静電放電保護装置。
【００３７】（１３）第（１１）項記載の静電放電保護
装置において、前記ＰＮＰバイポーラトランジスタは高
濃度にドープされたｐ型ベース層の２つのメサからな
り、前記メサはその間で近くにある低濃度にドープされ
たｎ型コレクタ層により接続されている静電放電保護装
置。
装置において、前記ＰＮＰバイポーラトランジスタは高
濃度にドープされたｐ型ベース層の２つのメサからな
り、前記メサはその間で近くにある低濃度にドープされ
たｎ型コレクタ層により接続されている静電放電保護装
置。
【００３８】（１４）第（１１）項記載の静電放電保護
装置において、前記ベース−エミッター分路抵抗は高濃
度にドープされたｐ型ＧａＡｓにより形成される、静電
放電保護装置。
装置において、前記ベース−エミッター分路抵抗は高濃
度にドープされたｐ型ＧａＡｓにより形成される、静電
放電保護装置。
【００３９】（１５）少くとも１個のヘテロ接合バイポ
ーラトランジスタを含む静電放電保護回路が組み込まれ
た集積回路。 （１６）第（１５）項記載の集積回路において、前記集
積回路が製造される半導体はＧａＡｓである集積回路。
ーラトランジスタを含む静電放電保護回路が組み込まれ
た集積回路。 （１６）第（１５）項記載の集積回路において、前記集
積回路が製造される半導体はＧａＡｓである集積回路。
【００４０】（１７）第（１５）項記載の集積回路にお
いて、前記ヘテロ接合バイポーラトランジスタはＧａＡ
ｓコレクタおよびベース層とＡｌＧａＡｓエミッター層
からなる集積回路。
いて、前記ヘテロ接合バイポーラトランジスタはＧａＡ
ｓコレクタおよびベース層とＡｌＧａＡｓエミッター層
からなる集積回路。
【００４１】（１８）双方向静電放電保護回路を組み込
んだ集積回路において、該回路は、第１のターミナルコ
ンタクトと、各々がエミッター、ベースおよびコレクタ
を有する少くとも第１および第２のＮＰＮヘテロ接合バ
イポーラトランジスタと、各々がエミッター、ベースお
よびコレクタを有する第１および第２のＰＮＰバイポー
ラトランジスタと、第１のベース−エミッター分路抵抗
と、前記第１のターミナルコンタクトに接続された前記
第１のＰＮＰトランジスタの前記エミッターであって前
記第１のＰＮＰトランジスタの前記ベースが前記第１の
ＮＰＮトランジスタの前記コレクタに接続され、前記第
１のＰＮＰトランジスタの前記コレクタが前記第１のＮ
ＰＮトランジスタの前記ベースに接続され、前記第１の
ＮＰＮトランジスタの前記エミッターは第２のターミナ
ルコンタクトに接続され、前記第１のベース−エミッタ
ー分路抵抗は前記第１のＮＰＮトランジスタの前記ベー
スと前記エミッター間に接続されている前記第１のＰＮ
Ｐトランジスタの前記エミッターと、第２のベース−エ
ミッター分路抵抗であって前記第２のＰＮＰトランジス
タの前記エミッターが前記第２のターミナルコンタクト
に接続され、前記第２のＰＮＰトランジスタの前記ベー
スが前記第２のＮＰＮトランジスタの前記コレクタに接
続され、前記第２のＰＮＰトランジスタの前記コレクタ
が前記第２のＮＰＮトランジスタの前記ベースに接続さ
れ、前記第２のＮＰＮトランジスタの前記エミッターは
前記第１のターミナルコンタクトに接続され、前記第２
のベース−エミッター分路抵抗は前記第２のＮＰＮトラ
ンジスタの前記ベースおよび前記エミッター間に接続さ
れ、前記第１のＰＮＰトランジスタのベースと前記第１
のＮＰＮトランジスタのコレクタとの前記接続は前記第
２のＰＮＰトランジスタのベースと前記第２のＮＰＮと
トランジスタのコレクタとの前記接続に接続されている
前記第２のベース−エミッター分路抵抗と、静電放電に
対して保護する必要のある回路を具備し、前記集積回路
上の前記回路は前記集積回路上に組み込まれた低容量デ
バイスによりいずれかの極性の４０００Ｖを越える静電
放電から保護される、集積回路。
んだ集積回路において、該回路は、第１のターミナルコ
ンタクトと、各々がエミッター、ベースおよびコレクタ
を有する少くとも第１および第２のＮＰＮヘテロ接合バ
イポーラトランジスタと、各々がエミッター、ベースお
よびコレクタを有する第１および第２のＰＮＰバイポー
ラトランジスタと、第１のベース−エミッター分路抵抗
と、前記第１のターミナルコンタクトに接続された前記
第１のＰＮＰトランジスタの前記エミッターであって前
記第１のＰＮＰトランジスタの前記ベースが前記第１の
ＮＰＮトランジスタの前記コレクタに接続され、前記第
１のＰＮＰトランジスタの前記コレクタが前記第１のＮ
ＰＮトランジスタの前記ベースに接続され、前記第１の
ＮＰＮトランジスタの前記エミッターは第２のターミナ
ルコンタクトに接続され、前記第１のベース−エミッタ
ー分路抵抗は前記第１のＮＰＮトランジスタの前記ベー
スと前記エミッター間に接続されている前記第１のＰＮ
Ｐトランジスタの前記エミッターと、第２のベース−エ
ミッター分路抵抗であって前記第２のＰＮＰトランジス
タの前記エミッターが前記第２のターミナルコンタクト
に接続され、前記第２のＰＮＰトランジスタの前記ベー
スが前記第２のＮＰＮトランジスタの前記コレクタに接
続され、前記第２のＰＮＰトランジスタの前記コレクタ
が前記第２のＮＰＮトランジスタの前記ベースに接続さ
れ、前記第２のＮＰＮトランジスタの前記エミッターは
前記第１のターミナルコンタクトに接続され、前記第２
のベース−エミッター分路抵抗は前記第２のＮＰＮトラ
ンジスタの前記ベースおよび前記エミッター間に接続さ
れ、前記第１のＰＮＰトランジスタのベースと前記第１
のＮＰＮトランジスタのコレクタとの前記接続は前記第
２のＰＮＰトランジスタのベースと前記第２のＮＰＮと
トランジスタのコレクタとの前記接続に接続されている
前記第２のベース−エミッター分路抵抗と、静電放電に
対して保護する必要のある回路を具備し、前記集積回路
上の前記回路は前記集積回路上に組み込まれた低容量デ
バイスによりいずれかの極性の４０００Ｖを越える静電
放電から保護される、集積回路。
【００４２】（１９）第（１８）項記載の集積回路にお
いて、前記集積回路はＧａＡｓ上に製作される、集積回
路。 （２０）第（１８）項記載の集積回路において、前記Ｎ
ＰＮヘテロ接合バイポーラトランジスタはＧａＡｓコレ
クタおよびベース層とＡｌＧａＡｓエミッター層からな
る、集積回路。
いて、前記集積回路はＧａＡｓ上に製作される、集積回
路。 （２０）第（１８）項記載の集積回路において、前記Ｎ
ＰＮヘテロ接合バイポーラトランジスタはＧａＡｓコレ
クタおよびベース層とＡｌＧａＡｓエミッター層からな
る、集積回路。
【００４３】（２１）第（１８）項記載の集積回路にお
いて、前記ＰＮＰバイポーラトランジスタは高濃度にド
ープされたｐ型ベース層の２つのメサからなり、前記メ
サはその間の近くにある低濃度にドープされたｎ型コレ
クタ層により接続されている、集積回路。
いて、前記ＰＮＰバイポーラトランジスタは高濃度にド
ープされたｐ型ベース層の２つのメサからなり、前記メ
サはその間の近くにある低濃度にドープされたｎ型コレ
クタ層により接続されている、集積回路。
【００４４】（２２）第（１８）項記載の集積回路にお
いて、前記ベース−エミッター抵抗は高濃度にドープさ
れたｐ型ＧａＡｓにより形成される、集積回路。
いて、前記ベース−エミッター抵抗は高濃度にドープさ
れたｐ型ＧａＡｓにより形成される、集積回路。
【００４５】（２３）双方向静電放電保護回路を組み込
んだ集積回路において、該集積回路は、第１のターミナ
ルコンタクトと、各々がエミッター、ベースおよびコレ
クタを有する少くとも第１および第２のＮＰＮヘテロ接
合トランジスタと、各々がエミッター、ベースおよびコ
レクタを有する第１および第２のＰＮＰバイポーラトラ
ンジスタと、第１のベース−エミッター分路抵抗と、前
記第１のターミナルコンタクトに接続された前記第１の
ＰＮＰトランジスタの前記エミッターであって、前記第
１のＰＮＰトランジスタの前記ベースが前記第１のＮＰ
Ｎトランジスタの前記コレクタに接続され、前記第１の
ＰＮＰトランジスタの前記コレクタが前記第１のＮＰＮ
トランジスタの前記ベースに接続され、前記第１のＮＰ
Ｎトランジスタの前記エミッターが第２のターミナルコ
ンタクトに接続され、前記第１のベース−エミッター分
路抵抗が前記第１のＮＰＮトランジスタの前記ベースお
よび前記エミッター間に接続されている前記第１のＰＮ
Ｐトランジスタの前記エミッターと、第２のベース−エ
ミッター分路抵抗であって、前記第２のＰＮＰトランジ
スタの前記エミッターが前記第２のターミナルコンタク
トに接続され、前記第２のＰＮＰトランジスタの前記ベ
ースが前記第２のＮＰＮトランジスタの前記コレクタに
接続され、前記第２のＰＮＰトランジスタの前記コレク
タが前記第２のＮＰＮトランジスタの前記ベースに接続
され、前記第２のＮＰＮトランジスタの前記エミッター
が前記第１のターミナルコンタクトに接続され、前記第
２のベース−エミッター分路抵抗が前記第２のＮＰＮト
ランジスタの前記ベースおよび前記エミッター間に接続
され、前記第１のＰＮＰトランジスタのベースと前記第
１のＮＰＮトランジスタのコレクタとの前記接続がノー
ドを介して前記第２のＰＮＰトランジスタのベースと前
記第２のＮＰＮトランジスタのコレクタとの接続に接続
されている前記第２のベース−エミッター分路抵抗と、
前記第１のターミナルコンタクトと前記ノード間に接続
されたバイパス抵抗と、静電放電に対して保護する必要
のある回路を具備し、前記集積回路上の前記回路は前記
集積回路上に組み込まれた低容量デバイスによりいずれ
かの極性の４０００Ｖを越える静電放電から保護され
る、集積回路。
んだ集積回路において、該集積回路は、第１のターミナ
ルコンタクトと、各々がエミッター、ベースおよびコレ
クタを有する少くとも第１および第２のＮＰＮヘテロ接
合トランジスタと、各々がエミッター、ベースおよびコ
レクタを有する第１および第２のＰＮＰバイポーラトラ
ンジスタと、第１のベース−エミッター分路抵抗と、前
記第１のターミナルコンタクトに接続された前記第１の
ＰＮＰトランジスタの前記エミッターであって、前記第
１のＰＮＰトランジスタの前記ベースが前記第１のＮＰ
Ｎトランジスタの前記コレクタに接続され、前記第１の
ＰＮＰトランジスタの前記コレクタが前記第１のＮＰＮ
トランジスタの前記ベースに接続され、前記第１のＮＰ
Ｎトランジスタの前記エミッターが第２のターミナルコ
ンタクトに接続され、前記第１のベース−エミッター分
路抵抗が前記第１のＮＰＮトランジスタの前記ベースお
よび前記エミッター間に接続されている前記第１のＰＮ
Ｐトランジスタの前記エミッターと、第２のベース−エ
ミッター分路抵抗であって、前記第２のＰＮＰトランジ
スタの前記エミッターが前記第２のターミナルコンタク
トに接続され、前記第２のＰＮＰトランジスタの前記ベ
ースが前記第２のＮＰＮトランジスタの前記コレクタに
接続され、前記第２のＰＮＰトランジスタの前記コレク
タが前記第２のＮＰＮトランジスタの前記ベースに接続
され、前記第２のＮＰＮトランジスタの前記エミッター
が前記第１のターミナルコンタクトに接続され、前記第
２のベース−エミッター分路抵抗が前記第２のＮＰＮト
ランジスタの前記ベースおよび前記エミッター間に接続
され、前記第１のＰＮＰトランジスタのベースと前記第
１のＮＰＮトランジスタのコレクタとの前記接続がノー
ドを介して前記第２のＰＮＰトランジスタのベースと前
記第２のＮＰＮトランジスタのコレクタとの接続に接続
されている前記第２のベース−エミッター分路抵抗と、
前記第１のターミナルコンタクトと前記ノード間に接続
されたバイパス抵抗と、静電放電に対して保護する必要
のある回路を具備し、前記集積回路上の前記回路は前記
集積回路上に組み込まれた低容量デバイスによりいずれ
かの極性の４０００Ｖを越える静電放電から保護され
る、集積回路。
【００４６】（２４）第（２３）項記載の集積回路にお
いて、前記集積回路はＧａＡｓ上に製作される、集積回
路。 （２５）第（２３）項記載の集積回路において、前記Ｎ
ＰＮヘテロ接合バイポーラトランジスタはＧａＡｓコレ
クタおよびベース層とＡｌＧａＡｓエミッター層からな
る、集積回路。
いて、前記集積回路はＧａＡｓ上に製作される、集積回
路。 （２５）第（２３）項記載の集積回路において、前記Ｎ
ＰＮヘテロ接合バイポーラトランジスタはＧａＡｓコレ
クタおよびベース層とＡｌＧａＡｓエミッター層からな
る、集積回路。
【００４７】（２６）第（２３）項記載の集積回路にお
いて、前記ＰＮＰバイポーラトランジスタは高濃度にド
ープされたベース層の２つのメサからなり、前記２つの
メサはその間の近くにある低濃度にドープされたｎ型コ
レクタ層により接続されている、集積回路。
いて、前記ＰＮＰバイポーラトランジスタは高濃度にド
ープされたベース層の２つのメサからなり、前記２つの
メサはその間の近くにある低濃度にドープされたｎ型コ
レクタ層により接続されている、集積回路。
【００４８】（２７）第（２３）項記載の集積回路にお
いて、前記ベース−エミッター分路抵抗は高濃度にドー
プされたｐ型ＧａＡｓにより形成される、集積回路。
いて、前記ベース−エミッター分路抵抗は高濃度にドー
プされたｐ型ＧａＡｓにより形成される、集積回路。
【００４９】（２８）静電放電保護装置の製造方法にお
いて、該方法は、基板を形成し、前記基板上にサブコレ
クタ層をエピタキシャル成長させ、前記サブコレクタ層
上にコレクタ層をエピタキシャル成長させ、前記コレク
タ層上にベース層をエピタキシャル成長させ、前記ベー
ス層よりも広い禁制帯を有するエミッター層をエピタキ
シャル成長させ、前記層をエッチングしてＮＰＮおよび
ＰＮＰトランジスタとベース−エミッター分路抵抗を形
成し前記ＰＮＰトランジスタのベースは前記ＮＰＮトラ
ンジスタのコレクタに接続され、前記ＰＮＰトランジス
タのコレクタは前記ＮＰＮトランジスタのベースに接続
され、さらに前記ＰＮＰトランジスタのエミッターが第
１のターミナルコンタクトに接続され、前記ＮＰＮトラ
ンジスタのエミッターが第２のターミナルコンタクトに
接続され、前記ベース−エミッター分路抵抗が前記ＮＰ
Ｎトランジスタの前記ベースおよび前記エミッター間に
接続されるようにメタライゼーションを堆積して半導体
デバイスを４０００Ｖを越える静電放電から保護できる
低容量デバイスが得られるようにするステップからな
る、静電放電保護装置の製造方法。
いて、該方法は、基板を形成し、前記基板上にサブコレ
クタ層をエピタキシャル成長させ、前記サブコレクタ層
上にコレクタ層をエピタキシャル成長させ、前記コレク
タ層上にベース層をエピタキシャル成長させ、前記ベー
ス層よりも広い禁制帯を有するエミッター層をエピタキ
シャル成長させ、前記層をエッチングしてＮＰＮおよび
ＰＮＰトランジスタとベース−エミッター分路抵抗を形
成し前記ＰＮＰトランジスタのベースは前記ＮＰＮトラ
ンジスタのコレクタに接続され、前記ＰＮＰトランジス
タのコレクタは前記ＮＰＮトランジスタのベースに接続
され、さらに前記ＰＮＰトランジスタのエミッターが第
１のターミナルコンタクトに接続され、前記ＮＰＮトラ
ンジスタのエミッターが第２のターミナルコンタクトに
接続され、前記ベース−エミッター分路抵抗が前記ＮＰ
Ｎトランジスタの前記ベースおよび前記エミッター間に
接続されるようにメタライゼーションを堆積して半導体
デバイスを４０００Ｖを越える静電放電から保護できる
低容量デバイスが得られるようにするステップからな
る、静電放電保護装置の製造方法。
【００５０】（２９）第（２８）項記載の方法におい
て、前記基板はＧａＡｓである静電放電保護装置の製造
方法。 （３０）第（２９）項記載の方法において、前記サブコ
レクタ、コレクタ、およびベース層はＧａＡｓである、
静電放電保護装置の製造方法。
て、前記基板はＧａＡｓである静電放電保護装置の製造
方法。 （３０）第（２９）項記載の方法において、前記サブコ
レクタ、コレクタ、およびベース層はＧａＡｓである、
静電放電保護装置の製造方法。
【００５１】（３１）第（３０）項記載の方法におい
て、前記エミッター層はＡｌＧａＡｓである、静電放電
保護装置の製造方法。
て、前記エミッター層はＡｌＧａＡｓである、静電放電
保護装置の製造方法。
【００５２】（３２）本発明の一形式において、少くと
も１個のヘテロ接合トランジスタを含む静電放電保護装
置が開示される。別の実施例では静電放電保護回路は第
１のターミナルコンタクト２０と、ＮＰＮヘテロ接合バ
イポーラトランジスタＱ２と、ＰＮＰバイポーラトラン
ジスタＱ１と、ベース−エミッター分路抵抗Ｒ２と、前
記第１のターミナルコンタクトに接続された前記ＰＮＰ
トランジスタのエミッターと、前記ＮＰＮトランジスタ
のコレクタに接続された前記ＰＮＰトランジスタのベー
スと、前記ＮＰＮトランジスタのベースに接続された前
記ＰＮＰトランジスタのコレクタと、第２のターミナル
コンタクト２２に接続された前記ＮＰＮトランジスタの
エミッターにより構成され、前記ベース−エミッター分
路抵抗は前記ＮＰＮトランジスタの前記ベースおよび前
記ＮＰＮトランジスタのエミッータ間に接続されてい
て、半導体デバイスを４０００Ｖを越える静電放電から
保護できる低容量デバイスが得られる。他のデバイス、
システムおよび方法も開示される。
も１個のヘテロ接合トランジスタを含む静電放電保護装
置が開示される。別の実施例では静電放電保護回路は第
１のターミナルコンタクト２０と、ＮＰＮヘテロ接合バ
イポーラトランジスタＱ２と、ＰＮＰバイポーラトラン
ジスタＱ１と、ベース−エミッター分路抵抗Ｒ２と、前
記第１のターミナルコンタクトに接続された前記ＰＮＰ
トランジスタのエミッターと、前記ＮＰＮトランジスタ
のコレクタに接続された前記ＰＮＰトランジスタのベー
スと、前記ＮＰＮトランジスタのベースに接続された前
記ＰＮＰトランジスタのコレクタと、第２のターミナル
コンタクト２２に接続された前記ＮＰＮトランジスタの
エミッターにより構成され、前記ベース−エミッター分
路抵抗は前記ＮＰＮトランジスタの前記ベースおよび前
記ＮＰＮトランジスタのエミッータ間に接続されてい
て、半導体デバイスを４０００Ｖを越える静電放電から
保護できる低容量デバイスが得られる。他のデバイス、
システムおよび方法も開示される。
【００５３】注記 （Ｃ）著作権、 *Ｍ* テキサスインスツルメンツ社１９
９２年。本特許文書の開示の一部に著作権およびマスク
ワーク保護に関わる材料が含まれている。著作権および
マスクワーク所有者は特許および商標局の特許ファイル
および記録に記載されているため特許文書や特許開示を
他人がファクシミリで再生することを拒絶しないが、そ
れ以外については全ての著作権およびマスクワーク権を
保有するものとする。
９２年。本特許文書の開示の一部に著作権およびマスク
ワーク保護に関わる材料が含まれている。著作権および
マスクワーク所有者は特許および商標局の特許ファイル
および記録に記載されているため特許文書や特許開示を
他人がファクシミリで再生することを拒絶しないが、そ
れ以外については全ての著作権およびマスクワーク権を
保有するものとする。
【図１】第１の実施例の回路図。
【図２】第１の実施例デバイスのＩ−Ｖ特性グラフ。
【図３】代表的な従来技術デバイスの回路図。
【図４】図３の代表的な従来技術デバイスのＩ−Ｖ特性
グラフ。
グラフ。
【図５】第２の実施例の回路図。
【図６】第２の実施例のＩ−Ｖ特性グラフ。
【図７】実施例デバイスの製造に使用されるエピタキシ
ャル材構造の断面図。
ャル材構造の断面図。
【図８】第１の実施例工程の製造工程を示す断面図。
【図９】ベース、エミッタおよびエアブリッジメタライ
ゼーションを除く第１の実施例デバイスの斜視図。
ゼーションを除く第１の実施例デバイスの斜視図。
【図１０】図９の一断面の断面図。
【図１１】エアブリッジメタライゼーションを含む第１
の実施例デバイスの斜視図。
の実施例デバイスの斜視図。
【図１２】図１との素子相関を示す第１の実施例デバイ
スの平面図。
スの平面図。
【図１３】第２の実施例デバイスレイアウトの平面図。
【図１４】寄生バラスト抵抗を示す第１の実施例デバイ
スの平面図。
スの平面図。
【図１５】寄生バラスト抵抗を示す第１の実施例デバイ
スの回路図。
スの回路図。
２０ 第１のターミナルコンタクト ２０ 第２のターミナルコンタクト Ｑ１ ＰＮＰバイポーラトランジスタ Ｑ２ ＮＰＮヘテロ接合バイポーラトランジスタ Ｒ２ ベース−エミッター分路抵抗
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (2)
- 【請求項１】 少くとも１個のヘテロ接合バイポーラト
ランジスタを具備する静電放電保護回路。 - 【請求項２】 静電放電保護装置の製造方法において、
該方法は基板を形成し、前記基板上にサブコレクタ層を
エピタキシャル成長させ、前記サブコレクタ層上にコレ
クタ層をエピタキシャル成長させ、前記コレクタ層上に
ベース層をエピタキシャル成長させ、前記ベース層より
も広い禁制帯を有するエミッター層をエピタキシャル成
長させ、前記層をエッチングしてＮＰＮおよびＰＮＰト
ランジスタとベース−エミッター分路抵抗を形成し前記
ＰＮＰトランジスタのベースを前記ＮＰＮトランジスタ
のコレクタに接続させ、前記ＰＮＰトランジスタのコレ
クタを前記ＮＰＮトランジスタのベースに接続させ、さ
らに前記ＰＮＰトランジスタのエミッターを第１のター
ミナルコンタクトに接続させ、前記ＮＰＮトランジスタ
のエミッターを第２のターミナルコンタクトに接続さ
せ、前記ベース−エミッター分路抵抗を前記ＮＰＮトラ
ンジスタの前記ベースおよび前記エミッター間に接続さ
せるようにメタライゼーションを堆積して半導体デバイ
スを４０００Ｖを越える静電放電から保護できる低容量
デバイスを得るステップからなる静電放電保護装置の製
造方法。
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|---|---|---|---|
| US890899 | 1992-05-29 | ||
| US07/890,899 US5392185A (en) | 1992-05-29 | 1992-05-29 | Electrostatic discharge protection device |
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| Publication Number | Publication Date |
|---|---|
| JPH06342880A true JPH06342880A (ja) | 1994-12-13 |
| JP3393152B2 JP3393152B2 (ja) | 2003-04-07 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12733593A Expired - Fee Related JP3393152B2 (ja) | 1992-05-29 | 1993-05-28 | 静電放電保護装置および製造方法 |
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| US (2) | US5392185A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0999580A (ja) * | 1995-10-04 | 1997-04-15 | Nippon Sheet Glass Co Ltd | 自己走査型発光装置およびその静電破壊防止用保護回路 |
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|---|---|---|---|---|
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| US5602409A (en) * | 1995-07-13 | 1997-02-11 | Analog Devices, Inc. | Bidirectional electrical overstress protection circuit for bipolar and bipolar-CMOS integrated circuits |
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| US6347026B1 (en) | 1999-05-26 | 2002-02-12 | Lsi Logic Corporation | Input and power protection circuit implemented in a complementary metal oxide semiconductor process using salicides |
| US6876529B2 (en) * | 2000-12-15 | 2005-04-05 | Skyworks Solutions, Inc. | Electrostatic discharge protection circuit |
| US6610262B1 (en) | 2002-03-04 | 2003-08-26 | Taiwan Semiconductor Manufacturing Company | Depletion mode SCR for low capacitance ESD input protection |
| US7291887B2 (en) | 2002-06-19 | 2007-11-06 | Windbond Electronics Corp. | Protection circuit for electrostatic discharge |
| US7009253B2 (en) * | 2003-08-06 | 2006-03-07 | Esd Pulse, Inc. | Method and apparatus for preventing microcircuit thermo-mechanical damage during an ESD event |
| US6853036B1 (en) | 2003-08-06 | 2005-02-08 | Esd Pulse, Inc. | Method and apparatus for preventing microcircuit dynamic thermo-mechanical damage during an ESD event |
| EP2976785A4 (en) * | 2013-03-21 | 2017-01-18 | Bourns, Inc. | Transient voltage suppressor, design and process |
| CN107180858B (zh) * | 2017-05-22 | 2019-10-29 | 富芯微电子有限公司 | 一种采用异质结结构的可控硅及其制造方法 |
| CN110349948B (zh) * | 2018-04-04 | 2021-11-30 | 旺宏电子股份有限公司 | 静电放电保护装置及其应用 |
Family Cites Families (3)
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|---|---|---|---|---|
| US5012317A (en) * | 1986-04-11 | 1991-04-30 | Texas Instruments Incorporated | Electrostatic discharge protection circuit |
| US4939562A (en) * | 1989-04-07 | 1990-07-03 | Raytheon Company | Heterojunction bipolar transistors and method of manufacture |
| US4930036A (en) * | 1989-07-13 | 1990-05-29 | Northern Telecom Limited | Electrostatic discharge protection circuit for an integrated circuit |
-
1992
- 1992-05-29 US US07/890,899 patent/US5392185A/en not_active Expired - Lifetime
-
1993
- 1993-05-28 JP JP12733593A patent/JP3393152B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-23 US US08/363,140 patent/US5537284A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0999580A (ja) * | 1995-10-04 | 1997-04-15 | Nippon Sheet Glass Co Ltd | 自己走査型発光装置およびその静電破壊防止用保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5392185A (en) | 1995-02-21 |
| JP3393152B2 (ja) | 2003-04-07 |
| US5537284A (en) | 1996-07-16 |
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