JPH06334061A - 半導体搭載用基板 - Google Patents
半導体搭載用基板Info
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- JPH06334061A JPH06334061A JP14134593A JP14134593A JPH06334061A JP H06334061 A JPH06334061 A JP H06334061A JP 14134593 A JP14134593 A JP 14134593A JP 14134593 A JP14134593 A JP 14134593A JP H06334061 A JPH06334061 A JP H06334061A
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- Japan
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- insulating plate
- base material
- plate base
- solder resist
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】
【目的】 四角状絶縁板基材の四隅の打ち抜きの際に該
四隅周辺にクラック及び変形を生じさせず、この四隅周
辺のリード端子及びパターン印刷の剥離を生じさせず、
マザーボードとの良好な半田付けを可能とする半導体搭
載用基板を提供する。 【構成】 本半導体搭載用基板１は、四角状絶縁板基材
１１と、該四角状絶縁板基材の四隅を除く各外側縁部１
２ａ〜ｄに沿い間隔を付与して該基材の裏面上に形成さ
れた複数の各外部接続端子１３ａ〜ａ、１３ｂ〜ｂ、１
３ｃ〜ｃ、１３ｄ〜ｄと、上記四角状絶縁板基材の裏面
の全外側縁部を除く中央部分に形成され、且つ上記外部
接続端子の厚さと同じ又はそれより薄い厚さのソルダー
レジスト層１４と、上記四角状絶縁板基材１１の裏面１
１ａの四隅に上記ソルダーレジスト層と同じ又はそれよ
りも厚い厚さにてそれぞれ形成された突出隅部１５ａ〜
ｄと、を備える。この突出隅部は金型により領域Ａにて
打ち抜かれる。
四隅周辺にクラック及び変形を生じさせず、この四隅周
辺のリード端子及びパターン印刷の剥離を生じさせず、
マザーボードとの良好な半田付けを可能とする半導体搭
載用基板を提供する。 【構成】 本半導体搭載用基板１は、四角状絶縁板基材
１１と、該四角状絶縁板基材の四隅を除く各外側縁部１
２ａ〜ｄに沿い間隔を付与して該基材の裏面上に形成さ
れた複数の各外部接続端子１３ａ〜ａ、１３ｂ〜ｂ、１
３ｃ〜ｃ、１３ｄ〜ｄと、上記四角状絶縁板基材の裏面
の全外側縁部を除く中央部分に形成され、且つ上記外部
接続端子の厚さと同じ又はそれより薄い厚さのソルダー
レジスト層１４と、上記四角状絶縁板基材１１の裏面１
１ａの四隅に上記ソルダーレジスト層と同じ又はそれよ
りも厚い厚さにてそれぞれ形成された突出隅部１５ａ〜
ｄと、を備える。この突出隅部は金型により領域Ａにて
打ち抜かれる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体搭載用基板に関
し、更に詳しくは、四角状絶縁板基材の四隅の打ち抜き
の際に同四隅周辺にクラック及び変形を生じさせず、ま
た、この四隅周辺の外部接続端子及び印刷パターンの剥
離を生じさせず、且つマザーボードとの良好な半田付け
を可能とした半導体搭載用基板に関する。
し、更に詳しくは、四角状絶縁板基材の四隅の打ち抜き
の際に同四隅周辺にクラック及び変形を生じさせず、ま
た、この四隅周辺の外部接続端子及び印刷パターンの剥
離を生じさせず、且つマザーボードとの良好な半田付け
を可能とした半導体搭載用基板に関する。
【０００２】
【従来の技術】従来、この種の半導体搭載用基板におい
ては、四角状絶縁板基材の四隅を除く各外側縁部に沿い
間隔を付与して該四角状絶縁板基材の裏面上に形成され
た複数の各外部接続端子をそれぞれ形成し、上記四角状
絶縁板基材の裏面の全外側縁部を除く中央部分に、所定
厚さのソルダーレジスト層を形成したものが知られてい
る。そして、この半導体搭載用基板の四隅部を打抜き、
これをマザーボードの表面に実装している。
ては、四角状絶縁板基材の四隅を除く各外側縁部に沿い
間隔を付与して該四角状絶縁板基材の裏面上に形成され
た複数の各外部接続端子をそれぞれ形成し、上記四角状
絶縁板基材の裏面の全外側縁部を除く中央部分に、所定
厚さのソルダーレジスト層を形成したものが知られてい
る。そして、この半導体搭載用基板の四隅部を打抜き、
これをマザーボードの表面に実装している。
【０００３】
【発明が解決しようとする課題】しかし、上記半導体搭
載用基板においては、上述のソルダーレシスト層により
四角状絶縁板基材の裏面を損傷から保護し得るものの、
図４に示すように、同ソルダーレジスト層１４が厚過ぎ
ると、四角状絶縁板基材１１の四隅部裏面と金型基台２
の表面との間に形成される隙間が大きくなる。従って、
この四隅部を金型により打ち抜くとき（打抜き領域；図
４中のＡ部分）、図５に示すように、打ち抜かれた四隅
部周辺に変形及びクラック１７を発生させたり、四角状
絶縁板基材の四隅近傍の各外部接続端子及び銅箔等によ
り形成された印刷パターンが剥離したりするという不具
合が生ずる。更に、ソルダーレジスト層の厚さが外部接
続端子の厚さよりも厚い場合は、この半導体搭載用基板
をマザーボードの表面に実装するとき、良好な半田付け
ができない。
載用基板においては、上述のソルダーレシスト層により
四角状絶縁板基材の裏面を損傷から保護し得るものの、
図４に示すように、同ソルダーレジスト層１４が厚過ぎ
ると、四角状絶縁板基材１１の四隅部裏面と金型基台２
の表面との間に形成される隙間が大きくなる。従って、
この四隅部を金型により打ち抜くとき（打抜き領域；図
４中のＡ部分）、図５に示すように、打ち抜かれた四隅
部周辺に変形及びクラック１７を発生させたり、四角状
絶縁板基材の四隅近傍の各外部接続端子及び銅箔等によ
り形成された印刷パターンが剥離したりするという不具
合が生ずる。更に、ソルダーレジスト層の厚さが外部接
続端子の厚さよりも厚い場合は、この半導体搭載用基板
をマザーボードの表面に実装するとき、良好な半田付け
ができない。
【０００４】本発明は、上記問題点を解消するものであ
り、四角状絶縁板基材の四隅の打ち抜きの際に同四隅周
辺にクラック及び変形を生じさせず、また、この四隅周
辺の外部接続端子及び印刷パターンの剥離を生じさせ
ず、更にマザーボードの表面に実装する場合良好な半田
付けを可能とする半導体搭載用基板を提供することを目
的とする。
り、四角状絶縁板基材の四隅の打ち抜きの際に同四隅周
辺にクラック及び変形を生じさせず、また、この四隅周
辺の外部接続端子及び印刷パターンの剥離を生じさせ
ず、更にマザーボードの表面に実装する場合良好な半田
付けを可能とする半導体搭載用基板を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明の半導体搭載用基
板は、四角状絶縁板基材と、該四角状絶縁板基材の四隅
を除く各外側縁部に沿い間隔を付与して該四角状絶縁板
基材の裏面上に形成された複数の各外部接続端子と、上
記四角状絶縁板基材の裏面の全外側縁部を除く中央部分
に形成され、且つ上記外部接続端子の厚さと同じ又はそ
れより薄い厚さのソルダーレジスト層と、上記四角状絶
縁板基材の裏面の四隅に上記ソルダーレジスト層と同じ
又はそれよりも厚い厚さにてそれぞれ形成された突出隅
部と、を備えることを特徴とする。
板は、四角状絶縁板基材と、該四角状絶縁板基材の四隅
を除く各外側縁部に沿い間隔を付与して該四角状絶縁板
基材の裏面上に形成された複数の各外部接続端子と、上
記四角状絶縁板基材の裏面の全外側縁部を除く中央部分
に形成され、且つ上記外部接続端子の厚さと同じ又はそ
れより薄い厚さのソルダーレジスト層と、上記四角状絶
縁板基材の裏面の四隅に上記ソルダーレジスト層と同じ
又はそれよりも厚い厚さにてそれぞれ形成された突出隅
部と、を備えることを特徴とする。
【０００６】
【作用】本発明の半導体搭載用基板においては、四角状
絶縁板基材の裏面の四隅部に所定厚さの突出隅部が形成
されている。従って、この四隅部を金型により打ち抜く
とき、この四角状絶縁板基材の裏面と金型台表面との間
に隙間が生じることがないか、生じても極めて小さい。
そのため、この四隅部を金型により打ち抜くとき、四角
状絶縁板基材の四隅部に変形が生じたり、四角状絶縁板
基材にクラックを発生させたり、或いは、四角状絶縁板
基材の四隅近傍の各外部接続端子及び銅箔等により形成
された印刷パターンが剥離したりすることがない。更
に、外部接続端子の厚さが、ソルダーレジスト層の厚さ
と同じ又はそれより若干厚いので、この半導体搭載用基
板をマザーボードの表面に実装するとき、良好な半田付
けができる。
絶縁板基材の裏面の四隅部に所定厚さの突出隅部が形成
されている。従って、この四隅部を金型により打ち抜く
とき、この四角状絶縁板基材の裏面と金型台表面との間
に隙間が生じることがないか、生じても極めて小さい。
そのため、この四隅部を金型により打ち抜くとき、四角
状絶縁板基材の四隅部に変形が生じたり、四角状絶縁板
基材にクラックを発生させたり、或いは、四角状絶縁板
基材の四隅近傍の各外部接続端子及び銅箔等により形成
された印刷パターンが剥離したりすることがない。更
に、外部接続端子の厚さが、ソルダーレジスト層の厚さ
と同じ又はそれより若干厚いので、この半導体搭載用基
板をマザーボードの表面に実装するとき、良好な半田付
けができる。
【０００７】
【実施例】以下に、本発明の一実施例を図面により説明
する。図１及び図２は、本実施例に係る半導体搭載用基
板１の説明図（図１；正面図、図２；一部裏面図）を示
している。この半導体搭載用基板１は四角状絶縁板基材
１１を備えており、この四角状絶縁板基材１１の裏面側
に形成された各外側縁部１２ａ〜ｄには、それぞれ各複
数の外部接続端子（厚さ；例えば約４５μｍ）１３ａ〜
ａ、１３ｂ〜ｂ、１３ｃ〜ｃ、１３ｄ〜ｄがそれぞれ突
出するように設けられている。
する。図１及び図２は、本実施例に係る半導体搭載用基
板１の説明図（図１；正面図、図２；一部裏面図）を示
している。この半導体搭載用基板１は四角状絶縁板基材
１１を備えており、この四角状絶縁板基材１１の裏面側
に形成された各外側縁部１２ａ〜ｄには、それぞれ各複
数の外部接続端子（厚さ；例えば約４５μｍ）１３ａ〜
ａ、１３ｂ〜ｂ、１３ｃ〜ｃ、１３ｄ〜ｄがそれぞれ突
出するように設けられている。
【０００８】また、四角状絶縁板基材１１の裏面１１ａ
の各外側縁部１２ａ〜ｄを除く中央部には、ソルダーレ
ジスト層１４が所定厚さ（厚さ；例えば約３０μｍ）に
て形成されている。更に、四角状絶縁板基材１１の裏面
１１ａの４隅部には、各突出隅部１５ａ〜ｄが、ソルダ
ーレジスト層１４と同じ厚さにて形成されている。この
各突出隅部１４ａ〜ｄは、ソルダーレジスト層１４の印
刷工程と同一行程で形成されている。尚、上記突出隅部
１５ａ〜ｄは、ソルダーレジスト層１４よりも厚い厚さ
（例えば、上記外側縁部と略同じ厚さ又はこれよりも若
干厚い厚さ）とすることができる。また、四角状絶縁板
基材１１の表面１１ｂには、封止樹脂用ダム（土手）１
６、及び搭載される各種の半導体素子１８を接続するた
めの導体回路１７が設けられている。
の各外側縁部１２ａ〜ｄを除く中央部には、ソルダーレ
ジスト層１４が所定厚さ（厚さ；例えば約３０μｍ）に
て形成されている。更に、四角状絶縁板基材１１の裏面
１１ａの４隅部には、各突出隅部１５ａ〜ｄが、ソルダ
ーレジスト層１４と同じ厚さにて形成されている。この
各突出隅部１４ａ〜ｄは、ソルダーレジスト層１４の印
刷工程と同一行程で形成されている。尚、上記突出隅部
１５ａ〜ｄは、ソルダーレジスト層１４よりも厚い厚さ
（例えば、上記外側縁部と略同じ厚さ又はこれよりも若
干厚い厚さ）とすることができる。また、四角状絶縁板
基材１１の表面１１ｂには、封止樹脂用ダム（土手）１
６、及び搭載される各種の半導体素子１８を接続するた
めの導体回路１７が設けられている。
【０００９】以上より、本実施例において、四隅部に各
突出隅部１５ａ〜ｄが設けられている。従って、図３に
示すように、この四角状絶縁板基材１１の四隅を金型に
より打ち抜くとき〔図中のＡ（点線にて図示）；打抜き
領域〕、この金型基台２の表面と四角状絶縁板基材１１
の裏面との間に隙間がほとんど生じないので、四角状絶
縁板基材１１の四隅に過度の変形及びクラックが生じる
ことがないし、四隅近傍の各外部接続端子及び回路パタ
ーンが基材１１から剥離することがない。また、ソルダ
ーレジスト層１４及び各突出隅部１５ａ〜ｄは、同一行
程で四角状絶縁板基材１１の裏面１１ａに形成されてい
るので、コストの低減を図ることができる。また、外部
接続端子の厚さが、ソルダーレジスト層の厚さと同じ又
はそれより若干厚いので、この半導体搭載用基板をマザ
ーボードの表面に実装するとき、良好な半田付けができ
た。
突出隅部１５ａ〜ｄが設けられている。従って、図３に
示すように、この四角状絶縁板基材１１の四隅を金型に
より打ち抜くとき〔図中のＡ（点線にて図示）；打抜き
領域〕、この金型基台２の表面と四角状絶縁板基材１１
の裏面との間に隙間がほとんど生じないので、四角状絶
縁板基材１１の四隅に過度の変形及びクラックが生じる
ことがないし、四隅近傍の各外部接続端子及び回路パタ
ーンが基材１１から剥離することがない。また、ソルダ
ーレジスト層１４及び各突出隅部１５ａ〜ｄは、同一行
程で四角状絶縁板基材１１の裏面１１ａに形成されてい
るので、コストの低減を図ることができる。また、外部
接続端子の厚さが、ソルダーレジスト層の厚さと同じ又
はそれより若干厚いので、この半導体搭載用基板をマザ
ーボードの表面に実装するとき、良好な半田付けができ
た。
【００１０】尚、本発明においては、前記具体的実施例
に示すものに限られず、目的、用途に応じて本発明の範
囲内で種々変更した実施例とすることができる。即ち、
四角状絶縁板基材の大きさ、素材等は特に限定されな
い。また、外部接続端子の数、隣接外部接続端子間の間
隔等、並びにソルダーレジスト層及び突出隅部の材質、
厚さ等も特に限定されない。更に、突出隅部は、ソルダ
ーレジスト層とは別の行程にて、例えばマーク印刷とし
て形成することもできる。
に示すものに限られず、目的、用途に応じて本発明の範
囲内で種々変更した実施例とすることができる。即ち、
四角状絶縁板基材の大きさ、素材等は特に限定されな
い。また、外部接続端子の数、隣接外部接続端子間の間
隔等、並びにソルダーレジスト層及び突出隅部の材質、
厚さ等も特に限定されない。更に、突出隅部は、ソルダ
ーレジスト層とは別の行程にて、例えばマーク印刷とし
て形成することもできる。
【００１１】
【発明の効果】本半導体搭載用基板は複数の突出隅部を
有するので、四角状絶縁板基材の四隅をその上方から金
型により打ち抜くとき、四角状絶縁板基材の四隅に過度
の変形及びクラックが生じることがないし、また、四隅
近傍の各外部接続端子等が四角状絶縁板基材から剥離し
たりすることもない。また、外部接続端子の厚さが、ソ
ルダーレジスト層の厚さと同じ又はそれより若干厚いの
で、この半導体搭載用基板をマザーボードの表面に実装
するとき、良好な半田付けができる。
有するので、四角状絶縁板基材の四隅をその上方から金
型により打ち抜くとき、四角状絶縁板基材の四隅に過度
の変形及びクラックが生じることがないし、また、四隅
近傍の各外部接続端子等が四角状絶縁板基材から剥離し
たりすることもない。また、外部接続端子の厚さが、ソ
ルダーレジスト層の厚さと同じ又はそれより若干厚いの
で、この半導体搭載用基板をマザーボードの表面に実装
するとき、良好な半田付けができる。
【図１】実施例に係る半導体搭載用基板の正面図であ
る。
る。
【図２】実施例に係る半導体搭載用基板の一部裏面図で
ある。
ある。
【図３】実施例に係る半導体搭載用基板の四隅部を打ち
抜く状態を示す説明図である。
抜く状態を示す説明図である。
【図４】従来例に係る半導体搭載用基板の四隅部を打ち
抜く状態を示す説明図である。
抜く状態を示す説明図である。
【図５】従来例において四隅部が打ち抜かれた半導体搭
載用基板の一部斜視図である。
載用基板の一部斜視図である。
１；半導体搭載用基板、１１；四角状絶縁板基材、１１
ａ；裏面、１２ａ〜ｄ；外側縁部、１３ａ〜ａ、１３ｂ
〜ｂ、１３ｃ〜ｃ、１３ｄ〜ｄ；外部接続端子、１４；
ソルダーレジスト層、１５ａ〜ｄ；突出隅部、１６；ク
ラック、Ａ；打抜き領域。
ａ；裏面、１２ａ〜ｄ；外側縁部、１３ａ〜ａ、１３ｂ
〜ｂ、１３ｃ〜ｃ、１３ｄ〜ｄ；外部接続端子、１４；
ソルダーレジスト層、１５ａ〜ｄ；突出隅部、１６；ク
ラック、Ａ；打抜き領域。
Claims (1)
- 【請求項１】 四角状絶縁板基材と、該四角状絶縁板基
材の四隅を除く各外側縁部に沿い間隔を付与して該四角
状絶縁板基材の裏面上に形成された複数の各外部接続端
子と、上記四角状絶縁板基材の裏面の全外側縁部を除く
中央部分に形成され、且つ上記外部接続端子の厚さと同
じ又はそれより薄い厚さのソルダーレジスト層と、上記
四角状絶縁板基材の裏面の四隅に上記ソルダーレジスト
層と同じ又はそれよりも厚い厚さにてそれぞれ形成され
た突出隅部と、を備えることを特徴とする半導体搭載用
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14134593A JPH06334061A (ja) | 1993-05-19 | 1993-05-19 | 半導体搭載用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14134593A JPH06334061A (ja) | 1993-05-19 | 1993-05-19 | 半導体搭載用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334061A true JPH06334061A (ja) | 1994-12-02 |
Family
ID=15289806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14134593A Pending JPH06334061A (ja) | 1993-05-19 | 1993-05-19 | 半導体搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334061A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196734A (ja) * | 2005-01-14 | 2006-07-27 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2007250675A (ja) * | 2006-03-14 | 2007-09-27 | Sanyo Electric Co Ltd | 回路基板及び半導体装置 |
| JP2011114179A (ja) * | 2009-11-27 | 2011-06-09 | Murata Mfg Co Ltd | 電子部品及びその製造方法 |
-
1993
- 1993-05-19 JP JP14134593A patent/JPH06334061A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196734A (ja) * | 2005-01-14 | 2006-07-27 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2007250675A (ja) * | 2006-03-14 | 2007-09-27 | Sanyo Electric Co Ltd | 回路基板及び半導体装置 |
| JP2011114179A (ja) * | 2009-11-27 | 2011-06-09 | Murata Mfg Co Ltd | 電子部品及びその製造方法 |
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