JPH06302766A - 集積回路用抵抗の形成方法および複数の多値抵抗を含む集積回路 - Google Patents
集積回路用抵抗の形成方法および複数の多値抵抗を含む集積回路Info
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- JPH06302766A JPH06302766A JP6054857A JP5485794A JPH06302766A JP H06302766 A JPH06302766 A JP H06302766A JP 6054857 A JP6054857 A JP 6054857A JP 5485794 A JP5485794 A JP 5485794A JP H06302766 A JPH06302766 A JP H06302766A
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】 一つのマスクレベルを使用して集積回路用の
多値の抵抗を形成する。 【構成】 本発明では、まず複数の溝が基板に構成され
る。各溝は特定の横方向のコンタクト領域、およびその
間に延びたより狭幅部を有する。第１の誘電体層の次に
高抵抗の第１の導電層および低抵抗の第２の導電層が供
給される。その後、構造は化学機械研磨によって平面化
される。その後、アニーリングによって、ドーパントが
拡散され、より広い端部領域は、多くドープされ、コン
タクト領域を形成する。溝の中間の幅狭部は、溝の幅に
依存するレベルにドープされる。これにより、溝幅に反
比例する抵抗値を有する抵抗要素が形成される。本方法
は、ＣＭＯＳ、バイポーラおよびバイポーラＣＭＯＳプ
ロセスと互換性を有する。
多値の抵抗を形成する。 【構成】 本発明では、まず複数の溝が基板に構成され
る。各溝は特定の横方向のコンタクト領域、およびその
間に延びたより狭幅部を有する。第１の誘電体層の次に
高抵抗の第１の導電層および低抵抗の第２の導電層が供
給される。その後、構造は化学機械研磨によって平面化
される。その後、アニーリングによって、ドーパントが
拡散され、より広い端部領域は、多くドープされ、コン
タクト領域を形成する。溝の中間の幅狭部は、溝の幅に
依存するレベルにドープされる。これにより、溝幅に反
比例する抵抗値を有する抵抗要素が形成される。本方法
は、ＣＭＯＳ、バイポーラおよびバイポーラＣＭＯＳプ
ロセスと互換性を有する。
Description
【０００１】
【産業上の利用分野】この発明は、集積回路用抵抗およ
び抵抗を形成する方法およびその方法によって形成され
る複数の多値抵抗を含む集積回路に関する。
び抵抗を形成する方法およびその方法によって形成され
る複数の多値抵抗を含む集積回路に関する。
【０００２】
【従来の技術】多値の線形抵抗は、集積回路中で、たと
えば、静的ランダムアクセス・メモリ（ＳＲＡＭ）回
路、モノリシックフィルタ、プログラム可能なリードオ
ンリーメモリ用または冗長回路用の可溶性リンクに必要
とされる。ＭＯＳ、バイポーラ、またはバイポーラＣＭ
ＯＳシリコン集積回路（ＢｉＣＭＯＳ）用に線形抵抗を
供給する既知の方法において、ポリシリコン層は、たと
えば、シリコン基板上に供給されたフィールド酸化物の
ような誘電体の厚い層の上に堆積される。ポリシリコン
層はパターン化され、抵抗構造を形成し、次に、選択的
に、イオン注入によってドープされる。ポリシリコン抵
抗構造は、典型的には、コンタクト電極を形成する多く
ドープされた端部領域、および所望の抵抗値を供給する
ために十分にドープされたコンタクト領域間に延びた抵
抗領域を含む。
えば、静的ランダムアクセス・メモリ（ＳＲＡＭ）回
路、モノリシックフィルタ、プログラム可能なリードオ
ンリーメモリ用または冗長回路用の可溶性リンクに必要
とされる。ＭＯＳ、バイポーラ、またはバイポーラＣＭ
ＯＳシリコン集積回路（ＢｉＣＭＯＳ）用に線形抵抗を
供給する既知の方法において、ポリシリコン層は、たと
えば、シリコン基板上に供給されたフィールド酸化物の
ような誘電体の厚い層の上に堆積される。ポリシリコン
層はパターン化され、抵抗構造を形成し、次に、選択的
に、イオン注入によってドープされる。ポリシリコン抵
抗構造は、典型的には、コンタクト電極を形成する多く
ドープされた端部領域、および所望の抵抗値を供給する
ために十分にドープされたコンタクト領域間に延びた抵
抗領域を含む。
【０００３】抵抗を製造する後の方法は、ｎまたはｐ型
オーミック抵抗を形成するために適用でき、特に低い、
そして中間の値を有する抵抗は、ＭＯＳおよびバイポー
ラタイプのデジタルおよびアナログＩＣに適用できる。
低から中間の抵抗値を有する抵抗（すなわち、単位面積
当たり１０〜１０００Ω）は、広い電圧範囲に渡って線
形である。たとえば、高密度の静的ランダムアクセス・
メモリ（ＳＲＡＭＳ）ように使用される、高い値（ギガ
Ω）の漏洩電流抵抗は、再現的に製造することは難し
い。というのは、ドープされないまたは少なくドープさ
れたポリシリコンが高抵抗を得るために必要であるから
である。
オーミック抵抗を形成するために適用でき、特に低い、
そして中間の値を有する抵抗は、ＭＯＳおよびバイポー
ラタイプのデジタルおよびアナログＩＣに適用できる。
低から中間の抵抗値を有する抵抗（すなわち、単位面積
当たり１０〜１０００Ω）は、広い電圧範囲に渡って線
形である。たとえば、高密度の静的ランダムアクセス・
メモリ（ＳＲＡＭＳ）ように使用される、高い値（ギガ
Ω）の漏洩電流抵抗は、再現的に製造することは難し
い。というのは、ドープされないまたは少なくドープさ
れたポリシリコンが高抵抗を得るために必要であるから
である。
【０００４】
【発明が解決しようとする課題】しかしながら、後者
は、誘発されるダメージおよび欠陥の影響を受けやす
く、それによって、品質が劣化し、漏洩を生じ、信頼性
が低下する。より重要なことは、集積回路上に多値の線
形抵抗を供給するためには、異なる値の各抵抗の抵抗部
分は、異なるドーパント投与量で、異なるドーピング・
レベルを供給するための個々の注入ステップが必要とな
る。したがって、複数の写真製版ステップが必須であ
り、マスク数は、必要な抵抗値の数に依存し、マスク数
が増大する欠点があった。
は、誘発されるダメージおよび欠陥の影響を受けやす
く、それによって、品質が劣化し、漏洩を生じ、信頼性
が低下する。より重要なことは、集積回路上に多値の線
形抵抗を供給するためには、異なる値の各抵抗の抵抗部
分は、異なるドーパント投与量で、異なるドーピング・
レベルを供給するための個々の注入ステップが必要とな
る。したがって、複数の写真製版ステップが必須であ
り、マスク数は、必要な抵抗値の数に依存し、マスク数
が増大する欠点があった。
【０００５】
【課題を解決するための手段】本発明は、上に述べられ
た問題を避ける集積回路用の抵抗構造、および、写真製
版ステップ数を減らすプロセスによって、多値の線形抵
抗を供給する特別の方法を提供することにある。
た問題を避ける集積回路用の抵抗構造、および、写真製
版ステップ数を減らすプロセスによって、多値の線形抵
抗を供給する特別の方法を提供することにある。
【０００６】本発明の一つの見地によれば、本発明は、
集積回路用の抵抗性導電体を形成する方法において、集
積回路の半導体基板の表面に急峻な側面を持つ溝を形成
し、その溝は第１の横寸法のコンタクト領域とそのコン
タクト領域間に延びた狭幅部を有し、溝の側壁および底
面に沿って、その溝内に空洞を有するように一様な誘電
体層を形成し、前記誘電体層の上に、高抵抗材料でコン
タクト領域を部分的に充填する十分な厚さを有し、少く
とも部分的に溝の狭幅部を充填する一様な第１の導電層
を形成し、溝が充填されたコンタクト領域、溝が充填さ
れない狭幅部の低抵抗材料の第２の導電層を形成し、選
択的に基板の表面上の誘電体層および第１および第２の
導電層を除去することによって前記の結果形成された構
造を平面化し、その後、高抵抗の第１の導電層から低抵
抗材料の第２の導電層へ内部拡散を行わせるせるために
十分な温度および十分な時間でアニーリングし、第１お
よび第２の導電層は前記アニーリングによって、溝の狭
幅部に延びた低抵抗コンタクト領域と比較的に高抵抗領
域とが組み合わされるように構成される。
集積回路用の抵抗性導電体を形成する方法において、集
積回路の半導体基板の表面に急峻な側面を持つ溝を形成
し、その溝は第１の横寸法のコンタクト領域とそのコン
タクト領域間に延びた狭幅部を有し、溝の側壁および底
面に沿って、その溝内に空洞を有するように一様な誘電
体層を形成し、前記誘電体層の上に、高抵抗材料でコン
タクト領域を部分的に充填する十分な厚さを有し、少く
とも部分的に溝の狭幅部を充填する一様な第１の導電層
を形成し、溝が充填されたコンタクト領域、溝が充填さ
れない狭幅部の低抵抗材料の第２の導電層を形成し、選
択的に基板の表面上の誘電体層および第１および第２の
導電層を除去することによって前記の結果形成された構
造を平面化し、その後、高抵抗の第１の導電層から低抵
抗材料の第２の導電層へ内部拡散を行わせるせるために
十分な温度および十分な時間でアニーリングし、第１お
よび第２の導電層は前記アニーリングによって、溝の狭
幅部に延びた低抵抗コンタクト領域と比較的に高抵抗領
域とが組み合わされるように構成される。
【０００７】したがって、分離された抵抗性導電層を有
する溝は、ただ一つの写真製版ステップによって形成で
きる。異なる抵抗値を有する第１および第２の導電層の
一様な層は溝内に堆積される。導電層は、溝内に形成さ
れる。溝の広幅部を低抵抗材料で充填するためには、多
量の第２の導電層が必要である。アニーリング後に２つ
の導電層の要素を内部拡散させることによって、その抵
抗値が溝の形に従って制御されるように導電性要素が形
成される。
する溝は、ただ一つの写真製版ステップによって形成で
きる。異なる抵抗値を有する第１および第２の導電層の
一様な層は溝内に堆積される。導電層は、溝内に形成さ
れる。溝の広幅部を低抵抗材料で充填するためには、多
量の第２の導電層が必要である。アニーリング後に２つ
の導電層の要素を内部拡散させることによって、その抵
抗値が溝の形に従って制御されるように導電性要素が形
成される。
【０００８】たとえば、高抵抗材料の第１の導電層およ
び低抵抗材料の第２の導電層は、それぞれドープされな
いまたは少しドープされた半導体および比較的多くドー
プされた半導体を含む。好ましくは、ポリシリコンの半
導体層は、たとえば、公知の化学蒸着法によって供給さ
れる。ポリシリコンの第１の層は、ドープしないかまた
は非常に少しドープされたポリシリコンを含むので高抵
抗層に形成される。第２の導電層は、常に多くドープさ
れたポリシリコンを含み、堆積が行われる間ドーピング
を行う（in situ）ＣＶＤ法によって蒸着される。
び低抵抗材料の第２の導電層は、それぞれドープされな
いまたは少しドープされた半導体および比較的多くドー
プされた半導体を含む。好ましくは、ポリシリコンの半
導体層は、たとえば、公知の化学蒸着法によって供給さ
れる。ポリシリコンの第１の層は、ドープしないかまた
は非常に少しドープされたポリシリコンを含むので高抵
抗層に形成される。第２の導電層は、常に多くドープさ
れたポリシリコンを含み、堆積が行われる間ドーピング
を行う（in situ）ＣＶＤ法によって蒸着される。
【０００９】基板表面の上に延びた半導体層は、アニー
リングされる前に除去され、ドープされまたはドープさ
れないポリシリコンの異なる量が充填された異なる幅の
溝が残る。アニーリングは、十分な時間および温度の適
当な周囲環境で実行され、多くドープされたポリシリコ
ン層から下方のドープされないまたは少なくドープされ
たポリシリコン層へ拡散される。このようにして、周囲
の構成（下方の誘電体または基板）中で相互にドーピン
グが行われることを避ける。
リングされる前に除去され、ドープされまたはドープさ
れないポリシリコンの異なる量が充填された異なる幅の
溝が残る。アニーリングは、十分な時間および温度の適
当な周囲環境で実行され、多くドープされたポリシリコ
ン層から下方のドープされないまたは少なくドープされ
たポリシリコン層へ拡散される。このようにして、周囲
の構成（下方の誘電体または基板）中で相互にドーピン
グが行われることを避ける。
【００１０】ドープされないポリシリコンの第１の層は
溝内で一様であるので、溝全体を充填するためには、多
くドープされたポリシリコンの量は溝の幅に依存する。
また、広幅部のコンタクト領域のためには多くドープさ
れたポリシリコンが必要であり、狭幅部に対してはドー
プされたポリシリコンの量は少しで足り、またはほとん
ど必要でない。このように、多くドープされたポリシリ
コン層からの大量のドーパント量が溝の広幅部に供給さ
れ、アニーリング後に、多くドープされた導電性の電極
が形成される。
溝内で一様であるので、溝全体を充填するためには、多
くドープされたポリシリコンの量は溝の幅に依存する。
また、広幅部のコンタクト領域のためには多くドープさ
れたポリシリコンが必要であり、狭幅部に対してはドー
プされたポリシリコンの量は少しで足り、またはほとん
ど必要でない。このように、多くドープされたポリシリ
コン層からの大量のドーパント量が溝の広幅部に供給さ
れ、アニーリング後に、多くドープされた導電性の電極
が形成される。
【００１１】コンタクト電極間の狭幅溝領域を充填する
ためには、多くドープされたポリシリコンは比較的に少
ない量で足り、従って、より少ないドーパント量が供給
される。従って、アニーリング後に、狭幅溝領域中の導
電層は、比較的少なくドーピングされ、導電性のコンタ
クト領域間の狭幅部は比較的に高抵抗の導電体が供給さ
れる。このように、ポリシリコンの導電層は、抵抗値が
溝の幅に反比例するように供給される。
ためには、多くドープされたポリシリコンは比較的に少
ない量で足り、従って、より少ないドーパント量が供給
される。従って、アニーリング後に、狭幅溝領域中の導
電層は、比較的少なくドーピングされ、導電性のコンタ
クト領域間の狭幅部は比較的に高抵抗の導電体が供給さ
れる。このように、ポリシリコンの導電層は、抵抗値が
溝の幅に反比例するように供給される。
【００１２】低抵抗値を有する抵抗を形成するために、
溝の狭幅領域は、比較的に大きい横寸法が必要となり、
溝を充填するためにより多くの量のドープされたポリシ
リコンが必要となる。高値抵抗を形成するためには、狭
幅部は、ドープしないあるいは少なくドープされた第１
のポリシリコン層によって十分に狭く充填される。この
ように、基板表面上に延びたポリシリコン層を除去した
後に、この領域に拡散するためにドープされたポリシリ
コンを利用する必要はない。したがって、多くドープさ
れた第２のポリシリコン層からのドーパントは、端部コ
ンタクト領域にのみ拡散される。
溝の狭幅領域は、比較的に大きい横寸法が必要となり、
溝を充填するためにより多くの量のドープされたポリシ
リコンが必要となる。高値抵抗を形成するためには、狭
幅部は、ドープしないあるいは少なくドープされた第１
のポリシリコン層によって十分に狭く充填される。この
ように、基板表面上に延びたポリシリコン層を除去した
後に、この領域に拡散するためにドープされたポリシリ
コンを利用する必要はない。したがって、多くドープさ
れた第２のポリシリコン層からのドーパントは、端部コ
ンタクト領域にのみ拡散される。
【００１３】本発明の他の見地によれば、集積回路用の
複数の多値の抵抗を形成する方法提供される。本発明
は、集積回路用の複数の抵抗値を有する抵抗を形成する
方法において、集積回路の半導体基板の表面に複数の急
峻な側面を持つ溝を形成し、各溝は所定の横寸法を有す
る第１および第２のコンタクト領域とそのコンタクト領
域間に延びた狭幅部を有し、その狭幅部は所望の抵抗値
になるように所定の横寸法に形成され、各溝の側壁およ
び底面上に誘電体層を形成し、その誘電体で囲まれた空
洞を溝内に形成し、前記誘電体層の上に形成され、コン
タクト領域を部分的に充填する十分な厚さを有し、少く
とも各溝の狭幅部を部分的に充填する高抵抗材料の第１
の導電層を形成し、第１の導電材料によって充填されて
いないコンタクト領域および狭幅領域を低抵抗材料の第
２の導電層によって充填し、それによって、異なる横寸
法を有する狭幅部が異なる厚さの第１および第２の導電
層によって充填され、選択的に基板の表面上の誘電体層
および第１および第２の導電層を除去することによっ
て、上記のステップで形成された構造を平面化し、第２
の導電層のドーパント不純物を高抵抗の第１の導電層に
内部拡散させるために十分な温度および十分な時間でア
ニーリングし、前記アニーリングによって、第１および
第２の導電層は組み合わされて、抵抗性コンタクト領域
では組み合わされた導電層になり、溝の狭幅部内では比
較的高抵抗の領域になり、狭幅部内の領域の抵抗値はそ
の幅に反比例するように構成される。
複数の多値の抵抗を形成する方法提供される。本発明
は、集積回路用の複数の抵抗値を有する抵抗を形成する
方法において、集積回路の半導体基板の表面に複数の急
峻な側面を持つ溝を形成し、各溝は所定の横寸法を有す
る第１および第２のコンタクト領域とそのコンタクト領
域間に延びた狭幅部を有し、その狭幅部は所望の抵抗値
になるように所定の横寸法に形成され、各溝の側壁およ
び底面上に誘電体層を形成し、その誘電体で囲まれた空
洞を溝内に形成し、前記誘電体層の上に形成され、コン
タクト領域を部分的に充填する十分な厚さを有し、少く
とも各溝の狭幅部を部分的に充填する高抵抗材料の第１
の導電層を形成し、第１の導電材料によって充填されて
いないコンタクト領域および狭幅領域を低抵抗材料の第
２の導電層によって充填し、それによって、異なる横寸
法を有する狭幅部が異なる厚さの第１および第２の導電
層によって充填され、選択的に基板の表面上の誘電体層
および第１および第２の導電層を除去することによっ
て、上記のステップで形成された構造を平面化し、第２
の導電層のドーパント不純物を高抵抗の第１の導電層に
内部拡散させるために十分な温度および十分な時間でア
ニーリングし、前記アニーリングによって、第１および
第２の導電層は組み合わされて、抵抗性コンタクト領域
では組み合わされた導電層になり、溝の狭幅部内では比
較的高抵抗の領域になり、狭幅部内の領域の抵抗値はそ
の幅に反比例するように構成される。
【００１４】このように、一連の横寸法が異なる溝を形
成することによって、一連の多値の抵抗が、同じ回路中
で同じプロセスステップを用いて同時に形成される。溝
内の堆積層の自己調節、および次の拡散ステップによる
コンタクト領域および抵抗領域のドーピングによって、
ドーパントの量は溝の幅によって制御される。したがっ
て、抵抗の抵抗値は、溝の狭幅部の幅に依存する。この
抵抗値は、レイアウト設計段階で決定される。一つの写
真製版ステップを用いて、抵抗の各値に対する異なる幅
の溝をエッチングする領域を形成するのみでよい。導電
性のコンタクト領域は、多くドープされかつ広い溝の領
域に供給される。したがって、電気的に導電性のコンタ
クト電極を形成するための追加のマスク・ステップが不
要になる。
成することによって、一連の多値の抵抗が、同じ回路中
で同じプロセスステップを用いて同時に形成される。溝
内の堆積層の自己調節、および次の拡散ステップによる
コンタクト領域および抵抗領域のドーピングによって、
ドーパントの量は溝の幅によって制御される。したがっ
て、抵抗の抵抗値は、溝の狭幅部の幅に依存する。この
抵抗値は、レイアウト設計段階で決定される。一つの写
真製版ステップを用いて、抵抗の各値に対する異なる幅
の溝をエッチングする領域を形成するのみでよい。導電
性のコンタクト領域は、多くドープされかつ広い溝の領
域に供給される。したがって、電気的に導電性のコンタ
クト電極を形成するための追加のマスク・ステップが不
要になる。
【００１５】その結果、抵抗要素は、溝絶縁を形成する
誘電体層によって保護され、溝の側壁および底部を形成
する基板によってシールドさる。アニーリングステップ
の間、または、その後、抵抗要素の４つの面（たとえ
ば、上面、底面、側面）の全てを絶縁するための堆積が
行われる間に誘電体層を形成してもよい。集積回路処理
の初期の段階において抵抗領域が形成されるので、導電
層の上に誘電性の絶縁を行った後、抵抗領域の上に他の
導電層を供給してもよく、それによって抵抗領域の上に
シールドが行われる。
誘電体層によって保護され、溝の側壁および底部を形成
する基板によってシールドさる。アニーリングステップ
の間、または、その後、抵抗要素の４つの面（たとえ
ば、上面、底面、側面）の全てを絶縁するための堆積が
行われる間に誘電体層を形成してもよい。集積回路処理
の初期の段階において抵抗領域が形成されるので、導電
層の上に誘電性の絶縁を行った後、抵抗領域の上に他の
導電層を供給してもよく、それによって抵抗領域の上に
シールドが行われる。
【００１６】抵抗シールドは、たとえば、集積回路のト
ランジスタのエミッタまたはゲートを構成するポリシリ
コンの導電層により形成してもよい。シールドは、少な
くドープされた抵抗領域のプロセスダメージ、または漏
洩パスまたは表面反転を発生させ、さらに高抵抗値を有
する抵抗の特性を劣化させるトラップを保護する。も
し、必要ならば、信頼性を改善するために、高抵抗（キ
ガΩ）に対して、この構造のシールドに電位を印加して
もよい。
ランジスタのエミッタまたはゲートを構成するポリシリ
コンの導電層により形成してもよい。シールドは、少な
くドープされた抵抗領域のプロセスダメージ、または漏
洩パスまたは表面反転を発生させ、さらに高抵抗値を有
する抵抗の特性を劣化させるトラップを保護する。も
し、必要ならば、信頼性を改善するために、高抵抗（キ
ガΩ）に対して、この構造のシールドに電位を印加して
もよい。
【００１７】本発明の他の見地によれば、複数の多値の
抵抗を有する集積回路が提供される。本発明は、複数の
多値抵抗を含む集積回路において、平面表面を有しその
中に複数の溝領域を形成する集積回路用基板を有し、そ
の各溝領域は急峻な側壁、底部および所定の横寸法の第
１および第２のコンタクト領域、およびその第１および
第２のコンタクト領域間に延びた異なる横寸法を有する
狭幅領域を有し、一様な誘電体層は、各溝領域の側壁お
よび底部の上に形成され、導電層は、一様な誘電体層の
上に各溝を充填するように形成され、導電層と誘電体層
は、ほぼ基板表面と同一平面上にあり、各溝のコンタク
ト領域中の導電層の表面領域は、電気的接触を形成する
ために十分大きくなるように形成され、各溝内で低抵抗
コンタクト領域を構成する導電層の抵抗は各溝の横寸法
に依存し、狭幅領域の高抵抗は狭幅部の横寸法に依存す
るように構成される。
抵抗を有する集積回路が提供される。本発明は、複数の
多値抵抗を含む集積回路において、平面表面を有しその
中に複数の溝領域を形成する集積回路用基板を有し、そ
の各溝領域は急峻な側壁、底部および所定の横寸法の第
１および第２のコンタクト領域、およびその第１および
第２のコンタクト領域間に延びた異なる横寸法を有する
狭幅領域を有し、一様な誘電体層は、各溝領域の側壁お
よび底部の上に形成され、導電層は、一様な誘電体層の
上に各溝を充填するように形成され、導電層と誘電体層
は、ほぼ基板表面と同一平面上にあり、各溝のコンタク
ト領域中の導電層の表面領域は、電気的接触を形成する
ために十分大きくなるように形成され、各溝内で低抵抗
コンタクト領域を構成する導電層の抵抗は各溝の横寸法
に依存し、狭幅領域の高抵抗は狭幅部の横寸法に依存す
るように構成される。
【００１８】本発明の他の見地によれば、複数の多値の
抵抗を有する集積回路が提供される。本発明は、複数の
抵抗性導電要素を含む集積回路において、平面表面を有
しその中に複数の溝領域を形成する集積回路用基板を有
し、その各溝領域は急峻な側壁、底部および所定の横寸
法の第１および第２のコンタクト領域、およびその第１
および第２のコンタクト領域間に延びた異なる横寸法を
有する狭幅領域を有し、一様な誘電体層は、各溝領域の
側壁および底部の上に形成され、導電層は、一様な誘電
体層の上に各溝を充填するように形成され、導電層と誘
電体層は、ほぼ基板表面と同一平面上にあり、各溝のコ
ンタクト領域中の導電層の表面領域は、電気的接触を形
成するために十分大きくなるように形成され、各溝内で
低抵抗コンタクト領域を構成する導電層の抵抗は各溝の
横寸法に反比例し、狭幅領域の高抵抗は狭幅部の横寸法
に反比例するように構成される。
抵抗を有する集積回路が提供される。本発明は、複数の
抵抗性導電要素を含む集積回路において、平面表面を有
しその中に複数の溝領域を形成する集積回路用基板を有
し、その各溝領域は急峻な側壁、底部および所定の横寸
法の第１および第２のコンタクト領域、およびその第１
および第２のコンタクト領域間に延びた異なる横寸法を
有する狭幅領域を有し、一様な誘電体層は、各溝領域の
側壁および底部の上に形成され、導電層は、一様な誘電
体層の上に各溝を充填するように形成され、導電層と誘
電体層は、ほぼ基板表面と同一平面上にあり、各溝のコ
ンタクト領域中の導電層の表面領域は、電気的接触を形
成するために十分大きくなるように形成され、各溝内で
低抵抗コンタクト領域を構成する導電層の抵抗は各溝の
横寸法に反比例し、狭幅領域の高抵抗は狭幅部の横寸法
に反比例するように構成される。
【００１９】集積回路用の多値抵抗は、溝の幾何学的配
置によって決定される抵抗値を有する導電層によって供
給される。このように、本発明では、集積回路用の導電
性要素を形成する方法、集積回路用の多値の抵抗を形成
する方法、複数の多値の抵抗を含む集積回路、および複
数の導電性要素を含む集積回路が供給され、それによっ
て、上に述べられた問題点は解決される。
置によって決定される抵抗値を有する導電層によって供
給される。このように、本発明では、集積回路用の導電
性要素を形成する方法、集積回路用の多値の抵抗を形成
する方法、複数の多値の抵抗を含む集積回路、および複
数の導電性要素を含む集積回路が供給され、それによっ
て、上に述べられた問題点は解決される。
【００２０】
【作用】本発明においては、まず複数の溝が基板に構成
される。各溝は特定の横方向のコンタクト領域、および
その間に延びたより狭幅部を有する。溝に充填されるよ
うに、第１の誘電体層の次に高抵抗の第１の導電層およ
び低抵抗の第２の導電層が供給される。溝を充填する第
２の導電層の量は溝の幅に依存する。その後、構造は化
学機械研磨によって平面化され、充分に平面化されたト
ポグラフィが供給される。第１および第２の導電層がそ
れぞれドープまたは非ドープのポリシリコン層から供給
されるとき、溝の寸法によって溝の各領域に含まれたド
ーパントの量が制御される。アニーリングによって、ド
ーパントが拡散され、より広い端部領域は、多くドープ
され、コンタクト領域を形成する。溝の中間の幅狭部
は、溝の幅に依存するレベルにドープされる。これによ
り、溝幅に反比例する抵抗値を有する抵抗要素が形成さ
れる。
される。各溝は特定の横方向のコンタクト領域、および
その間に延びたより狭幅部を有する。溝に充填されるよ
うに、第１の誘電体層の次に高抵抗の第１の導電層およ
び低抵抗の第２の導電層が供給される。溝を充填する第
２の導電層の量は溝の幅に依存する。その後、構造は化
学機械研磨によって平面化され、充分に平面化されたト
ポグラフィが供給される。第１および第２の導電層がそ
れぞれドープまたは非ドープのポリシリコン層から供給
されるとき、溝の寸法によって溝の各領域に含まれたド
ーパントの量が制御される。アニーリングによって、ド
ーパントが拡散され、より広い端部領域は、多くドープ
され、コンタクト領域を形成する。溝の中間の幅狭部
は、溝の幅に依存するレベルにドープされる。これによ
り、溝幅に反比例する抵抗値を有する抵抗要素が形成さ
れる。
【００２１】
【実施例】図１は、従来の既知の集積回路（ＩＣ）用の
抵抗構造１０を示す図である。集積回路用基板１２は、
図１（Ａ）のシリコン・ウェハ１２によって供給され
る。そのシリコン・ウェハ１２の上に、従来の誘電性の
絶縁材料の層１４が形成される。この絶縁材料の層１４
は、典型的には二酸化シリコンによって構成されるフィ
ールド酸化物である。ポリシリコン層１６は、総体的に
堆積されて、そして抵抗構造を形成するためにパターン
化される。ポリシリコン層はイオン注入によってｐまた
はｎにドープされ、所望の範囲の抵抗を有する抵抗部分
１８を供給する。抵抗構造の端部領域２０は、必要に応
じて、より多くドープされ、導電性のコンタクト電極を
供給する。
抵抗構造１０を示す図である。集積回路用基板１２は、
図１（Ａ）のシリコン・ウェハ１２によって供給され
る。そのシリコン・ウェハ１２の上に、従来の誘電性の
絶縁材料の層１４が形成される。この絶縁材料の層１４
は、典型的には二酸化シリコンによって構成されるフィ
ールド酸化物である。ポリシリコン層１６は、総体的に
堆積されて、そして抵抗構造を形成するためにパターン
化される。ポリシリコン層はイオン注入によってｐまた
はｎにドープされ、所望の範囲の抵抗を有する抵抗部分
１８を供給する。抵抗構造の端部領域２０は、必要に応
じて、より多くドープされ、導電性のコンタクト電極を
供給する。
【００２２】導電性の端子（図示されていない）は、従
来の金属コンタクト法によって供給される。したがっ
て、端部コンタクト領域および抵抗部分において、それ
ぞれ選択的に異なるドーパント量で２つの注入が行われ
ることが必要となる。同じ基板上で異なる抵抗値を有す
る抵抗は、異なる注入量を必要とするからである。した
がって、各々異なる注入に対して異なる写真製版および
マスキングステップが必要となる。
来の金属コンタクト法によって供給される。したがっ
て、端部コンタクト領域および抵抗部分において、それ
ぞれ選択的に異なるドーパント量で２つの注入が行われ
ることが必要となる。同じ基板上で異なる抵抗値を有す
る抵抗は、異なる注入量を必要とするからである。した
がって、各々異なる注入に対して異なる写真製版および
マスキングステップが必要となる。
【００２３】図２は、本発明の第１の実施例の集積回路
用抵抗構造を示す。図２（Ａ）は初期段階における集積
回路抵抗構造の部分平面図を示す。図２（Ｂ）、（Ｃ）
および（Ｄ）は、それぞれ、（Ａ）図の矢印IIＡ、IIＢ
およびIIＣに沿って切断された断面図を示す。本発明の
第１の実施例による抵抗を形成する方法において、集積
回路用基板３２は、図２（Ａ）、（Ｂ）、（Ｃ）および
（Ｄ）に示されるＰタイプ＜１００＞半導体シリコン・
ウェハ３２によって供給される。マスク層３４は平面基
板表面３６上に形成される。マスク層３４は、たとえ
ば、一つのシリコン酸化物層または好ましくは図２
（Ｂ）で示すようなハイブリッド多層構成によって形成
される。ハイブリッドのマスク層３４は、薄い酸化物層
３７、および比較的硬いマスク層３８のコーティング、
たとえばシリコン窒化物が化学機械研磨停止層として機
能するように堆積される。他のマスク材料３９の層、た
とえば、二酸化シリコンが、その上に溝のエッチングマ
スクとして機能するように成長または堆積される。マス
ク層３７、３８および３９は、写真製版、たとえば、フ
ォトリソグラフィでパターン化またはエッチングされ、
溝を形成するために基板表面の領域４０を露出する。
用抵抗構造を示す。図２（Ａ）は初期段階における集積
回路抵抗構造の部分平面図を示す。図２（Ｂ）、（Ｃ）
および（Ｄ）は、それぞれ、（Ａ）図の矢印IIＡ、IIＢ
およびIIＣに沿って切断された断面図を示す。本発明の
第１の実施例による抵抗を形成する方法において、集積
回路用基板３２は、図２（Ａ）、（Ｂ）、（Ｃ）および
（Ｄ）に示されるＰタイプ＜１００＞半導体シリコン・
ウェハ３２によって供給される。マスク層３４は平面基
板表面３６上に形成される。マスク層３４は、たとえ
ば、一つのシリコン酸化物層または好ましくは図２
（Ｂ）で示すようなハイブリッド多層構成によって形成
される。ハイブリッドのマスク層３４は、薄い酸化物層
３７、および比較的硬いマスク層３８のコーティング、
たとえばシリコン窒化物が化学機械研磨停止層として機
能するように堆積される。他のマスク材料３９の層、た
とえば、二酸化シリコンが、その上に溝のエッチングマ
スクとして機能するように成長または堆積される。マス
ク層３７、３８および３９は、写真製版、たとえば、フ
ォトリソグラフィでパターン化またはエッチングされ、
溝を形成するために基板表面の領域４０を露出する。
【００２４】図３は、本発明の第１の実施例の集積回路
用抵抗構造を示す。図３（Ａ）は図２の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図３（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図３（Ａ）図の矢印
IIIＡ、IIIＢおよびIIIＣに沿って切断された断面図を
示す。図３において、図２の基板表面３６に露出された
領域４０は、公知の異方性エッチングプロセスによって
エッチングされ、急峻な深い溝４２（４２ａ、４２ｂ、
４２ｃ）が形成される。平面図の図３（Ａ）において、
溝４２は長さ方向に形成され、２つの広幅の端部領域４
４間に延びた狭幅部４６（４６ａ、４６ｃ）が形成され
る。以下に説明されるように、異なる値の抵抗を形成す
るための溝は横方向、たとえば、狭幅部４６の幅方向に
変化する。溝の抵抗値は狭幅部の幅に反比例する。
用抵抗構造を示す。図３（Ａ）は図２の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図３（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図３（Ａ）図の矢印
IIIＡ、IIIＢおよびIIIＣに沿って切断された断面図を
示す。図３において、図２の基板表面３６に露出された
領域４０は、公知の異方性エッチングプロセスによって
エッチングされ、急峻な深い溝４２（４２ａ、４２ｂ、
４２ｃ）が形成される。平面図の図３（Ａ）において、
溝４２は長さ方向に形成され、２つの広幅の端部領域４
４間に延びた狭幅部４６（４６ａ、４６ｃ）が形成され
る。以下に説明されるように、異なる値の抵抗を形成す
るための溝は横方向、たとえば、狭幅部４６の幅方向に
変化する。溝の抵抗値は狭幅部の幅に反比例する。
【００２５】図４は、本発明の第１の実施例の集積回路
用抵抗構造を示す。図４（Ａ）は図３の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図４（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図４（Ａ）図の矢印
IVＡ、IVＢおよびIVＣに沿って切断された断面図を示
す。図４において、図３の溝４２は、たとえば、従来の
ＨＦ溶液によりエッチン洗浄される。その後、誘電体絶
縁層５０（たとえば、二酸化シリコン）によって全面が
覆われる。誘電体層５０（５０ａ、５０ｂ、５０ｃ）
は、絶縁側壁５２、各溝の底部５４、および溝内の空洞
６０（６０ａ、６０ｂ、６０ｃ）を形成する。誘電体層
５０は、マスク層３９と同一材料を用いてもよい。誘電
体層（酸化物層）５０は、従来の熱酸化法、酸化物の堆
積、または酸化物層の堆積の前後に熱酸化ステップを有
するハイブリッド方法を用いて形成してもよい。一例と
して、誘電体層（酸化物層）５０は、０．８μｍのＢｉ
ＣＭＯＳプロセス中で、酸化物層が０．５μｍの厚さに
形成される。
用抵抗構造を示す。図４（Ａ）は図３の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図４（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図４（Ａ）図の矢印
IVＡ、IVＢおよびIVＣに沿って切断された断面図を示
す。図４において、図３の溝４２は、たとえば、従来の
ＨＦ溶液によりエッチン洗浄される。その後、誘電体絶
縁層５０（たとえば、二酸化シリコン）によって全面が
覆われる。誘電体層５０（５０ａ、５０ｂ、５０ｃ）
は、絶縁側壁５２、各溝の底部５４、および溝内の空洞
６０（６０ａ、６０ｂ、６０ｃ）を形成する。誘電体層
５０は、マスク層３９と同一材料を用いてもよい。誘電
体層（酸化物層）５０は、従来の熱酸化法、酸化物の堆
積、または酸化物層の堆積の前後に熱酸化ステップを有
するハイブリッド方法を用いて形成してもよい。一例と
して、誘電体層（酸化物層）５０は、０．８μｍのＢｉ
ＣＭＯＳプロセス中で、酸化物層が０．５μｍの厚さに
形成される。
【００２６】図５は、本発明の第１の実施例の集積回路
用抵抗構造を示す。図５（Ａ）は図４の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図５（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図５（Ａ）図の矢印
VＡ、VＢおよびVＣに沿って切断された断面図を示す。
高抵抗材料の第１の導電層７０（７０ａ、７０ｂ、７０
ｃ）（たとえば、ドープされないまたは少なくドープさ
れた半導体、すなわち、ポリシリコン）が、公知のＬＰ
ＣＶＤ（低圧力ＣＶＤ）法によって全体的に一様に堆積
される。ポリシリコン層は一様であり、ポリシリコン層
７０の厚さは溝４２の端部４４を部分的に充填するよう
に選択され、それによって堆積されたポリシリコン層７
０内に空洞７４が形成される（図５（Ｃ））。もっとも
狭幅な溝領域（図５（Ｂ））は、完全に半導体材料の第
１の層によって充填される。一方、大きな溝の狭幅部４
６の部分７２は、部分的に第１のポリシリコン層によっ
て充填され、充填されない部分が一部残る（図５
（Ｄ））。
用抵抗構造を示す。図５（Ａ）は図４の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図５（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図５（Ａ）図の矢印
VＡ、VＢおよびVＣに沿って切断された断面図を示す。
高抵抗材料の第１の導電層７０（７０ａ、７０ｂ、７０
ｃ）（たとえば、ドープされないまたは少なくドープさ
れた半導体、すなわち、ポリシリコン）が、公知のＬＰ
ＣＶＤ（低圧力ＣＶＤ）法によって全体的に一様に堆積
される。ポリシリコン層は一様であり、ポリシリコン層
７０の厚さは溝４２の端部４４を部分的に充填するよう
に選択され、それによって堆積されたポリシリコン層７
０内に空洞７４が形成される（図５（Ｃ））。もっとも
狭幅な溝領域（図５（Ｂ））は、完全に半導体材料の第
１の層によって充填される。一方、大きな溝の狭幅部４
６の部分７２は、部分的に第１のポリシリコン層によっ
て充填され、充填されない部分が一部残る（図５
（Ｄ））。
【００２７】その後、低抵抗値を有する第２の導電層８
０（８０ｂ、８０ｃ）は、全体的に一様に堆積される
（図、５（Ｂ）〜（Ｄ））。多くドープされた半導体を
含む第２の導電層、たとえば、リンまたはボロンで多く
ドープされたポリシリコン８０の層は、この産業分野に
おいては頻繁に使用されている。ドープされたポリシリ
コン層８０は、たとえば、堆積が行われる間ドーピング
を行う（in situ）従来方法のポリシリコンＣＶＤ法に
よって形成される。
０（８０ｂ、８０ｃ）は、全体的に一様に堆積される
（図、５（Ｂ）〜（Ｄ））。多くドープされた半導体を
含む第２の導電層、たとえば、リンまたはボロンで多く
ドープされたポリシリコン８０の層は、この産業分野に
おいては頻繁に使用されている。ドープされたポリシリ
コン層８０は、たとえば、堆積が行われる間ドーピング
を行う（in situ）従来方法のポリシリコンＣＶＤ法に
よって形成される。
【００２８】一様なポリシリコン層８０は、典型的に
は、溝７０の中心の近くで凹部８２を形成し、この凹部
の輪郭は、堆積厚さおよび溝幅に依存する。しかしなが
ら、第２の層の厚さが十分であると（この例では約３５
０ｎｍ）、基板表面上の溝７０の残りの空洞部は完全に
充填される。したがって、この溝の広いコンタクト領域
４４は、誘電体層５０およびポリシリコン層７０と８０
によって充填される。これらの誘電体層５０およびポリ
シリコン層７０と８０の各々は、また溝４２のまわりの
基板３２の表面上のマスク層３４の表面上に延びる。こ
の溝の狭幅部４６は、第１の誘電体層５０、第１のポリ
シリコン層７０および狭幅部の幅に依存する第２のポリ
シリコン層８０（少量又はゼロ）によって充填される
（図５（Ｂ）〜（Ｄ））。
は、溝７０の中心の近くで凹部８２を形成し、この凹部
の輪郭は、堆積厚さおよび溝幅に依存する。しかしなが
ら、第２の層の厚さが十分であると（この例では約３５
０ｎｍ）、基板表面上の溝７０の残りの空洞部は完全に
充填される。したがって、この溝の広いコンタクト領域
４４は、誘電体層５０およびポリシリコン層７０と８０
によって充填される。これらの誘電体層５０およびポリ
シリコン層７０と８０の各々は、また溝４２のまわりの
基板３２の表面上のマスク層３４の表面上に延びる。こ
の溝の狭幅部４６は、第１の誘電体層５０、第１のポリ
シリコン層７０および狭幅部の幅に依存する第２のポリ
シリコン層８０（少量又はゼロ）によって充填される
（図５（Ｂ）〜（Ｄ））。
【００２９】図６は、本発明の第１の実施例の集積回路
用抵抗構造を示す。図６（Ａ）は図５の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図６（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図６（Ａ）図の矢印
VIＡ、VIＢおよびVIＣに沿って切断された断面図を示
す。図６において、図５に示される誘電体層の部分５０
と第１のポリシリコン層７０およびて第２のポリシリコ
ン層８０、および基板表面の上に延びたマスク層３９
は、選択的に除去される。すなわち、エッチングバック
され、溝は基板表面上に形成された化学機械研磨停止層
３８と同一の平面レベルになるように形成される。その
結果、この溝構造は、ドープされない第１のポリシリコ
ン層７０およびドープされた第２のポリシリコン層８０
によって充填された端部コンタクト領域と（図６
（Ｃ））、ドープされない第１のポリシリコン層７０に
よって充填された端部コンタクト領域間の狭幅領域（図
６（Ｂ））と、溝の狭幅領域の幅に依存してドープされ
た第２のポリシリコン層８０の領域（図６（Ｄ））とか
ら構成される。もっとも狭幅の溝は、第１のポリシリコ
ン層７０のみで完全に充填される。エッチバックは、化
学機械研磨プロセスによって実行され、充分に平面化さ
れた表面、比較的堅い基板表面上の研磨停止層を供給す
るシリコン窒化物層３８の層を供給することが好まし
い。
用抵抗構造を示す。図６（Ａ）は図５の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図６（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図６（Ａ）図の矢印
VIＡ、VIＢおよびVIＣに沿って切断された断面図を示
す。図６において、図５に示される誘電体層の部分５０
と第１のポリシリコン層７０およびて第２のポリシリコ
ン層８０、および基板表面の上に延びたマスク層３９
は、選択的に除去される。すなわち、エッチングバック
され、溝は基板表面上に形成された化学機械研磨停止層
３８と同一の平面レベルになるように形成される。その
結果、この溝構造は、ドープされない第１のポリシリコ
ン層７０およびドープされた第２のポリシリコン層８０
によって充填された端部コンタクト領域と（図６
（Ｃ））、ドープされない第１のポリシリコン層７０に
よって充填された端部コンタクト領域間の狭幅領域（図
６（Ｂ））と、溝の狭幅領域の幅に依存してドープされ
た第２のポリシリコン層８０の領域（図６（Ｄ））とか
ら構成される。もっとも狭幅の溝は、第１のポリシリコ
ン層７０のみで完全に充填される。エッチバックは、化
学機械研磨プロセスによって実行され、充分に平面化さ
れた表面、比較的堅い基板表面上の研磨停止層を供給す
るシリコン窒化物層３８の層を供給することが好まし
い。
【００３０】図７は、本発明の第１の実施例の集積回路
用抵抗構造を示す。図７（Ａ）は図６の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図７（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図７（Ａ）図の矢印
VIIＡ、VIIＢおよびVIIＣに沿って切断された断面図を
示す。シリコン基板表面上のエッチング停止層３８の上
に堆積された層を選択的に除去した後に、この構造はア
ニーリングされる。アニーリングは、十分な時間と温度
の雰囲気のもとで実行され、ドープされたポリシリコン
層８０からドープされないポリシリコン層７０へドーパ
ントが拡散され、周囲の基板のドーピングが交差するこ
とを避ける。たとえば、アニーリングは、８５０゜〜１
０００゜Ｃの酸素雰囲気中で実行され、それによって、
露出されたポリシリコン上のＳｉＯ2層が形成され、ド
ーパントの外部拡散が防止される。アニーリングの間、
ドーパントは多くドープされた第２のポリシリコン層８
０から第１のポリシリコン層７０に拡散され、それによ
り導電層９０ａ、９０ｃが形成される。各溝内の導電層
９０ａ、９０ｃにおいて、広い端部コンタクト領域中の
ドーピングは、狭幅部のドーピングより多くなる。
用抵抗構造を示す。図７（Ａ）は図６の次の段階におけ
る集積回路抵抗構造の部分平面図を示す。図７（Ｂ）、
（Ｃ）および（Ｄ）は、それぞれ、図７（Ａ）図の矢印
VIIＡ、VIIＢおよびVIIＣに沿って切断された断面図を
示す。シリコン基板表面上のエッチング停止層３８の上
に堆積された層を選択的に除去した後に、この構造はア
ニーリングされる。アニーリングは、十分な時間と温度
の雰囲気のもとで実行され、ドープされたポリシリコン
層８０からドープされないポリシリコン層７０へドーパ
ントが拡散され、周囲の基板のドーピングが交差するこ
とを避ける。たとえば、アニーリングは、８５０゜〜１
０００゜Ｃの酸素雰囲気中で実行され、それによって、
露出されたポリシリコン上のＳｉＯ2層が形成され、ド
ーパントの外部拡散が防止される。アニーリングの間、
ドーパントは多くドープされた第２のポリシリコン層８
０から第１のポリシリコン層７０に拡散され、それによ
り導電層９０ａ、９０ｃが形成される。各溝内の導電層
９０ａ、９０ｃにおいて、広い端部コンタクト領域中の
ドーピングは、狭幅部のドーピングより多くなる。
【００３１】コンタクト領域の幅は、端部領域のドーパ
ント量を十分に供給できる程度に大きいので、低抵抗コ
ンタクト電極領域を構成できる。狭幅部は、ドーパント
量を少量供給する程度の幅であるために、必要な抵抗値
を有する抵抗構造部を形成できる。この溝のドーパント
量は、溝の横幅に比例する。
ント量を十分に供給できる程度に大きいので、低抵抗コ
ンタクト電極領域を構成できる。狭幅部は、ドーパント
量を少量供給する程度の幅であるために、必要な抵抗値
を有する抵抗構造部を形成できる。この溝のドーパント
量は、溝の横幅に比例する。
【００３２】したがって、狭幅溝領域９０ａには多くド
ープされたポリシリコンは存在しない。このように、ア
ニーリングの間に拡散に利用できるドーパントは存在し
ない。狭幅領域に充填されたドープされないまたは少な
くドープされた第１のポリシリコン層７０の抵抗値がこ
の狭幅領域の抵抗を決定する。それによって高抵抗値を
形成せきる。広い溝領域９０ｃ、端部コンタクト領域９
２は、ドープされたポリシリコンの第２の層８０を含む
ので、アニーリング中に多くのドーパントがドープされ
ないまたは少なくドープされた下方の第１のポリシリコ
ン層７０中に拡散する。より大きくドープされたポリシ
リコン層から下方のポリシリコン層へのドーパントの拡
散によって、溝の幅に応じた抵抗値を有する領域を形成
し、低抵抗値を供給できる。
ープされたポリシリコンは存在しない。このように、ア
ニーリングの間に拡散に利用できるドーパントは存在し
ない。狭幅領域に充填されたドープされないまたは少な
くドープされた第１のポリシリコン層７０の抵抗値がこ
の狭幅領域の抵抗を決定する。それによって高抵抗値を
形成せきる。広い溝領域９０ｃ、端部コンタクト領域９
２は、ドープされたポリシリコンの第２の層８０を含む
ので、アニーリング中に多くのドーパントがドープされ
ないまたは少なくドープされた下方の第１のポリシリコ
ン層７０中に拡散する。より大きくドープされたポリシ
リコン層から下方のポリシリコン層へのドーパントの拡
散によって、溝の幅に応じた抵抗値を有する領域を形成
し、低抵抗値を供給できる。
【００３３】アニーリング後に誘電体層（たとえば、二
酸化シリコン）が、従来の方法、すなわち、熱酸化法あ
るいは堆積によって、ポリシリコン層の上に供給されて
もよい。その後、従来の金属ステップ（たとえば、標準
のＣＭＯＳ多レベル金属法）によって、コンタクト部が
供給される。このように、このプロセスは、複数の異な
る横寸法を有する溝を形成する一つのマスク・レベルを
使用することによって、異なった複数の抵抗値を同時に
形成できる。集積回路上に多値の抵抗を形成するための
複数の写真製版および注入ステップを完全に回避でき
る。
酸化シリコン）が、従来の方法、すなわち、熱酸化法あ
るいは堆積によって、ポリシリコン層の上に供給されて
もよい。その後、従来の金属ステップ（たとえば、標準
のＣＭＯＳ多レベル金属法）によって、コンタクト部が
供給される。このように、このプロセスは、複数の異な
る横寸法を有する溝を形成する一つのマスク・レベルを
使用することによって、異なった複数の抵抗値を同時に
形成できる。集積回路上に多値の抵抗を形成するための
複数の写真製版および注入ステップを完全に回避でき
る。
【００３４】溝を充填する各層は一様であるので、実際
には、各抵抗の構造および電気的特性は溝の幾何学的配
置に依存する。このプロセスは、抵抗の抵抗値は溝の寸
法に依存して形成されるという従来なかった回路デザイ
ン・アプローチを使用する。追加のフォトリソグラフィ
のステップは、コンタクト電極を形成するために必要が
ない。したがって、溝を複数の導電層および誘電体層を
有する溝で充填した後は、一つの平面化ステップのみで
足りる。このために、複雑なアナログＢｉＣＭＯＳ法に
使用されるマスク・レベルの数が減少できる。さらに、
本方法によれば、プロセスの初期段階で、基板ウェハの
平面を保持している間、抵抗要素または局所的な相互接
続導体を形成できる。コンタクト部は同一平面上にある
ので、写真製版の問題に関するトポグラフィを考慮しな
くとも、両電極を供給できる。
には、各抵抗の構造および電気的特性は溝の幾何学的配
置に依存する。このプロセスは、抵抗の抵抗値は溝の寸
法に依存して形成されるという従来なかった回路デザイ
ン・アプローチを使用する。追加のフォトリソグラフィ
のステップは、コンタクト電極を形成するために必要が
ない。したがって、溝を複数の導電層および誘電体層を
有する溝で充填した後は、一つの平面化ステップのみで
足りる。このために、複雑なアナログＢｉＣＭＯＳ法に
使用されるマスク・レベルの数が減少できる。さらに、
本方法によれば、プロセスの初期段階で、基板ウェハの
平面を保持している間、抵抗要素または局所的な相互接
続導体を形成できる。コンタクト部は同一平面上にある
ので、写真製版の問題に関するトポグラフィを考慮しな
くとも、両電極を供給できる。
【００３５】本発明の抵抗構造は、溝の側壁および底部
を形成する基板によって、溝の側壁および底部は自然に
シールドされる。したがって、本発明によれば、既知の
方法によって形成される従来の抵抗構造の上面、側面ま
たは底面に充電される外部からの電荷の影響は、減少し
あるいは避けることができる。
を形成する基板によって、溝の側壁および底部は自然に
シールドされる。したがって、本発明によれば、既知の
方法によって形成される従来の抵抗構造の上面、側面ま
たは底面に充電される外部からの電荷の影響は、減少し
あるいは避けることができる。
【００３６】図８は、本発明の第２の実施例の集積回路
用抵抗構造を示す。図８の集積回路用の抵抗性導電体要
素を形成する方法においては、第１の実施例で述べられ
たように、基板１３２中に深い急峻な溝が供給され、広
いコンタクト領域およびその広いコンタクト領域間に延
びた比較的に狭い狭幅部を有する。その溝は、誘電体層
１５０で覆われる。それぞれドープしないまたはドープ
されたポリシリコンを含む第１の導電層および第２の導
電層の一様な層が溝内に供給される。
用抵抗構造を示す。図８の集積回路用の抵抗性導電体要
素を形成する方法においては、第１の実施例で述べられ
たように、基板１３２中に深い急峻な溝が供給され、広
いコンタクト領域およびその広いコンタクト領域間に延
びた比較的に狭い狭幅部を有する。その溝は、誘電体層
１５０で覆われる。それぞれドープしないまたはドープ
されたポリシリコンを含む第１の導電層および第２の導
電層の一様な層が溝内に供給される。
【００３７】第１の実施例で述べたのと同様に、溝構造
が平面化およびアニーリングされた後に、多くドープさ
れたコンタクト領域１９２間の狭幅部中に抵抗部を有す
る導電層１９０が供給される。その後、誘電体１９４
（たとえば、酸化物）は、ポリシリコン層１９０上に成
長または堆積される。その後、他のポリシリコン層１９
６（たとえば、約０．３５μｍの厚さのポリシリコンの
堆積層）が形成される。
が平面化およびアニーリングされた後に、多くドープさ
れたコンタクト領域１９２間の狭幅部中に抵抗部を有す
る導電層１９０が供給される。その後、誘電体１９４
（たとえば、酸化物）は、ポリシリコン層１９０上に成
長または堆積される。その後、他のポリシリコン層１９
６（たとえば、約０．３５μｍの厚さのポリシリコンの
堆積層）が形成される。
【００３８】後者の層（たとえば、ポリシリコン層１９
６）は、集積回路のトランジスタのゲートまたはエミッ
タ構造を形成する。ポリシリコン・キャップ１９６は、
次の酸化物および金属堆積、珪素化、およびエッチング
の全てのステップに対して抵抗シールドとして機能す
る。これらのすべては、プラズマ環境で抵抗構造に対し
て露出される。抵抗コンタクト領域およびポリシリコン
・シールドのためにコンタクト部１９８が供給され、従
来の３層金属相互接続が行われ、このようにして構造が
完成する。このように、抵抗は、溝の側壁および底面の
基板によってシールドされるのみでなく、さらに、ポリ
シリコン・シールド層は、抵抗領域の上部でもシールド
される。このシールドされた抵抗構造は、部分的に高値
抵抗（ギガΩ）を供給できる。
６）は、集積回路のトランジスタのゲートまたはエミッ
タ構造を形成する。ポリシリコン・キャップ１９６は、
次の酸化物および金属堆積、珪素化、およびエッチング
の全てのステップに対して抵抗シールドとして機能す
る。これらのすべては、プラズマ環境で抵抗構造に対し
て露出される。抵抗コンタクト領域およびポリシリコン
・シールドのためにコンタクト部１９８が供給され、従
来の３層金属相互接続が行われ、このようにして構造が
完成する。このように、抵抗は、溝の側壁および底面の
基板によってシールドされるのみでなく、さらに、ポリ
シリコン・シールド層は、抵抗領域の上部でもシールド
される。このシールドされた抵抗構造は、部分的に高値
抵抗（ギガΩ）を供給できる。
【００３９】プロセスの初期段階でシールドをすること
によって、エッチングの間、ドープされないまたは少な
くドープされた敏感なポリシリコン層が、大きな値の抵
抗において再現性または信頼性を低下させる危険性（た
とえば、プラズマ放射による）を低下させる。さらに、
抵抗を使用することによって、上部のポリシリコン・シ
ールドは、誘起された電荷を制御するために電位が供給
されるゲートとして機能する。この制御をしなければ、
大きな値の抵抗中で漏洩パスが生じる可能性がある。
によって、エッチングの間、ドープされないまたは少な
くドープされた敏感なポリシリコン層が、大きな値の抵
抗において再現性または信頼性を低下させる危険性（た
とえば、プラズマ放射による）を低下させる。さらに、
抵抗を使用することによって、上部のポリシリコン・シ
ールドは、誘起された電荷を制御するために電位が供給
されるゲートとして機能する。この制御をしなければ、
大きな値の抵抗中で漏洩パスが生じる可能性がある。
【００４０】本発明の実施例の他の変形においては、二
酸化シリコンの誘電体層が、堆積後の熱酸化によって形
成される。一方、ＣＶＤ二酸化シリコンの代わりに他の
既知の絶縁材料が使用される。たとえば、既知の酸化法
によって形成されたシリコン窒化物またはシリコン・オ
キシニトライド層、熱酸化またはＯＮＯ（酸化物ー窒化
物ー酸化物の複合物）プロセス、またはタンタル・ペン
トオキサイドのような金属酸化物等が使用される。
酸化シリコンの誘電体層が、堆積後の熱酸化によって形
成される。一方、ＣＶＤ二酸化シリコンの代わりに他の
既知の絶縁材料が使用される。たとえば、既知の酸化法
によって形成されたシリコン窒化物またはシリコン・オ
キシニトライド層、熱酸化またはＯＮＯ（酸化物ー窒化
物ー酸化物の複合物）プロセス、またはタンタル・ペン
トオキサイドのような金属酸化物等が使用される。
【００４１】化学機械研磨停止層は、他の硬い研磨停止
材料、たとえば、シリコン・カーバイドを含む。研磨停
止材料は、導電層または絶縁層以外の研磨阻止剤を含ま
なければならないので、シリコン・カーバイドは、研磨
の選択性を改善するために有利である。
材料、たとえば、シリコン・カーバイドを含む。研磨停
止材料は、導電層または絶縁層以外の研磨阻止剤を含ま
なければならないので、シリコン・カーバイドは、研磨
の選択性を改善するために有利である。
【００４２】この実施例においては、上述したように、
誘電体層５０はエッチングマスク層３９と同一の材料を
用いることができる。エッチングマスク層３９は、誘電
体層５０を除去する化学機械研磨ステップによって同時
に除去されることが好ましい。また、研磨停止層３８上
に延びている導電層７０、８０の一部もこの誘電体層５
０を除去する化学機械研磨ステップによって同時に除去
されることが好ましい。
誘電体層５０はエッチングマスク層３９と同一の材料を
用いることができる。エッチングマスク層３９は、誘電
体層５０を除去する化学機械研磨ステップによって同時
に除去されることが好ましい。また、研磨停止層３８上
に延びている導電層７０、８０の一部もこの誘電体層５
０を除去する化学機械研磨ステップによって同時に除去
されることが好ましい。
【００４３】従来、他のエッチングバック法、たとえ
ば、活性化イオンエッチングも使用されてきた。しかし
ながら、化学機械研磨による平面化は、充分に平面化さ
れた表面トポグラフィを供給できる有利さがある。特
に、２以上の電極に接触する同一平面上のコンタクトは
容易に行われる。このように、以降のステップを簡単化
し、写真製版とエッチングに関するトポグラフィ、導電
性の相互接続構造（特に、サブミクロン技術（たとえ
ば、＜０．５μｍ））を形成する問題を減少させる。
ば、活性化イオンエッチングも使用されてきた。しかし
ながら、化学機械研磨による平面化は、充分に平面化さ
れた表面トポグラフィを供給できる有利さがある。特
に、２以上の電極に接触する同一平面上のコンタクトは
容易に行われる。このように、以降のステップを簡単化
し、写真製版とエッチングに関するトポグラフィ、導電
性の相互接続構造（特に、サブミクロン技術（たとえ
ば、＜０．５μｍ））を形成する問題を減少させる。
【００４４】上述の実施例から明白なように、この実施
例のプロセスステップを修正するか、あるいは変更する
ことによって、本発明の範囲内で、各溝がそれぞれ絶縁
された抵抗性の導電層を供給することができる。本実施
例の方法によって形成され、低抵抗に制御された抵抗性
の回路要素は、局部の相互接続導体およびＤＣ導電体レ
ールにも使用できる。絶縁ポリシリコン・ヒューズはマ
スク無しプロセス、たとえば、上述の第１の実施例を適
用することによって形成でき、ドープしないまたは少な
くドープされたポリシリコンの高抵抗要素を供給する。
続いて、基板表面を有する構造レベルをエッチングバッ
クするステップの後、薄い導電層（たとえば、チタニウ
ムケイ化物）が、溝の狭幅領域中の高抵抗ポリシリコン
の表面上に供給される。
例のプロセスステップを修正するか、あるいは変更する
ことによって、本発明の範囲内で、各溝がそれぞれ絶縁
された抵抗性の導電層を供給することができる。本実施
例の方法によって形成され、低抵抗に制御された抵抗性
の回路要素は、局部の相互接続導体およびＤＣ導電体レ
ールにも使用できる。絶縁ポリシリコン・ヒューズはマ
スク無しプロセス、たとえば、上述の第１の実施例を適
用することによって形成でき、ドープしないまたは少な
くドープされたポリシリコンの高抵抗要素を供給する。
続いて、基板表面を有する構造レベルをエッチングバッ
クするステップの後、薄い導電層（たとえば、チタニウ
ムケイ化物）が、溝の狭幅領域中の高抵抗ポリシリコン
の表面上に供給される。
【００４５】集積回路中の抵抗性導電体構成は、処理レ
ベルよりむしろ主に設計レベルで考慮される。本発明で
は、追加の層または特別の層は必要でない。種々のＩＣ
装置構造は、基本プロセス技術を変えることなく、プロ
セスの初期の段階で供給される。
ベルよりむしろ主に設計レベルで考慮される。本発明で
は、追加の層または特別の層は必要でない。種々のＩＣ
装置構造は、基本プロセス技術を変えることなく、プロ
セスの初期の段階で供給される。
【００４６】本発明の特別の実施例が上に詳細に記載さ
れたが、請求項で請求された範囲からはずれることなく
多くの実施例の変形、変更および適用ができる。
れたが、請求項で請求された範囲からはずれることなく
多くの実施例の変形、変更および適用ができる。
【００４７】
【発明の効果】上述のように、複雑なアナログＢｉＣＭ
ＯＳ回路が、少ない数のマスク・レベルおよびプロセス
ステップによって製造されるので、処理コストを減少す
ることができる
ＯＳ回路が、少ない数のマスク・レベルおよびプロセス
ステップによって製造されるので、処理コストを減少す
ることができる
【図１】従来の既知の集積回路用抵抗構造を示す。図１
（Ａ）は半導体基板ウェハおよびその上に形成された集
積回路用抵抗構造の断面図である。図１（Ｂ）は図１
（Ａ）の抵抗構造の表面を上から見た上面図である。
（Ａ）は半導体基板ウェハおよびその上に形成された集
積回路用抵抗構造の断面図である。図１（Ｂ）は図１
（Ａ）の抵抗構造の表面を上から見た上面図である。
【図２】本発明の第１の実施例の集積回路用抵抗構造を
示す。図２（Ａ）は初期段階における集積回路抵抗構造
の部分平面図を示す。図２（Ｂ）、（Ｃ）および（Ｄ）
は、それぞれ、図２（Ａ）の矢印IIＡ、IIＢおよびIIＣ
に沿って切断された断面図を示す。
示す。図２（Ａ）は初期段階における集積回路抵抗構造
の部分平面図を示す。図２（Ｂ）、（Ｃ）および（Ｄ）
は、それぞれ、図２（Ａ）の矢印IIＡ、IIＢおよびIIＣ
に沿って切断された断面図を示す。
【図３】本発明の第１の実施例の集積回路用抵抗構造を
示す。図３（Ａ）は図２の次の段階における集積回路抵
抗構造の部分平面図を示す。図３（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図３（Ａ）の矢印IIIＡ、IIIＢお
よびIIIＣに沿って切断された断面図を示す。
示す。図３（Ａ）は図２の次の段階における集積回路抵
抗構造の部分平面図を示す。図３（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図３（Ａ）の矢印IIIＡ、IIIＢお
よびIIIＣに沿って切断された断面図を示す。
【図４】本発明の第１の実施例の集積回路用抵抗構造を
示す。図４（Ａ）は図３の次の段階における集積回路抵
抗構造の部分平面図を示す。図４（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図４（Ａ）の矢印IVＡ、IVＢおよ
びIVＣに沿って切断された断面図を示す。
示す。図４（Ａ）は図３の次の段階における集積回路抵
抗構造の部分平面図を示す。図４（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図４（Ａ）の矢印IVＡ、IVＢおよ
びIVＣに沿って切断された断面図を示す。
【図５】本発明の第１の実施例の集積回路用抵抗構造を
示す。図５（Ａ）は図４の次の段階における集積回路抵
抗構造の部分平面図を示す。図５（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図５（Ａ）の矢印VＡ、VＢおよび
VＣに沿って切断された断面図を示す。
示す。図５（Ａ）は図４の次の段階における集積回路抵
抗構造の部分平面図を示す。図５（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図５（Ａ）の矢印VＡ、VＢおよび
VＣに沿って切断された断面図を示す。
【図６】本発明の第１の実施例の集積回路用抵抗構造を
示す。図６（Ａ）は図５の次の段階における集積回路抵
抗構造の部分平面図を示す。図６（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図６（Ａ）の矢印VIＡ、VIＢおよ
びVIＣに沿って切断された断面図を示す。
示す。図６（Ａ）は図５の次の段階における集積回路抵
抗構造の部分平面図を示す。図６（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図６（Ａ）の矢印VIＡ、VIＢおよ
びVIＣに沿って切断された断面図を示す。
【図７】本発明の第１の実施例の集積回路用抵抗構造を
示す。図７（Ａ）は図６の次の段階における集積回路抵
抗構造の部分平面図を示す。図７（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図７（Ａ）の矢印VIIＡ、VIIＢお
よびVIIＣに沿って切断された断面図を示す。
示す。図７（Ａ）は図６の次の段階における集積回路抵
抗構造の部分平面図を示す。図７（Ｂ）、（Ｃ）および
（Ｄ）は、それぞれ、図７（Ａ）の矢印VIIＡ、VIIＢお
よびVIIＣに沿って切断された断面図を示す。
【図８】本発明の第２の実施例の集積回路用抵抗構造を
示す。
示す。
１０ 抵抗構造 １２ シリコン・ウェハ １４ 絶縁材料層 １６ ポリシリコン層 １８ 抵抗部 ２０ 抵抗構造の端部領域 ３２ 半導体シリコン・ウェハ ３４ マスク層 ３６ 平面基板表面 ３７ 薄い酸化物層 ３８ マスク層 ３９ マスク層 ４０ 基板表面の領域 ４２ 溝 ４４ 広幅の端部領域 ４６ 狭幅部 ５０ 誘電体絶縁層 ５２ 絶縁側壁 ５４ 溝の底 ６０ 溝内の空洞 ７０ 第１の導電層 ７４ 空洞 ８０ 第２の導電層 ９０ 導電層 ９２ コンタクト領域 １９０ 導電層 １９２ コンタクト領域 １９４ 誘電体 １９６ ポリシリコン層 １９８ コンタクト部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エム・ボイド カナダ国，ケイ０エイ，３エム０，オンタ リオ，ウッドローン，ボックス 4020，ア ール．アール．＃３，マッコーネル レー ン 121 (72)発明者 ジョセフ・ピー・エラル カナダ国，ケイ２エイチ，９エイ６，オン タリオ，ネピーン，バーンブルック クレ ッセント 27 (72)発明者 シン・ピー・タイ カナダ国，ケイ２ジェイ，２ワイ５，オン タリオ，ネピーン，ストラドウィック ア ベニュー 54
Claims (16)
- 【請求項１】 集積回路用の抵抗性導電体を形成する方
法において：集積回路の半導体基板の表面に急峻な側面
を持つ溝を形成し、その溝は第１の横寸法のコンタクト
領域とそのコンタクト領域間に延びた狭幅部を有し、 溝の側壁および底面に沿って、その溝内に空洞を有する
ように一様な誘電体層を形成し、 前記誘電体層の上に、高抵抗材料でコンタクト領域を部
分的に充填する十分な厚さを有し、少くとも部分的に溝
の狭幅部を充填する一様な第１の導電層を形成し、 溝が充填されたコンタクト領域、溝が充填されない狭幅
部の低抵抗材料の第２の導電層を形成し、 選択的に基板の表面上の誘電体層および第１および第２
の導電層を除去することによって前記の結果形成された
構造を平面化し、 その後、高抵抗の第１の導電層から低抵抗材料の第２の
導電層へ内部拡散を行わせるせるために十分な温度およ
び十分な時間でアニーリングし、第１および第２の導電
層は前記アニーリングによって、溝の狭幅部に延びた低
抵抗コンタクト領域と比較的に高抵抗領域とが組み合わ
されることを特徴とする集積回路用抵抗の形成方法。 - 【請求項２】 請求項１の集積回路用抵抗の形成方法に
おいて、 前記誘電体層、および第１および第２の導電層を選択的
に除去するステップは、化学機械研磨法を含むことを特
徴とする集積回路用抵抗の形成方法。 - 【請求項３】 請求項１の集積回路用抵抗の形成方法に
おいて、 高抵抗材料の第１の導電層を供給するステップは、ドー
プされないまたは少なくドープされた半導体材料の層を
供給し、 導電性の低抵抗材料の第２の導電層は、比較的に多くド
ープされた半導体材料の層を供給し、 アニーリングステップは、比較的に多くドープされた半
導体材料からドープされないまたは少なくドープされた
半導体材料中にドーパントの内部拡散を生じさせ、 それによって、少なくドープされた半導体材料を含む溝
の狭幅部内に、多くドープされた半導体材料を含む低抵
抗コンタクト領域を形成することを特徴とする集積回路
用抵抗の形成方法。 - 【請求項４】 請求項３の集積回路用抵抗の形成方法に
おいて、 第１の導電層を供給するステップは、ポリシリコンの化
学蒸着のステップを含み、 第２の導電層を供給するステップは、堆積が行われる間
ドーピングを行う（insitu）ポリシリコンＣＶＤステッ
プを含むことを特徴とする集積回路用抵抗の形成方法。 - 【請求項５】 請求項２の集積回路用抵抗の形成方法に
おいて：基板は、化学機械研磨阻止層を含む平面表面を
有することを特徴とする集積回路用抵抗の形成方法。 - 【請求項６】 集積回路用の複数の抵抗値を有する抵抗
を形成する方法において：集積回路の半導体基板の表面
に複数の急峻な側面を持つ溝を形成し、各溝は所定の横
寸法を有する第１および第２のコンタクト領域とそのコ
ンタクト領域間に延びた狭幅部を有し、その狭幅部は所
望の抵抗値になるように所定の横寸法に形成され、 各溝の側壁および底面上に誘電体層を形成し、その誘電
体で囲まれた空洞を溝内に形成し、 前記誘電体層の上に形成され、コンタクト領域を部分的
に充填する十分な厚さを有し、少くとも各溝の狭幅部を
部分的に充填する高抵抗材料の第１の導電層を形成し、 第１の導電材料によって充填されていないコンタクト領
域および狭幅領域を低抵抗材料の第２の導電層によって
充填し、それによって、異なる横寸法を有する狭幅部が
異なる厚さの第１および第２の導電層によって充填さ
れ、 選択的に基板の表面上の誘電体層および第１および第２
の導電層を除去することによって、上記のステップで形
成された構造を平面化し、 第２の導電層のドーパント不純物を高抵抗の第１の導電
層に内部拡散させるために十分な温度および十分な時間
でアニーリングし、 前記アニーリングによって、第１および第２の導電層は
組み合わされて、抵抗性コンタクト領域では組み合わさ
れた導電層になり、溝の狭幅部内では比較的高抵抗の領
域になり、狭幅部内の領域の抵抗値はその幅に反比例す
ることを特徴とする集積回路用抵抗の形成方法。 - 【請求項７】 請求項６の集積回路用抵抗の形成方法に
おいて：化学機械研磨阻止表面層を有する基板を供給
し、 前記の構造を平面化するステップは、化学機械研磨によ
って平面表面層上に延びる導電層および誘電体層を選択
的に除去することを特徴とする集積回路用抵抗の形成方
法。 - 【請求項８】 請求項６の集積回路用抵抗の形成方法に
おいて：高抵抗材料の第１の導電層を供給するステップ
は、ドープされないまたは少なくドープされた半導体材
料層を供給し、 低抵抗材料の第２の導電層を供給するステップは、比較
的に多くドープされた半導体材料の層を供給し、 アニーリングステップは、比較的に多くドープされた半
導体材料からドープされないまたは少なくドープされた
半導体材料へ拡散を生じさせ、 それによって、各溝中に多くドープされた半導体材料を
含む低抵抗コンタクト領域および狭幅部中に高抵抗領域
を形成し、各溝の狭幅部内のドーピング・レベルは、各
溝の横寸法に比例することを特徴とする集積回路用抵抗
の形成方法。 - 【請求項９】 請求項６の集積回路用抵抗の形成方法に
おいて：第１の導電層を供給するステップは、ポリシリ
コンの化学蒸着法を含み、 第２の導電層を供給するステップは、堆積が行われる間
ドーピングを行う（insitu）ポリシリコンＣＶＤステッ
プを含むことを特徴とする集積回路用抵抗の形成方法。 - 【請求項１０】 請求項７の集積回路用抵抗の形成方法
において：前記平面化ステップは、基板表面と同一平面
の各導電性領域にコンタクト面積を供給するステップを
含み、さらに、前記同一平面上のコンタクト領域に電気
的接触を形成するステップを含むことを特徴とする集積
回路用抵抗の形成方法。 - 【請求項１１】 複数の多値抵抗を含む集積回路におい
て：平面表面を有しその中に複数の溝領域を形成する集
積回路用基板を有し、その各溝領域は急峻な側壁、底部
および所定の横寸法の第１および第２のコンタクト領
域、およびその第１および第２のコンタクト領域間に延
びた異なる横寸法を有する狭幅領域を有し、 一様な誘電体層は、各溝領域の側壁および底部の上に形
成され、導電層は、一様な誘電体層の上に各溝を充填す
るように形成され、 導電層と誘電体層は、ほぼ基板表面と同一平面上にあ
り、各溝のコンタクト領域中の導電層の表面領域は、電
気的接触を形成するために十分大きくなるように形成さ
れ、 各溝内で低抵抗コンタクト領域を構成する導電層の抵抗
は各溝の横寸法に依存し、狭幅領域の高抵抗は狭幅部の
横寸法に依存するを含ことを特徴とする集積回路。 - 【請求項１２】 請求項１１の集積回路において、 導電層は、ドープされた半導体材料を含み、各溝領域の
狭幅部中の導電層内のドーパントの濃度は、狭幅部の横
寸法に比例することを特徴とする集積回路。 - 【請求項１３】 請求項１２の集積回路において、 導電層は、ドープされたポリシリコンを含み、２つの段
階で堆積されたポリシリコンの第１および第２の一様な
層を含み、それにより境界がポリシリコンの第１および
第２の層間に存在することを特徴とする集積回路。 - 【請求項１４】 請求項１２の集積回路において、 誘電体層は、二酸化シリコン、シリコン窒化物、シリコ
ン・オキシニトライドのグループから選択されることを
特徴とする集積回路。 - 【請求項１５】 複数の抵抗性導電要素を含む集積回路
において：平面表面を有しその中に複数の溝領域を形成
する集積回路用基板を有し、その各溝領域は急峻な側
壁、底部および所定の横寸法の第１および第２のコンタ
クト領域、およびその第１および第２のコンタクト領域
間に延びた異なる横寸法を有する狭幅領域を有し、 一様な誘電体層は、各溝領域の側壁および底部の上に形
成され、導電層は、一様な誘電体層の上に各溝を充填す
るように形成され、 導電層と誘電体層は、ほぼ基板表面と同一平面上にあ
り、各溝のコンタクト領域中の導電層の表面領域は、電
気的接触を形成するために十分大きくなるように形成さ
れ、 各溝内で低抵抗コンタクト領域を構成する導電層の抵抗
は各溝の横寸法に反比例し、狭幅領域の高抵抗は狭幅部
の横寸法に反比例するを含ことを特徴とする集積回路。 - 【請求項１６】 請求項１５の集積回路において：各溝
中の導電層は、ドープされた半導体層を含み、その中
で、溝の各領域中のドーパント濃度は、溝の導電層領域
の横寸法に比例することを特徴とする集積回路。
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