JPH06302514A - 半導体量子箱の作製方法 - Google Patents
半導体量子箱の作製方法Info
- Publication number
- JPH06302514A JPH06302514A JP11648993A JP11648993A JPH06302514A JP H06302514 A JPH06302514 A JP H06302514A JP 11648993 A JP11648993 A JP 11648993A JP 11648993 A JP11648993 A JP 11648993A JP H06302514 A JPH06302514 A JP H06302514A
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- JP
- Japan
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- semiconductor layer
- quantum box
- semiconductor
- quantum
- gaas
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 量子箱とその上に積層形成される電子供給層
との接合界面の損傷を回避すると共に、量子箱自体の加
工寸法精度を高める。 【構成】 GaAs製の傾斜基板１の各テラス1a毎に、AlAs
製の半導体層２，GaAs製の半導体層３を夫々ラテラル成
長にて形成し、AlAs／GaAs超格子構造を作成し、これら
半導体層２，３の全面にこれを覆う態様で電子供給層を
構成するｎ−AlGaAs製の半導体層５を成長させ、その後
半導体層５をパターニングし、これをマスクとして半導
体層３を選択エッチングして量子箱４を作製する。
との接合界面の損傷を回避すると共に、量子箱自体の加
工寸法精度を高める。 【構成】 GaAs製の傾斜基板１の各テラス1a毎に、AlAs
製の半導体層２，GaAs製の半導体層３を夫々ラテラル成
長にて形成し、AlAs／GaAs超格子構造を作成し、これら
半導体層２，３の全面にこれを覆う態様で電子供給層を
構成するｎ−AlGaAs製の半導体層５を成長させ、その後
半導体層５をパターニングし、これをマスクとして半導
体層３を選択エッチングして量子箱４を作製する。
Description
【０００１】
【産業上の利用分野】本発明は超高速ディジタル用素
子，マイクロ波用素子及び電子波を利用した量子効果素
子等として用いる量子箱の作製方法に関する。
子，マイクロ波用素子及び電子波を利用した量子効果素
子等として用いる量子箱の作製方法に関する。
【０００２】
【従来の技術】高度情報化社会の発展に伴い超高速通信
システムが要求されているが、このシステムを構築する
ため超高速動作，低消費電力に優れるGaAs等の化合物半
導体素子、特に微細化構造において観察される量子効果
を利用する量子細線，量子箱の開発が行なわれている。
量子箱はキャリアを０次元方向、即ち３方向に対して閉
じ込めた構造であり、トンネル効果を用いた素子等への
応用が期待されている。
システムが要求されているが、このシステムを構築する
ため超高速動作，低消費電力に優れるGaAs等の化合物半
導体素子、特に微細化構造において観察される量子効果
を利用する量子細線，量子箱の開発が行なわれている。
量子箱はキャリアを０次元方向、即ち３方向に対して閉
じ込めた構造であり、トンネル効果を用いた素子等への
応用が期待されている。
【０００３】ところで従来このような量子箱の作製は、
通常GaAs製で所定方向に対して表面が段階的に傾斜し
た、所謂傾斜基板の各テラス面毎に傾斜方向と直交する
方向に２種の半導体層を形成して傾斜基板の傾斜方向に
超格子構造を作成し、その一の半導体層表面をエッチン
グして量子箱を形成した後、量子箱の表面を覆うよう電
子供給層を構成する他の半導体層を積層して作製してい
る。量子箱はその一辺を100 Å程度以下に加工する必要
上、その形成には主に微細加工技術が利用されている
（J.Vac.Sci.Technol B,Vol.6, Nov/Dec 1988 ）。前記
文献ではレジストとしてαＭ−CMS を用い、これをマス
クにしてRIE 法、又はRIBE法により加工する技術が提案
されている。
通常GaAs製で所定方向に対して表面が段階的に傾斜し
た、所謂傾斜基板の各テラス面毎に傾斜方向と直交する
方向に２種の半導体層を形成して傾斜基板の傾斜方向に
超格子構造を作成し、その一の半導体層表面をエッチン
グして量子箱を形成した後、量子箱の表面を覆うよう電
子供給層を構成する他の半導体層を積層して作製してい
る。量子箱はその一辺を100 Å程度以下に加工する必要
上、その形成には主に微細加工技術が利用されている
（J.Vac.Sci.Technol B,Vol.6, Nov/Dec 1988 ）。前記
文献ではレジストとしてαＭ−CMS を用い、これをマス
クにしてRIE 法、又はRIBE法により加工する技術が提案
されている。
【０００４】
【発明が解決しようとする課題】ところがこのような従
来の作製方法では、実際上量子箱をその一辺が100 Å程
度の立体に加工することが極めて難しく、またエッチン
グ加工のため量子箱表面とこの表面に積層される半導体
層である電子供給層との界面に加工誘起損傷が発生し、
特にRIBE法では接合界面の損傷が大きく、電子がトラッ
プされ、電子の供給が阻害されるという問題があった。
来の作製方法では、実際上量子箱をその一辺が100 Å程
度の立体に加工することが極めて難しく、またエッチン
グ加工のため量子箱表面とこの表面に積層される半導体
層である電子供給層との界面に加工誘起損傷が発生し、
特にRIBE法では接合界面の損傷が大きく、電子がトラッ
プされ、電子の供給が阻害されるという問題があった。
【０００５】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところは量子箱のエッチング成
形に先立って、超格子構造を構成する半導体層表面に電
子供給層としての他の半導体層を積層し、その後前記他
の半導体層をマスクとしてエッチングを行うことで良好
な加工精度が得られ、しかも量子箱と電子供給層との接
合界面の損傷も回避し得るようにした半導体量子箱の作
製方法を提供するにある。
あって、その目的とするところは量子箱のエッチング成
形に先立って、超格子構造を構成する半導体層表面に電
子供給層としての他の半導体層を積層し、その後前記他
の半導体層をマスクとしてエッチングを行うことで良好
な加工精度が得られ、しかも量子箱と電子供給層との接
合界面の損傷も回避し得るようにした半導体量子箱の作
製方法を提供するにある。
【０００６】
【課題を解決するための手段】本発明に係る半導体量子
箱の作製方法は、傾斜基板表面に組成の異なる半導体層
を並列形成して超格子構造とし、この超格子構造を構成
する半導体層の表面に電子供給層を構成する他の半導体
層を積層した後、該他の半導体層をマスクとして前記超
格子構造を構成する一の半導体層を選択エッチングし、
量子箱を作製することを特徴とする。
箱の作製方法は、傾斜基板表面に組成の異なる半導体層
を並列形成して超格子構造とし、この超格子構造を構成
する半導体層の表面に電子供給層を構成する他の半導体
層を積層した後、該他の半導体層をマスクとして前記超
格子構造を構成する一の半導体層を選択エッチングし、
量子箱を作製することを特徴とする。
【０００７】
【作用】本発明方法にあっては、超格子構造を構成する
半導体層の表面に電子供給層としての半導体層を積層し
た後、この半導体層をパターニングし、これをマスクと
して超格子構造を構成する一の半導体層の選択エッチン
グを行うことで、接合界面の損傷を回避し得ると共に、
エッチング加工精度も高め得る。
半導体層の表面に電子供給層としての半導体層を積層し
た後、この半導体層をパターニングし、これをマスクと
して超格子構造を構成する一の半導体層の選択エッチン
グを行うことで、接合界面の損傷を回避し得ると共に、
エッチング加工精度も高め得る。
【０００８】
【実施例】以下本発明方法をその実施例を示す図面に基
づき具体的に説明する。図１は本発明に係る半導体量子
箱の作製方法にて作製した量子箱の斜視図であり、図中
１はGaAs製の傾斜基板、２はAlAs製の半導体層、３はGa
As製の半導体層、４はGaAs製の量子箱、５は導電性がｎ
型のAlGaAs製の電子供給層を構成する半導体層である。
づき具体的に説明する。図１は本発明に係る半導体量子
箱の作製方法にて作製した量子箱の斜視図であり、図中
１はGaAs製の傾斜基板、２はAlAs製の半導体層、３はGa
As製の半導体層、４はGaAs製の量子箱、５は導電性がｎ
型のAlGaAs製の電子供給層を構成する半導体層である。
【０００９】傾斜基板１は(100) 面を所定方向に１°オ
フとして段階的に傾斜させてあり、その各平坦面、即ち
テラス1aは長さ（傾斜基板１の傾斜方向における長さ）
160Åで、その表面にはラテラル成長法により1/2幅、即
ち80Åの幅で半導体層２，３が傾斜基板１の傾斜方向と
直交する向きに延在形成されて、傾斜基板１の傾斜方向
に半導体層２，３が交互するの超格子構造が構成されて
いる。
フとして段階的に傾斜させてあり、その各平坦面、即ち
テラス1aは長さ（傾斜基板１の傾斜方向における長さ）
160Åで、その表面にはラテラル成長法により1/2幅、即
ち80Åの幅で半導体層２，３が傾斜基板１の傾斜方向と
直交する向きに延在形成されて、傾斜基板１の傾斜方向
に半導体層２，３が交互するの超格子構造が構成されて
いる。
【００１０】なお半導体層２，３の幅は傾斜基板１の傾
斜角度によって異なってくることは勿論である。そして
半導体層３はそのテラス1aの幅方向における所定の位置
に幅100 Åの部分を残してその両側をエッチング除去す
ることで量子箱４が形成されている。半導体層２は厚さ
300 Å, 半導体層３における量子箱４を除く他の部分の
厚さは100 Å程度であり、誤差は10Å以下である。
斜角度によって異なってくることは勿論である。そして
半導体層３はそのテラス1aの幅方向における所定の位置
に幅100 Åの部分を残してその両側をエッチング除去す
ることで量子箱４が形成されている。半導体層２は厚さ
300 Å, 半導体層３における量子箱４を除く他の部分の
厚さは100 Å程度であり、誤差は10Å以下である。
【００１１】量子箱４は厚さ：200 Å, 幅：100 Å, 長
さ：80Åの直方体形をなしている。これら各テラス1aに
形成されている量子箱４の表面及びその周囲の半導体層
２，３表面を覆う態様で厚さ200 Å, 幅500 Åで半導体
層５が積層形成されている。
さ：80Åの直方体形をなしている。これら各テラス1aに
形成されている量子箱４の表面及びその周囲の半導体層
２，３表面を覆う態様で厚さ200 Å, 幅500 Åで半導体
層５が積層形成されている。
【００１２】半導体層２，３，５の禁制帯幅は下記の如
くに設定されている。 半導体層２の禁制帯幅≧半導体層５の禁制帯幅＞半導体
層３の禁制帯幅 なお実施例では半導体層３の幅は量子箱４の幅100 Åよ
りも広い500 Åとなっているが、量子箱４の幅と略同じ
幅寸法であってもよい。半導体層２，３及び５相互の組
成については上記した場合に限らず、表１の如き組合せ
で構成してもよい。
くに設定されている。 半導体層２の禁制帯幅≧半導体層５の禁制帯幅＞半導体
層３の禁制帯幅 なお実施例では半導体層３の幅は量子箱４の幅100 Åよ
りも広い500 Åとなっているが、量子箱４の幅と略同じ
幅寸法であってもよい。半導体層２，３及び５相互の組
成については上記した場合に限らず、表１の如き組合せ
で構成してもよい。
【００１３】
【表１】
【００１４】次にこのような量子箱の作製方法について
説明する。図２〜図４は量子箱４の作製方法をその主要
工程順に示す説明図である。図２に示す如く(100) 面を
所定方向に対し１°オフとして傾斜面としたGaAs製の傾
斜基板１の各テラス1a上に、そのテラス1aの長さ160 Å
の1/2の幅で各テラス1aの奥側にAlAs製の半導体層２
を、また端部側にGaAs製の半導体層３を各テラス1aの幅
方向に夫々表面が面一となるよう形成し、傾斜基板１の
傾斜方向に対して半導体層２，３を夫々80Åの幅で交互
に配した超格子構造を作製する。
説明する。図２〜図４は量子箱４の作製方法をその主要
工程順に示す説明図である。図２に示す如く(100) 面を
所定方向に対し１°オフとして傾斜面としたGaAs製の傾
斜基板１の各テラス1a上に、そのテラス1aの長さ160 Å
の1/2の幅で各テラス1aの奥側にAlAs製の半導体層２
を、また端部側にGaAs製の半導体層３を各テラス1aの幅
方向に夫々表面が面一となるよう形成し、傾斜基板１の
傾斜方向に対して半導体層２，３を夫々80Åの幅で交互
に配した超格子構造を作製する。
【００１５】次に図３に示す如く半導体層２，３の表面
全面を覆う態様で、これらの表面に導電性がｎ型のAlGa
As製の半導体層５を厚さ200 Åで均一に積層形成する。
この半導体層５を半導体層３に対するエッチング用マス
クとすべく図４に示す如く幅500 Åの帯状にパターニン
グする。このとき半導体層５の幅は後に形成すべき量子
箱４の幅100 Åと同じ幅でもよいが、これよりも長く形
成してもよく、半導体層５の加工幅は余裕を持って設定
することが可能である。
全面を覆う態様で、これらの表面に導電性がｎ型のAlGa
As製の半導体層５を厚さ200 Åで均一に積層形成する。
この半導体層５を半導体層３に対するエッチング用マス
クとすべく図４に示す如く幅500 Åの帯状にパターニン
グする。このとき半導体層５の幅は後に形成すべき量子
箱４の幅100 Åと同じ幅でもよいが、これよりも長く形
成してもよく、半導体層５の加工幅は余裕を持って設定
することが可能である。
【００１６】その後、半導体層５をマスクに用いて半導
体層３を選択エッチングする。エッチングにはドライエ
ッチング，ウェットエッチングのいずれでもよい。ドラ
イエッチングは、例えば真空度0.1Torr のもとでＣCl2
Ｆ2 ：Heを１：１で混合したガスを用いてエッチング速
度１μｍ／分，エッチング選択比（GaAs／AlGaAs）200
で行なう。またウェットエッチングの場合はクエン酸：
Ｈ2 Ｏ2 を３：１で混合した液を用いてエッチング速度
4000Å／分，エッチング選択比（GaAs／AlGaAs）160 で
行なう。これによって図１に示す如き量子箱４を得る。
体層３を選択エッチングする。エッチングにはドライエ
ッチング，ウェットエッチングのいずれでもよい。ドラ
イエッチングは、例えば真空度0.1Torr のもとでＣCl2
Ｆ2 ：Heを１：１で混合したガスを用いてエッチング速
度１μｍ／分，エッチング選択比（GaAs／AlGaAs）200
で行なう。またウェットエッチングの場合はクエン酸：
Ｈ2 Ｏ2 を３：１で混合した液を用いてエッチング速度
4000Å／分，エッチング選択比（GaAs／AlGaAs）160 で
行なう。これによって図１に示す如き量子箱４を得る。
【００１７】半導体層５の幅が500 Åで量子箱４の幅10
0 Åよりも広く形成されているから半導体層５の下側に
までエッチングすることとなるが、このエッチング深さ
は単に時間制御で行うことが出来るため正確な寸法制御
が可能である。
0 Åよりも広く形成されているから半導体層５の下側に
までエッチングすることとなるが、このエッチング深さ
は単に時間制御で行うことが出来るため正確な寸法制御
が可能である。
【００１８】
【発明の効果】以上の如く本発明に係る半導体量子箱の
作製方法にあっては、超格子構造を構成する半導体層の
表面に電子供給層を構成する他の半導体層を積層した
後、この他の半導体層をマスクにして前記超格子構造を
構成する一の半導体層を選択エッチングすることで量子
箱を作製するから、電子供給層と量子箱との接合界面の
損傷を回避出来、しかも量子箱を高い寸法精度で形成す
ることが出来る等本発明は優れた効果を奏する。
作製方法にあっては、超格子構造を構成する半導体層の
表面に電子供給層を構成する他の半導体層を積層した
後、この他の半導体層をマスクにして前記超格子構造を
構成する一の半導体層を選択エッチングすることで量子
箱を作製するから、電子供給層と量子箱との接合界面の
損傷を回避出来、しかも量子箱を高い寸法精度で形成す
ることが出来る等本発明は優れた効果を奏する。
【図１】本発明に係る半導体量子箱の作製方法により作
製した量子箱を示す部分破砕斜視図である。
製した量子箱を示す部分破砕斜視図である。
【図２】本発明に係る半導体量子箱の作製方法の主要作
製工程を示す説明図である。
製工程を示す説明図である。
【図３】本発明に係る半導体量子箱の作製方法の主要作
製工程を示す説明図である。
製工程を示す説明図である。
【図４】本発明に係る半導体量子箱の作製方法の主要作
製工程を示す説明図である。
製工程を示す説明図である。
１ 傾斜基板 ２ 半導体層 ３ 半導体層 ４ 量子箱 ５ 電子供給層を構成する半導体層
Claims (1)
- 【請求項１】 傾斜基板表面に組成の異なる半導体層を
並列形成して超格子構造とし、この超格子構造を構成す
る半導体層の表面に電子供給層を構成する他の半導体層
を積層した後、該他の半導体層をマスクとして前記超格
子構造を構成する一の半導体層を選択エッチングし、量
子箱を作製することを特徴とする半導体量子箱の作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11648993A JPH06302514A (ja) | 1993-04-19 | 1993-04-19 | 半導体量子箱の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11648993A JPH06302514A (ja) | 1993-04-19 | 1993-04-19 | 半導体量子箱の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302514A true JPH06302514A (ja) | 1994-10-28 |
Family
ID=14688395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11648993A Pending JPH06302514A (ja) | 1993-04-19 | 1993-04-19 | 半導体量子箱の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302514A (ja) |
-
1993
- 1993-04-19 JP JP11648993A patent/JPH06302514A/ja active Pending
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