JP3341757B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、例えば、光電子集積回路装置（ＯＥ
ＩＣ）に適用して好適なものである。
の製造方法に関し、例えば、光電子集積回路装置（ＯＥ
ＩＣ）に適用して好適なものである。
【０００２】
【従来の技術】整数指数（ＭＮＫ）（例えば、（１１
１））の結晶面から小角オフした結晶面を形成する場
合、結晶成長により作製されたインゴットを（ＭＮＫ）
面から小角オフした方向からスライスする方法が従来よ
り用いられている。
１））の結晶面から小角オフした結晶面を形成する場
合、結晶成長により作製されたインゴットを（ＭＮＫ）
面から小角オフした方向からスライスする方法が従来よ
り用いられている。
【０００３】
【発明が解決しようとする課題】しかし、（ＭＮＫ）面
から小角オフした方向からのスライスにより（ＭＮＫ）
面の小角オフ面を形成する上述の従来の方法では、スラ
イスにより得られるウエハーの面全体が小角オフ面とな
ってしまい、同一ウエハー上に面指数あるいはオフ角が
異なる複数の小角オフ面を形成することは不可能であ
る。従って、このようなウエハーを用いて例えば光素子
と電子素子とが集積されたＯＥＩＣなどを製造する場合
には、小角オフ面の面指数あるいはオフ角を各素子が形
成される場所ごとに設定することは不可能であった。
から小角オフした方向からのスライスにより（ＭＮＫ）
面の小角オフ面を形成する上述の従来の方法では、スラ
イスにより得られるウエハーの面全体が小角オフ面とな
ってしまい、同一ウエハー上に面指数あるいはオフ角が
異なる複数の小角オフ面を形成することは不可能であ
る。従って、このようなウエハーを用いて例えば光素子
と電子素子とが集積されたＯＥＩＣなどを製造する場合
には、小角オフ面の面指数あるいはオフ角を各素子が形
成される場所ごとに設定することは不可能であった。
【０００４】また、ＯＥＩＣなどにおいては、光素子と
電子素子とをそれぞれに最適な面指数の領域上に形成す
ることができれば優れた性能のものが得られるが、スラ
イスにより小角オフ面を形成する場合と同様に一般に従
来のウエハーは面全体が同一指数となるので、これは実
現困難である。以上のような理由により、ＯＥＩＣなど
においては、各素子の性能を向上させることは困難であ
った。一方、スライスにより得られる小角オフ面のオフ
角の精度はあまり高くなく、制御性も良くなかった。
電子素子とをそれぞれに最適な面指数の領域上に形成す
ることができれば優れた性能のものが得られるが、スラ
イスにより小角オフ面を形成する場合と同様に一般に従
来のウエハーは面全体が同一指数となるので、これは実
現困難である。以上のような理由により、ＯＥＩＣなど
においては、各素子の性能を向上させることは困難であ
った。一方、スライスにより得られる小角オフ面のオフ
角の精度はあまり高くなく、制御性も良くなかった。
【０００５】従って本発明の目的は、基板からの選択成
長により成長した半導体層を用いた半導体装置及びその
製造方法を提供することにある。
長により成長した半導体層を用いた半導体装置及びその
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、半導体装置において、基板の一主面
に基準の指数方向から小角オフした方向に延びる部分が
存在する複数の選択成長領域が形成され、複数の選択成
長領域から半導体層が成長していることを特徴とするも
のである。
に、第１の発明は、半導体装置において、基板の一主面
に基準の指数方向から小角オフした方向に延びる部分が
存在する複数の選択成長領域が形成され、複数の選択成
長領域から半導体層が成長していることを特徴とするも
のである。
【０００７】第２の発明は、半導体装置の製造方法にお
いて、基板の一主面に基準の指数方向から小角オフした
方向に延びる部分が存在する複数の選択成長領域を形成
し、複数の選択成長領域から半導体層を成長させるよう
にしたことを特徴とするものである。第３の発明は、半
導体装置において、基板の一主面に基準の低指数方向か
ら小角オフした方向に延びる部分が存在する複数の選択
成長領域が形成され、 複数の選択成長領域から半導体層
が成長している ことを特徴とするものである。第４の発
明は、半導体装置の製造方法において、基板の一主面に
基準の低指数方向から小角オフした方向に延びる部分が
存在する複数の選択成長領域を形成し、 複数の選択成長
領域から半導体層を成長させるようにした ことを特徴と
するものである。
いて、基板の一主面に基準の指数方向から小角オフした
方向に延びる部分が存在する複数の選択成長領域を形成
し、複数の選択成長領域から半導体層を成長させるよう
にしたことを特徴とするものである。第３の発明は、半
導体装置において、基板の一主面に基準の低指数方向か
ら小角オフした方向に延びる部分が存在する複数の選択
成長領域が形成され、 複数の選択成長領域から半導体層
が成長している ことを特徴とするものである。第４の発
明は、半導体装置の製造方法において、基板の一主面に
基準の低指数方向から小角オフした方向に延びる部分が
存在する複数の選択成長領域を形成し、 複数の選択成長
領域から半導体層を成長させるようにした ことを特徴と
するものである。
【０００８】上述のように構成された第１〜第４の発明
によれば、基板からの選択成長により半導体層を成長さ
せることができ、この半導体層を用いて素子を形成する
ことができる。
によれば、基板からの選択成長により半導体層を成長さ
せることができ、この半導体層を用いて素子を形成する
ことができる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。図１は本発明の第１の実
施形態を示す。
図面を参照しながら説明する。図１は本発明の第１の実
施形態を示す。
【００１０】この第１の実施形態においては、図１Ａに
示すように、例えば（００１）面方位の半絶縁性GaAs基
板１を用い、まずこの半絶縁性GaAs基板１上に例えば長
方形の断面形状を有するストライプ状のパターン１ａを
形成する。この場合、このパターン１ａの延びる方向が
例えば〈１１０〉方向から〈０１０〉方向側に小角θオ
フした方向になるようにする。このようなパターン１ａ
は、例えば、半絶縁性GaAs基板１上にこのパターン１ａ
と同一形状のレジストパターン（図示せず）をリソグラ
フィーにより形成し、このレジストパターンをマスクと
して半絶縁性GaAs基板１を例えば反応性イオンエッチン
グ（ＲＩＥ）法により基板表面と垂直方向にエッチング
することにより形成することができる。
示すように、例えば（００１）面方位の半絶縁性GaAs基
板１を用い、まずこの半絶縁性GaAs基板１上に例えば長
方形の断面形状を有するストライプ状のパターン１ａを
形成する。この場合、このパターン１ａの延びる方向が
例えば〈１１０〉方向から〈０１０〉方向側に小角θオ
フした方向になるようにする。このようなパターン１ａ
は、例えば、半絶縁性GaAs基板１上にこのパターン１ａ
と同一形状のレジストパターン（図示せず）をリソグラ
フィーにより形成し、このレジストパターンをマスクと
して半絶縁性GaAs基板１を例えば反応性イオンエッチン
グ（ＲＩＥ）法により基板表面と垂直方向にエッチング
することにより形成することができる。
【００１１】次に、例えば有機金属気相成長（ＭＯＣＶ
Ｄ）法のような非平衡結晶成長法により例えばGaAsを半
絶縁性GaAs基板１上にエピタキシャル成長させる。これ
によって、図１Ｂに示すように、パターン１ａ上に三角
柱状のGaAs層２が形成される。この場合、パターン１ａ
上でのGaAsの成長は、三角柱状のGaAs層２の断面で見て
頂点が形成された時点で停止する。
Ｄ）法のような非平衡結晶成長法により例えばGaAsを半
絶縁性GaAs基板１上にエピタキシャル成長させる。これ
によって、図１Ｂに示すように、パターン１ａ上に三角
柱状のGaAs層２が形成される。この場合、パターン１ａ
上でのGaAsの成長は、三角柱状のGaAs層２の断面で見て
頂点が形成された時点で停止する。
【００１２】このようにしてパターン１ａ上に形成され
た三角柱状のGaAs層２の例えば斜面２ａは、（−１１
１）面（（１１１）Ｂ面（As面））の〈−１−１０〉方
向への小角θオフ面となる。
た三角柱状のGaAs層２の例えば斜面２ａは、（−１１
１）面（（１１１）Ｂ面（As面））の〈−１−１０〉方
向への小角θオフ面となる。
【００１３】このように（−１１１）面の〈−１−１
０〉方向への小角θオフ面が得られる理由について説明
すると次の通りである。
０〉方向への小角θオフ面が得られる理由について説明
すると次の通りである。
【００１４】今、図２に示すように〈１００〉方向、
〈０１０〉方向及び〈００１〉方向にそれぞれｘ軸、ｙ
軸及びｚ軸をとり、〈１１０〉方向に延びるストライプ
状のパターン１ａ上に三角柱状のGaAs層２がエピタキシ
ャル成長された場合を考える。この場合には、この三角
柱状のGaAs層２の斜面２ａは（−１１１）面である。こ
こで、このストライプ状のパターン１ａがｙ軸、すなわ
ち〈０１０〉方向側に小角θオフしていると、このパタ
ーン１ａ上の三角柱状のGaAs層２の斜面２ａは（−１１
１）面から〈−１−１０〉方向に小角θオフした面とな
ることが以下の計算により示される。
〈０１０〉方向及び〈００１〉方向にそれぞれｘ軸、ｙ
軸及びｚ軸をとり、〈１１０〉方向に延びるストライプ
状のパターン１ａ上に三角柱状のGaAs層２がエピタキシ
ャル成長された場合を考える。この場合には、この三角
柱状のGaAs層２の斜面２ａは（−１１１）面である。こ
こで、このストライプ状のパターン１ａがｙ軸、すなわ
ち〈０１０〉方向側に小角θオフしていると、このパタ
ーン１ａ上の三角柱状のGaAs層２の斜面２ａは（−１１
１）面から〈−１−１０〉方向に小角θオフした面とな
ることが以下の計算により示される。
【００１５】三角柱状のGaAs層２の斜面２ａをｚ軸方向
から見ると図３に示すようになる。図３において、三角
柱状のGaAs層２の斜面２ａがｘ軸及びｙ軸を切る点の座
標はそれぞれ−１，＋１である。図３を参照して計算を
行うと次のようになる。
から見ると図３に示すようになる。図３において、三角
柱状のGaAs層２の斜面２ａがｘ軸及びｙ軸を切る点の座
標はそれぞれ−１，＋１である。図３を参照して計算を
行うと次のようになる。
【００１６】
【数１】
【００１７】ａ＝１／２，ψ＝４５°を代入して ＝（１／２）（１＋１）θ ＝θ すなわち、ε＝ｙ´−ｙ＝θである。同様にして、ｘ´
−ｘ＝−θであることがわかる。
−ｘ＝−θであることがわかる。
【００１８】以上より、ストライプ状のパターン１ａの
延びる方向が〈１１０〉方向から〈０１０〉方向側に小
角θオフしている場合には、このパターン１ａ上にエピ
タキシャル成長された三角柱状のGaAs層２の斜面２ａに
垂直な方向のベクトルは ［１／（−１＋ε），１／（１＋ε），１］ ＝［−（１＋θ），１−θ，１］ ＝［−１，１，１］＋θ［−１，−１，０］ となる。この式は、〈１１０〉方向から〈０１０〉方向
側に小角θオフした方向に延びるパターン１ａ上にエピ
タキシャル成長された三角柱状のGaAs層２の斜面２ａが
（１１１）面の〈１１０〉方向への小角θオフ面である
ことを示す。
延びる方向が〈１１０〉方向から〈０１０〉方向側に小
角θオフしている場合には、このパターン１ａ上にエピ
タキシャル成長された三角柱状のGaAs層２の斜面２ａに
垂直な方向のベクトルは ［１／（−１＋ε），１／（１＋ε），１］ ＝［−（１＋θ），１−θ，１］ ＝［−１，１，１］＋θ［−１，−１，０］ となる。この式は、〈１１０〉方向から〈０１０〉方向
側に小角θオフした方向に延びるパターン１ａ上にエピ
タキシャル成長された三角柱状のGaAs層２の斜面２ａが
（１１１）面の〈１１０〉方向への小角θオフ面である
ことを示す。
【００１９】このように、この第１の実施形態によれ
ば、面方位が（００１）面の半絶縁性GaAs基板１上に
〈１１０〉方向から小角θオフした方向に延びるストラ
イプ状のパターン１ａを形成し、その後GaAsをエピタキ
シャル成長させるようにしているので、このパターン１
ａ上にエピタキシャル成長された三角柱状のGaAs層２の
斜面２ａを（−１１１）面の〈−１−１０〉方向への小
角θオフ面とすることができる。なお、パターン１ａの
延びる方向を〈１１０〉方向からｘ軸、すなわち〈１０
０〉方向側に小角θオフさせた場合には、三角柱状のGa
As層２の斜面２ａは（−１１１）面の〈１１０〉方向へ
の−θオフ面となる。
ば、面方位が（００１）面の半絶縁性GaAs基板１上に
〈１１０〉方向から小角θオフした方向に延びるストラ
イプ状のパターン１ａを形成し、その後GaAsをエピタキ
シャル成長させるようにしているので、このパターン１
ａ上にエピタキシャル成長された三角柱状のGaAs層２の
斜面２ａを（−１１１）面の〈−１−１０〉方向への小
角θオフ面とすることができる。なお、パターン１ａの
延びる方向を〈１１０〉方向からｘ軸、すなわち〈１０
０〉方向側に小角θオフさせた場合には、三角柱状のGa
As層２の斜面２ａは（−１１１）面の〈１１０〉方向へ
の−θオフ面となる。
【００２０】また、上記の計算で示されるように、パタ
ーン１ａ上にエピタキシャル成長された三角柱状のGaAs
層２の斜面２ａの（−１１１）面からのオフ角は、半絶
縁性GaAs基板１の面内での〈１１０〉方向からのパター
ン１ａのオフ角θそのものである。このパターン１ａの
オフ角θは、リソグラフィーにより高い精度でしかも制
御性良く決定することができる。また、エピタキシャル
成長は精度が高く制御性も良い。これによって、（−１
１１）面からのオフ角θを高精度でしかも制御性良く制
御することができる。
ーン１ａ上にエピタキシャル成長された三角柱状のGaAs
層２の斜面２ａの（−１１１）面からのオフ角は、半絶
縁性GaAs基板１の面内での〈１１０〉方向からのパター
ン１ａのオフ角θそのものである。このパターン１ａの
オフ角θは、リソグラフィーにより高い精度でしかも制
御性良く決定することができる。また、エピタキシャル
成長は精度が高く制御性も良い。これによって、（−１
１１）面からのオフ角θを高精度でしかも制御性良く制
御することができる。
【００２１】さらに、このようにパターン１ａの延びる
方向の〈１１０〉方向からのオフ角θにより三角柱状の
GaAs層２の斜面２ａに形成される小角オフ面のオフ角を
決定することができることから、例えば半絶縁性GaAs基
板１上に〈１１０〉方向からのオフ角θが異なる複数の
パターンを形成し、その後エピタキシャル成長を行うこ
とにより、これらのパターン上にエピタキシャル成長さ
れる各GaAs層２の斜面に形成される小角オフ面のオフ角
を互いに異ならせることができる。すなわち、同一の半
絶縁性GaAs基板１上にオフ角が異なる複数の小角オフ面
を形成することができる。すでに述べたように、これは
従来は不可能であったことである。この第１の実施形態
による方法は、例えばＯＥＩＣなどを製造する場合に適
用して好適なものである。
方向の〈１１０〉方向からのオフ角θにより三角柱状の
GaAs層２の斜面２ａに形成される小角オフ面のオフ角を
決定することができることから、例えば半絶縁性GaAs基
板１上に〈１１０〉方向からのオフ角θが異なる複数の
パターンを形成し、その後エピタキシャル成長を行うこ
とにより、これらのパターン上にエピタキシャル成長さ
れる各GaAs層２の斜面に形成される小角オフ面のオフ角
を互いに異ならせることができる。すなわち、同一の半
絶縁性GaAs基板１上にオフ角が異なる複数の小角オフ面
を形成することができる。すでに述べたように、これは
従来は不可能であったことである。この第１の実施形態
による方法は、例えばＯＥＩＣなどを製造する場合に適
用して好適なものである。
【００２２】なお、この第１の実施形態においては、半
絶縁性GaAs基板１上にパターン１ａを形成し、このパタ
ーン１ａ上にGaAs層２をエピタキシャル成長させるよう
にしているが、図４Ａに示すように、半絶縁性GaAs基板
１上に〈１１０〉方向から〈０１０〉方向側に小角θオ
フした方向に延びるストライプ状の開口３ａを有する絶
縁膜３を形成し、この開口３ａに露出した部分１ｂの上
に選択エピタキシャル成長により図４Ｂに示すように三
角柱状のGaAs層２を形成することによっても、この三角
柱状のGaAs層２の斜面２ａを（−１１１）面の〈−１−
１０〉方向への小角θオフ面とすることができる。
絶縁性GaAs基板１上にパターン１ａを形成し、このパタ
ーン１ａ上にGaAs層２をエピタキシャル成長させるよう
にしているが、図４Ａに示すように、半絶縁性GaAs基板
１上に〈１１０〉方向から〈０１０〉方向側に小角θオ
フした方向に延びるストライプ状の開口３ａを有する絶
縁膜３を形成し、この開口３ａに露出した部分１ｂの上
に選択エピタキシャル成長により図４Ｂに示すように三
角柱状のGaAs層２を形成することによっても、この三角
柱状のGaAs層２の斜面２ａを（−１１１）面の〈−１−
１０〉方向への小角θオフ面とすることができる。
【００２３】次に、本発明の第２の実施形態について説
明する。この第２の実施形態においては、第１の実施形
態と同様に半絶縁性GaAs基板１上にストライプ状のパタ
ーン１ａを形成し、このパターン１ａ上にGaAs層２をエ
ピタキシャル成長させるが、この場合にはこのパターン
１ａの延びる方向を〈１００〉方向から〈０１０〉方向
側に小角θオフした方向とする。
明する。この第２の実施形態においては、第１の実施形
態と同様に半絶縁性GaAs基板１上にストライプ状のパタ
ーン１ａを形成し、このパターン１ａ上にGaAs層２をエ
ピタキシャル成長させるが、この場合にはこのパターン
１ａの延びる方向を〈１００〉方向から〈０１０〉方向
側に小角θオフした方向とする。
【００２４】この第２の実施形態においては、パターン
１ａ上にエピタキシャル成長された三角柱状のGaAs層２
の斜面２ａは、（０１１）面の〈１００〉方向への−θ
オフ面となる。その理由について図５及び図６を参照し
て説明する。
１ａ上にエピタキシャル成長された三角柱状のGaAs層２
の斜面２ａは、（０１１）面の〈１００〉方向への−θ
オフ面となる。その理由について図５及び図６を参照し
て説明する。
【００２５】図５に示すように、パターン（図示せず）
の延びる方向が〈１００〉方向の場合には、このパター
ン上にエピタキシャル成長された三角柱状のGaAs層２の
斜面２ａは（０１１）面となる。ここで、このパターン
の延びる方向が〈１００〉方向から〈０１０〉方向側に
小角θオフしていると、図６に示すように、このパター
ン上にエピタキシャル成長されたGaAs層２の斜面２ａが
ｘ軸を切る点の座標は−１／ tanθとなる。そして、こ
の場合、このGaAs層２の斜面２ａに垂直な方向のベクト
ルは ［１／（−１／ tanθ），１，１］ ＝［−θ，１，１］ ＝［０，１，１］−θ［１，０，０］ となる。この式は、〈１００〉方向から〈０１０〉方向
側に小角θオフした方向に延びるパターン１ａ上にエピ
タキシャル成長されるGaAs層２の斜面２ａが（０１１）
面の〈１００〉方向への−θオフ面であることを示す。
の延びる方向が〈１００〉方向の場合には、このパター
ン上にエピタキシャル成長された三角柱状のGaAs層２の
斜面２ａは（０１１）面となる。ここで、このパターン
の延びる方向が〈１００〉方向から〈０１０〉方向側に
小角θオフしていると、図６に示すように、このパター
ン上にエピタキシャル成長されたGaAs層２の斜面２ａが
ｘ軸を切る点の座標は−１／ tanθとなる。そして、こ
の場合、このGaAs層２の斜面２ａに垂直な方向のベクト
ルは ［１／（−１／ tanθ），１，１］ ＝［−θ，１，１］ ＝［０，１，１］−θ［１，０，０］ となる。この式は、〈１００〉方向から〈０１０〉方向
側に小角θオフした方向に延びるパターン１ａ上にエピ
タキシャル成長されるGaAs層２の斜面２ａが（０１１）
面の〈１００〉方向への−θオフ面であることを示す。
【００２６】このように、この第２の実施形態によれ
ば、面方位が（００１）面の半絶縁性GaAs基板１上に
〈１００〉方向から〈０１０〉方向側に小角θオフした
方向に延びるストライプ状のパターン１ａを形成し、そ
の後エピタキシャル成長を行うようにしているので、こ
のパターン１ａ上にエピタキシャル成長される三角柱状
のGaAs層２の斜面２ａを〈０１１）面の〈１００〉方向
への−θオフ面とすることができる。
ば、面方位が（００１）面の半絶縁性GaAs基板１上に
〈１００〉方向から〈０１０〉方向側に小角θオフした
方向に延びるストライプ状のパターン１ａを形成し、そ
の後エピタキシャル成長を行うようにしているので、こ
のパターン１ａ上にエピタキシャル成長される三角柱状
のGaAs層２の斜面２ａを〈０１１）面の〈１００〉方向
への−θオフ面とすることができる。
【００２７】次に、本発明の第３の実施形態について説
明する。図７に示すように、この第３の実施形態におい
ては、まず例えば（００１）面方位の半絶縁性GaAs基板
１上に例えば〈１１０〉方向に延びるストライプ状のパ
ターン１ｃ及び〈０１０〉方向に延びるストライプ状の
パターン１ｄを形成する。
明する。図７に示すように、この第３の実施形態におい
ては、まず例えば（００１）面方位の半絶縁性GaAs基板
１上に例えば〈１１０〉方向に延びるストライプ状のパ
ターン１ｃ及び〈０１０〉方向に延びるストライプ状の
パターン１ｄを形成する。
【００２８】次に、例えばＭＯＣＶＤ法により例えばGa
Asをエピタキシャル成長させる。これによって、図８及
び図９に示すように、〈１１０〉方向に延びるストライ
プ状のパターン１ｃ上にはその二つの斜面がそれぞれ
（１−１１）面及び（−１１１）面である三角柱状のGa
As層２がエピタキシャル成長され、〈０１０〉方向に延
びるストライプ状のパターン１ｄ上にはその二つの斜面
がそれぞれ（１０１）面及び（−１０１）面である三角
柱状のGaAs層２がエピタキシャル成長される。この後、
例えばＭＯＣＶＤ法により、例えばGaAs層やAlGaAs層の
ような目的に応じた半導体層４，５，６などを順次エピ
タキシャル成長させる。そして、これらの半導体層４，
５，６などを用いて各素子を形成する。
Asをエピタキシャル成長させる。これによって、図８及
び図９に示すように、〈１１０〉方向に延びるストライ
プ状のパターン１ｃ上にはその二つの斜面がそれぞれ
（１−１１）面及び（−１１１）面である三角柱状のGa
As層２がエピタキシャル成長され、〈０１０〉方向に延
びるストライプ状のパターン１ｄ上にはその二つの斜面
がそれぞれ（１０１）面及び（−１０１）面である三角
柱状のGaAs層２がエピタキシャル成長される。この後、
例えばＭＯＣＶＤ法により、例えばGaAs層やAlGaAs層の
ような目的に応じた半導体層４，５，６などを順次エピ
タキシャル成長させる。そして、これらの半導体層４，
５，６などを用いて各素子を形成する。
【００２９】この第３の実施形態によれば、〈１１０〉
方向に延びるストライプ状のパターン１ｃ上にエピタキ
シャル成長された三角柱状のGaAs層２の両斜面上にエピ
タキシャル成長された｛１１１｝面方位の半導体４，
５，６などにより素子を形成することができるととも
に、〈０１０〉方向に延びるストライプ状のパターン１
ｄ上にエピタキシャル形成された三角柱状のGaAs層２の
両斜面上にエピタキシャル成長された｛１１０｝面方位
の半導体層４，５，６などによっても素子を形成するこ
とができる。さらに、これらのパターン１ｃ，１ｄ以外
の部分の半絶縁性GaAs基板１上には、（００１）面方位
の半導体層４，５，６などがエピタキシャル成長するの
で、これらの（００１）面方位の半導体層４，５，６な
どによっても素子を形成することができる。すなわち、
この第３の実施形態によれば、同一の半絶縁性GaAs基板
１上に、｛１１１｝面方位の半導体４，５，６などによ
り構成された素子と、｛１１０｝面方位の半導体層４，
５，６などにより構成された素子と、（００１）面方位
の半導体層４，５，６により構成された素子とを集積す
ることができる。
方向に延びるストライプ状のパターン１ｃ上にエピタキ
シャル成長された三角柱状のGaAs層２の両斜面上にエピ
タキシャル成長された｛１１１｝面方位の半導体４，
５，６などにより素子を形成することができるととも
に、〈０１０〉方向に延びるストライプ状のパターン１
ｄ上にエピタキシャル形成された三角柱状のGaAs層２の
両斜面上にエピタキシャル成長された｛１１０｝面方位
の半導体層４，５，６などによっても素子を形成するこ
とができる。さらに、これらのパターン１ｃ，１ｄ以外
の部分の半絶縁性GaAs基板１上には、（００１）面方位
の半導体層４，５，６などがエピタキシャル成長するの
で、これらの（００１）面方位の半導体層４，５，６な
どによっても素子を形成することができる。すなわち、
この第３の実施形態によれば、同一の半絶縁性GaAs基板
１上に、｛１１１｝面方位の半導体４，５，６などによ
り構成された素子と、｛１１０｝面方位の半導体層４，
５，６などにより構成された素子と、（００１）面方位
の半導体層４，５，６により構成された素子とを集積す
ることができる。
【００３０】上述の｛１１１｝面方位の半導体４，５，
６などにより例えばレーザーダイオードのような光素子
を形成することができる。このように｛１１１｝面方位
の半導体層４，５，６などにより形成されたレーザーダ
イオードは、しきい値電流密度が低くなることがわかっ
ている。なお、半導体層４，５，６として例えばAlGaIn
Ｐ系の半導体層を用いる場合には、（１１１）面上にエ
ピタキシャル成長を行うと自然超格子が形成されず、レ
ーザーダイオードの短波長化が可能であるなどの利点が
ある。
６などにより例えばレーザーダイオードのような光素子
を形成することができる。このように｛１１１｝面方位
の半導体層４，５，６などにより形成されたレーザーダ
イオードは、しきい値電流密度が低くなることがわかっ
ている。なお、半導体層４，５，６として例えばAlGaIn
Ｐ系の半導体層を用いる場合には、（１１１）面上にエ
ピタキシャル成長を行うと自然超格子が形成されず、レ
ーザーダイオードの短波長化が可能であるなどの利点が
ある。
【００３１】一方、（００１）面方位の半導体層４，
５，６などにより例えば高電子移動度トランジスタ（Ｈ
ＥＭＴ）のような電子素子を形成することができる。こ
のように（００１）面方位の半導体層４，５，６などに
より形成されたＨＥＭＴは最も高速である。この第３の
実施形態による方法は、例えばＯＥＩＣなどの製造に適
用して好適なものである。
５，６などにより例えば高電子移動度トランジスタ（Ｈ
ＥＭＴ）のような電子素子を形成することができる。こ
のように（００１）面方位の半導体層４，５，６などに
より形成されたＨＥＭＴは最も高速である。この第３の
実施形態による方法は、例えばＯＥＩＣなどの製造に適
用して好適なものである。
【００３２】次に、本発明の第４の実施形態について説
明する。この第４の実施形態においては、図１０Ａに示
すように、まず例えば（００１）面方位の半絶縁性GaAs
基板１の所定部分を例えばＲＩＥ法によりエッチング除
去して溝１ｅを形成する。ここで、この溝１ｅの延びる
方向（紙面に垂直な方向）は〈１１０〉方向である。
明する。この第４の実施形態においては、図１０Ａに示
すように、まず例えば（００１）面方位の半絶縁性GaAs
基板１の所定部分を例えばＲＩＥ法によりエッチング除
去して溝１ｅを形成する。ここで、この溝１ｅの延びる
方向（紙面に垂直な方向）は〈１１０〉方向である。
【００３３】次に、例えばＭＯＣＶＤ法により例えばGa
Asをエピタキシャル成長させる。これによって、図１０
Ｂに示すように、溝１ｅ間の部分の半絶縁性GaAs基板１
上にその斜面が（１−１１）面または（−１１１）面で
あるGaAs層２がエピタキシャル成長されるとともに、溝
１ｅ内がこのGaAs層２により埋められる。
Asをエピタキシャル成長させる。これによって、図１０
Ｂに示すように、溝１ｅ間の部分の半絶縁性GaAs基板１
上にその斜面が（１−１１）面または（−１１１）面で
あるGaAs層２がエピタキシャル成長されるとともに、溝
１ｅ内がこのGaAs層２により埋められる。
【００３４】次に、図１０Ｃに示すように、例えばＭＯ
ＣＶＤ法により複数の半導体層を順次エピタキシャル成
長させた後、これらの半導体層をエッチングにより所定
形状にパターニングする。これによって、溝１ｅ間の部
分の半絶縁性GaAs基板１上にエピタキシャル成長された
（００１）面方位のGaAs層２の上面には（００１）面方
位の半導体層により構成された素子７が形成されるとと
もに、このGaAs層２の斜面上には｛１１１｝面方位の半
導体層により構成された素子８が形成される。第３の実
施形態で述べたと同様に、（００１）面方位の半導体層
により構成された素子７は例えば電子素子であり、｛１
１１｝面方位の半導体層により構成された素子８は光素
子である。
ＣＶＤ法により複数の半導体層を順次エピタキシャル成
長させた後、これらの半導体層をエッチングにより所定
形状にパターニングする。これによって、溝１ｅ間の部
分の半絶縁性GaAs基板１上にエピタキシャル成長された
（００１）面方位のGaAs層２の上面には（００１）面方
位の半導体層により構成された素子７が形成されるとと
もに、このGaAs層２の斜面上には｛１１１｝面方位の半
導体層により構成された素子８が形成される。第３の実
施形態で述べたと同様に、（００１）面方位の半導体層
により構成された素子７は例えば電子素子であり、｛１
１１｝面方位の半導体層により構成された素子８は光素
子である。
【００３５】なお、第４の実施形態において、溝１ｅの
延びる方向を例えば〈０１０〉方向とすることにより、
GaAs層２の斜面上に｛１１０｝面方位の半導体層により
構成された素子を形成することができる。
延びる方向を例えば〈０１０〉方向とすることにより、
GaAs層２の斜面上に｛１１０｝面方位の半導体層により
構成された素子を形成することができる。
【００３６】以上、本発明の実施形態につき具体的に説
明したが、本発明は、上述の実施形態に限定されるもの
ではなく、本発明の技術的思想に基づく各種の変形が可
能である。
明したが、本発明は、上述の実施形態に限定されるもの
ではなく、本発明の技術的思想に基づく各種の変形が可
能である。
【００３７】例えば、上述の４つの実施形態において
は、半導体基板として（００１）面方位の半絶縁性GaAs
基板を用いた場合について説明したが、（００１）面方
位以外の半絶縁性GaAs基板を用いることが可能であるこ
とは勿論、半絶縁性GaAs基板以外の半導体基板を用いる
ことも可能である。
は、半導体基板として（００１）面方位の半絶縁性GaAs
基板を用いた場合について説明したが、（００１）面方
位以外の半絶縁性GaAs基板を用いることが可能であるこ
とは勿論、半絶縁性GaAs基板以外の半導体基板を用いる
ことも可能である。
【００３８】また、上述の第３の実施形態において、ス
トライプ状のパターン１ａの延びる方向を第１の実施形
態及び第２の実施形態と同様に基準の整数指数方向から
小角オフさせ、これによってGaAs層２の斜面を整数指数
面の小角オフ面とするようにしてもよい。同様に、第４
の実施形態において、溝１ｅの延びる方向を基準の整数
指数方向から小角オフさせ、GaAs層２の斜面が整数指数
面の小角オフ面となるようにしてもよい。
トライプ状のパターン１ａの延びる方向を第１の実施形
態及び第２の実施形態と同様に基準の整数指数方向から
小角オフさせ、これによってGaAs層２の斜面を整数指数
面の小角オフ面とするようにしてもよい。同様に、第４
の実施形態において、溝１ｅの延びる方向を基準の整数
指数方向から小角オフさせ、GaAs層２の斜面が整数指数
面の小角オフ面となるようにしてもよい。
【００３９】さらに、エピタキシャル成長法としては、
例えば分子線エピタキシー（ＭＢＥ）法を用いることも
可能である。
例えば分子線エピタキシー（ＭＢＥ）法を用いることも
可能である。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
基板からの選択成長による半導体層を用いて素子を構成
することができる。
基板からの選択成長による半導体層を用いて素子を構成
することができる。
【図１】本発明の第１の実施形態を説明するための斜視
図である。
図である。
【図２】本発明の第１の実施形態において（１１１）面
の〈１１０〉方向への小角オフ面が得られる理由を説明
するための説明図である。
の〈１１０〉方向への小角オフ面が得られる理由を説明
するための説明図である。
【図３】本発明の第１の実施形態において（１１１）面
の〈１１０〉方向への小角オフ面が得られる理由を説明
するための説明図である。
の〈１１０〉方向への小角オフ面が得られる理由を説明
するための説明図である。
【図４】整数指数面の小角オフ面を形成するための他の
方法を説明するための斜視図である。
方法を説明するための斜視図である。
【図５】本発明の第２の実施形態において（０１１）面
の〈１００〉方向への小角オフ面が得られる理由を説明
するための説明図である。
の〈１００〉方向への小角オフ面が得られる理由を説明
するための説明図である。
【図６】本発明の第２の実施形態において（０１１）面
の〈１００〉方向への小角オフ面が得られる理由を説明
するための説明図である。
の〈１００〉方向への小角オフ面が得られる理由を説明
するための説明図である。
【図７】本発明の第３の実施形態を説明するための斜視
図である。
図である。
【図８】本発明の第３の実施形態において半導体層のエ
ピタキシャル成長を行った後の状態を示す断面図であ
る。
ピタキシャル成長を行った後の状態を示す断面図であ
る。
【図９】本発明の第３の実施形態において半導体層のエ
ピタキシャル成長を行った後の状態を示す断面図であ
る。
ピタキシャル成長を行った後の状態を示す断面図であ
る。
【図１０】本発明の第４の実施形態を説明するための断
面図である。
面図である。
【符号の説明】 １・・・半絶縁性GaAs基板、１ａ・・・パターン、２・
・・GaAs層、３・・・絶縁膜
・・GaAs層、３・・・絶縁膜
フロントページの続き (72)発明者 新田 幸代 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平２−165679（ＪＰ，Ａ) 特開 平２−137316（ＪＰ，Ａ) 特開 昭63−299111（ＪＰ，Ａ) 特開 平４−34920（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/323 H01L 21/205
Claims (4)
- 【請求項１】 基板の一主面に基準の指数方向から小角
オフした方向に延びる部分が存在する複数の選択成長領
域が形成され、 上記複数の選択成長領域から半導体層が成長しているこ
とを特徴とする半導体装置。 - 【請求項２】 基板の一主面に基準の指数方向から小角
オフした方向に延びる部分が存在する複数の選択成長領
域を形成し、 上記複数の選択成長領域から半導体層を成長させるよう
にしたことを特徴とする半導体装置の製造方法。 - 【請求項３】 基板の一主面に基準の低指数方向から小
角オフした方向に延びる部分が存在する複数の選択成長
領域が形成され、 上記複数の選択成長領域から半導体層が成長している こ
とを特徴とする半導体装置。 - 【請求項４】 基板の一主面に基準の低指数方向から小
角オフした方向に延びる部分が存在する複数の選択成長
領域を形成し、 上記複数の選択成長領域から半導体層を成長させるよう
にした ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000216468A JP3341757B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000216468A JP3341757B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02194581A Division JP3120439B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077477A JP2001077477A (ja) | 2001-03-23 |
| JP3341757B2 true JP3341757B2 (ja) | 2002-11-05 |
Family
ID=18711730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000216468A Expired - Fee Related JP3341757B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341757B2 (ja) |
-
2000
- 2000-07-17 JP JP2000216468A patent/JP3341757B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001077477A (ja) | 2001-03-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |