JP3120439B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3120439B2 JP3120439B2 JP02194581A JP19458190A JP3120439B2 JP 3120439 B2 JP3120439 B2 JP 3120439B2 JP 02194581 A JP02194581 A JP 02194581A JP 19458190 A JP19458190 A JP 19458190A JP 3120439 B2 JP3120439 B2 JP 3120439B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置及びその製造方法に関し、例え
ば光電子集積回路装置（OEIC）に適用して好適なもので
ある。
ば光電子集積回路装置（OEIC）に適用して好適なもので
ある。
本発明の半導体装置においては、同一の半導体基板上
に互いに異なる指数の方向に延びる複数の領域が形成さ
れ、複数の領域上にそれぞれ素子が形成されている。こ
れによって、同一の半導体基板上に形成される各素子の
性能を向上させることができる。
に互いに異なる指数の方向に延びる複数の領域が形成さ
れ、複数の領域上にそれぞれ素子が形成されている。こ
れによって、同一の半導体基板上に形成される各素子の
性能を向上させることができる。
本発明の半導体装置の製造方法においては、整数指数
の面方位を有する半導体基板上に整数指数の方向から小
さな角ずれた方向に延びる選択成長領域を形成し、選択
成長領域上に半導体層をエピタキシャル成長させるよう
にしている。これによって、整数指数面の小角オフ面を
高精度でしかも制御性良く形成することができるととも
に、同一の半導体基板上に面指数あるいはオフ角が異な
る複数の小角オフ面を形成することができる。
の面方位を有する半導体基板上に整数指数の方向から小
さな角ずれた方向に延びる選択成長領域を形成し、選択
成長領域上に半導体層をエピタキシャル成長させるよう
にしている。これによって、整数指数面の小角オフ面を
高精度でしかも制御性良く形成することができるととも
に、同一の半導体基板上に面指数あるいはオフ角が異な
る複数の小角オフ面を形成することができる。
整数指数（MNK）（例えば、（111））の結晶面から小
角オフした結晶面を形成する場合、結晶成長により作製
されたインゴットを（MNK）面から小角オフした方向か
らスライスする方法が従来より用いられている。
角オフした結晶面を形成する場合、結晶成長により作製
されたインゴットを（MNK）面から小角オフした方向か
らスライスする方法が従来より用いられている。
しかし、（MNK）面から小角オフした方向からのスラ
イスにより（MNK）面の小角オフ面を形成する上述の従
来の方法では、スライスにより得られるウエハーの面全
体が小角オフ面となってしまい、同一ウエハー上に面指
数あるいはオフ角が異なる複数の小角オフ面を形成する
ことは不可能である。従って、このようなウエハーを用
いて例えば光素子と電子素子とが集積されたOEICなどを
製造する場合には、小角オフ面の面指数あるいはオフ角
を各素子が形成される場所ごとに設定することは不可能
であった。
イスにより（MNK）面の小角オフ面を形成する上述の従
来の方法では、スライスにより得られるウエハーの面全
体が小角オフ面となってしまい、同一ウエハー上に面指
数あるいはオフ角が異なる複数の小角オフ面を形成する
ことは不可能である。従って、このようなウエハーを用
いて例えば光素子と電子素子とが集積されたOEICなどを
製造する場合には、小角オフ面の面指数あるいはオフ角
を各素子が形成される場所ごとに設定することは不可能
であった。
また、OEICなどにおいては、光素子と電子素子とをそ
れぞれに最適な面指数の領域上に形成することができれ
ば優れた性能のものが得られるが、スライスにより小角
オフ面を形成する場合と同様に一般に従来のウエハーは
面全体が同一指数となるので、これは実現困難である。
れぞれに最適な面指数の領域上に形成することができれ
ば優れた性能のものが得られるが、スライスにより小角
オフ面を形成する場合と同様に一般に従来のウエハーは
面全体が同一指数となるので、これは実現困難である。
以上のような理由により、OEICなどにおいては、各素
子の性能を向上させることは困難であった。
子の性能を向上させることは困難であった。
一方、スライスにより得られる小角オフ面のオフ角の
精度はあまり高くなく、制御性も良くなかった。
精度はあまり高くなく、制御性も良くなかった。
従って本発明の目的は、同一の半導体基板上に形成さ
れる各素子の性能を向上させることができる半導体装置
を提供することにある。
れる各素子の性能を向上させることができる半導体装置
を提供することにある。
本発明の他の目的は、整数指数面の小角オフ面を高精
度でしかも制御性良く形成することができる半導体装置
の製造方法を提供することにある。
度でしかも制御性良く形成することができる半導体装置
の製造方法を提供することにある。
本発明の他の目的は、同一の半導体基板上に面指数あ
るいはオフ角が異なる複数の小角オフ面を形成すること
ができる半導体装置の製造方法を提供することにある。
るいはオフ角が異なる複数の小角オフ面を形成すること
ができる半導体装置の製造方法を提供することにある。
上記目的を達成するために、第１の発明は、半導体装
置において、半導体基板の一主面に互いに異なる指数の
方向に延びる複数の凸部が形成され、複数の凸部上にそ
れぞれ半導体層が互いに異なる面方位で選択的にエピタ
キシャル成長され、それぞれの半導体層上に素子が形成
されている。
置において、半導体基板の一主面に互いに異なる指数の
方向に延びる複数の凸部が形成され、複数の凸部上にそ
れぞれ半導体層が互いに異なる面方位で選択的にエピタ
キシャル成長され、それぞれの半導体層上に素子が形成
されている。
第２の発明は、半導体装置の製造方法において、半導
体基板の一主面に互いに異なる指数の方向に延びる複数
の凸部を形成し、複数の凸部上にそれぞれ半導体層を互
いに異なる面方位で選択的にエピタキシャル成長させ、
それぞれの半導体層上に素子を形成するようにしてい
る。
体基板の一主面に互いに異なる指数の方向に延びる複数
の凸部を形成し、複数の凸部上にそれぞれ半導体層を互
いに異なる面方位で選択的にエピタキシャル成長させ、
それぞれの半導体層上に素子を形成するようにしてい
る。
〔作用〕 上述のように構成された第１の発明の半導体装置によ
れば、各素子を最適な面指数の領域上に形成することが
できるので、各素子の性能を向上させることができる。
れば、各素子を最適な面指数の領域上に形成することが
できるので、各素子の性能を向上させることができる。
また、上述のように構成された第２の発明の半導体装
置の製造方法によれば、整数指数の方向から小さな角ず
れた方向に延びる選択成長領域（1a,1b）上にエピタキ
シャル成長される半導体層（２）の面に、整数指数面の
小角オフ面を形成することができる。この場合、エピタ
キシャル成長の精度は例えば1000Å程度以下と高く、制
御性も良い。これによって、整数指数面の小角オフ面を
高精度でしかも制御性良く形成することができる。
置の製造方法によれば、整数指数の方向から小さな角ず
れた方向に延びる選択成長領域（1a,1b）上にエピタキ
シャル成長される半導体層（２）の面に、整数指数面の
小角オフ面を形成することができる。この場合、エピタ
キシャル成長の精度は例えば1000Å程度以下と高く、制
御性も良い。これによって、整数指数面の小角オフ面を
高精度でしかも制御性良く形成することができる。
以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図Ａ及び第１図Ｂは本発明の第１実施例を示す。
この第１実施例においては、第１図Ａに示すように、
例えば（001）面方位の半絶縁性GaAs基板１を用い、ま
ずこの半絶縁性GaAs基板１上に例えば長方形の断面形状
を有するストライプ状のパターン1aを形成する。この場
合、このパターン1aの延びる方向が例えば〈110〉方向
から〈010〉方向側に小角θオフした方向になるように
する。このようなパターン1aは、例えば、半絶縁性GaAs
基板１上にこのパターン1aと同一形状のレジストパター
ン（図示せず）をリソグラフィーにより形成し、このレ
ジストパターンをマスクとして半絶縁性GaAs基板１を例
えば反応性イオンエッチング（RIE）法により基板表面
と垂直方向にエッチングすることにより形成することが
できる。
例えば（001）面方位の半絶縁性GaAs基板１を用い、ま
ずこの半絶縁性GaAs基板１上に例えば長方形の断面形状
を有するストライプ状のパターン1aを形成する。この場
合、このパターン1aの延びる方向が例えば〈110〉方向
から〈010〉方向側に小角θオフした方向になるように
する。このようなパターン1aは、例えば、半絶縁性GaAs
基板１上にこのパターン1aと同一形状のレジストパター
ン（図示せず）をリソグラフィーにより形成し、このレ
ジストパターンをマスクとして半絶縁性GaAs基板１を例
えば反応性イオンエッチング（RIE）法により基板表面
と垂直方向にエッチングすることにより形成することが
できる。
次に、例えば有機金属気相成長（MOCVD）法のような
非平衡結晶成長法により例えばGaAsを半絶縁性GaAs基板
１上にエピタキシャル成長させる。これによって、第１
図Ｂに示すように、パターン1a上に三角柱状のGaAs層２
が形成される。この場合、パターン1a上でのGaAsの成長
は、三角柱状のGaAs層２の断面で見て頂点が形成された
時点で停止する。
非平衡結晶成長法により例えばGaAsを半絶縁性GaAs基板
１上にエピタキシャル成長させる。これによって、第１
図Ｂに示すように、パターン1a上に三角柱状のGaAs層２
が形成される。この場合、パターン1a上でのGaAsの成長
は、三角柱状のGaAs層２の断面で見て頂点が形成された
時点で停止する。
このようにしてパターン1a上に形成された三角柱状の
GaAs層２の例えば斜面2aは、（11）面（（111）Ｂ面
（As面））の〈０〉方向への小角θオフ面となる。
GaAs層２の例えば斜面2aは、（11）面（（111）Ｂ面
（As面））の〈０〉方向への小角θオフ面となる。
このように（11）面の〈０〉方向への小角θオ
フ面が得られる理由について説明すると次の通りであ
る。
フ面が得られる理由について説明すると次の通りであ
る。
今、第２図に示すように〈100〉方向、〈010〉方向及
び〈001〉方向にそれぞれｘ軸、ｙ軸及びｚ軸をとり、
〈110〉方向に延びるストライプ状のパターン1a上に三
角柱状のGaAs層２がエピタキシャル成長された場合を考
える。この場合には、この三角柱状のGaAs層２の斜面2a
は（11）面である。ここで、このストライプ状のパタ
ーン1aがｙ軸、すなわち〈010〉方向側に小角θオフし
ていると、このパターン1a上の三角柱状のGaAs層２の斜
面2aは（11）面から〈０〉方向に小角θオフした
面となることが以下の計算により示される。
び〈001〉方向にそれぞれｘ軸、ｙ軸及びｚ軸をとり、
〈110〉方向に延びるストライプ状のパターン1a上に三
角柱状のGaAs層２がエピタキシャル成長された場合を考
える。この場合には、この三角柱状のGaAs層２の斜面2a
は（11）面である。ここで、このストライプ状のパタ
ーン1aがｙ軸、すなわち〈010〉方向側に小角θオフし
ていると、このパターン1a上の三角柱状のGaAs層２の斜
面2aは（11）面から〈０〉方向に小角θオフした
面となることが以下の計算により示される。
三角柱状のGaAs層２の斜面2aをｚ軸方向から見ると第
３図に示すようになる。第３図において、三角柱状のGa
As層２の斜面2aがｘ軸及びｙ軸を切る点の座標はそれぞ
れ−1,＋１である。第３図を参照して計算を行うと次の
ようになる。
３図に示すようになる。第３図において、三角柱状のGa
As層２の斜面2aがｘ軸及びｙ軸を切る点の座標はそれぞ
れ−1,＋１である。第３図を参照して計算を行うと次の
ようになる。
すなわち、ε＝ｙ′−ｙ＝θである。同様にして、
ｘ′−ｘ＝−θであることがわかる。
ｘ′−ｘ＝−θであることがわかる。
以上より、ストライプ状のパターン1aの延びる方向が
〈110〉方向から〈010〉方向側に小角θオフしている場
合には、このパターン1a上にエピタキシャル成長された
三角柱状のGaAs層２の斜面2aに垂直な方向のベクトルは ［1/（−１＋ε）,1/（１＋ε）,1］ ＝［−（１＋θ）,1−θ,1］ ＝［−1,1,1］＋θ［−1,−1,0］ となる。この式は、〈110〉方向から〈010〉方向側に小
角θオフした方向に延びるパターン1a上にエピタキシャ
ル成長された三角柱状のGaAs層２の斜面2aが（111）面
の〈110〉方向への小角θオフ面であることを示す。
〈110〉方向から〈010〉方向側に小角θオフしている場
合には、このパターン1a上にエピタキシャル成長された
三角柱状のGaAs層２の斜面2aに垂直な方向のベクトルは ［1/（−１＋ε）,1/（１＋ε）,1］ ＝［−（１＋θ）,1−θ,1］ ＝［−1,1,1］＋θ［−1,−1,0］ となる。この式は、〈110〉方向から〈010〉方向側に小
角θオフした方向に延びるパターン1a上にエピタキシャ
ル成長された三角柱状のGaAs層２の斜面2aが（111）面
の〈110〉方向への小角θオフ面であることを示す。
このように、この第１実施例によれば、面方位が（00
1）面の半絶縁性GaAs基板１上に〈110〉方向から小角θ
オフした方向に延びるストライプ状のパターン1aを形成
し、その後GaAsをエピタキシャル成長させるようにして
いるので、このパターン1a上にエピタキシャル成長され
た三角柱状のGaAs層２の斜面2aを（11）面の〈
０〉方向への小角θオフ面とすることができる。なお、
パターン1aの延びる方向を〈110〉方向からｘ軸、すな
わち〈100〉方向側に小角θオフさせた場合には、三角
柱状のGaAs層２の斜面2aは（11）面の〈110〉方向へ
の−θオフ面となる。
1）面の半絶縁性GaAs基板１上に〈110〉方向から小角θ
オフした方向に延びるストライプ状のパターン1aを形成
し、その後GaAsをエピタキシャル成長させるようにして
いるので、このパターン1a上にエピタキシャル成長され
た三角柱状のGaAs層２の斜面2aを（11）面の〈
０〉方向への小角θオフ面とすることができる。なお、
パターン1aの延びる方向を〈110〉方向からｘ軸、すな
わち〈100〉方向側に小角θオフさせた場合には、三角
柱状のGaAs層２の斜面2aは（11）面の〈110〉方向へ
の−θオフ面となる。
また、上記の計算で示されるように、パターン1a上に
エピタキシャル成長された三角柱状のGaAs層２の斜面2a
の（11）面からのオフ角は、半絶縁性GaAs基板１の面
内での〈110〉方向からのパターン1aのオフ角θそのも
のである。このパターン1aのオフ角θは、リソグラフィ
ーにより高い精度でしかも制御性良く決定することがで
きる。また、エピタキシャル成長は精度が高く制御性も
良い。これによって、（11）面からのオフ角θを高精
度でしかも制御性良く制御することができる。
エピタキシャル成長された三角柱状のGaAs層２の斜面2a
の（11）面からのオフ角は、半絶縁性GaAs基板１の面
内での〈110〉方向からのパターン1aのオフ角θそのも
のである。このパターン1aのオフ角θは、リソグラフィ
ーにより高い精度でしかも制御性良く決定することがで
きる。また、エピタキシャル成長は精度が高く制御性も
良い。これによって、（11）面からのオフ角θを高精
度でしかも制御性良く制御することができる。
さらに、このようにパターン1aの延びる方向の〈11
0〉方向からのオフ角θにより三角柱状のGaAs層２の斜
面2aに形成される小角オフ面のオフ角を決定することが
できることから、例えば半絶縁性GaAs基板１上に〈11
0〉方向からのオフ角θが異なる複数のパターンを形成
し、その後エピタキシャル成長を行うことにより、これ
らのパターン上にエピタキシャル成長される各GaAs層２
の斜面に形成される小角オフ面のオフ角を互いに異なら
せることができる。すなわち、同一の半絶縁性GaAs基板
１上にオフ角が異なる複数の小角オフ面を形成すること
ができる。すでに述べたように、これは従来は不可能で
あったことである。
0〉方向からのオフ角θにより三角柱状のGaAs層２の斜
面2aに形成される小角オフ面のオフ角を決定することが
できることから、例えば半絶縁性GaAs基板１上に〈11
0〉方向からのオフ角θが異なる複数のパターンを形成
し、その後エピタキシャル成長を行うことにより、これ
らのパターン上にエピタキシャル成長される各GaAs層２
の斜面に形成される小角オフ面のオフ角を互いに異なら
せることができる。すなわち、同一の半絶縁性GaAs基板
１上にオフ角が異なる複数の小角オフ面を形成すること
ができる。すでに述べたように、これは従来は不可能で
あったことである。
この第１実施例による方法は、例えばOEICなどを製造
する場合に適用して好適なものである。
する場合に適用して好適なものである。
なお、この第１実施例においては、半絶縁性GaAs基板
１上にパターン1aを形成し、このパターン1a上にGaAs層
２をエピタキシャル成長させるようにしているが、第４
図Ａに示すように、半絶縁性GaAs基板１上に〈110〉方
向から〈010〉方向側に小角θオフした方向に延びるス
トライプ状の開口3aを有する絶縁膜３を形成し、この開
口3aに露出した部分1bの上に選択エピタキシャル成長に
より第４図Ｂに示すように三角柱状のGaAs層２を形成す
ることによっても、この三角柱状のGaAs層２の斜面2aを
（11）面の〈０〉方向への小角θオフ面とするこ
とができる。
１上にパターン1aを形成し、このパターン1a上にGaAs層
２をエピタキシャル成長させるようにしているが、第４
図Ａに示すように、半絶縁性GaAs基板１上に〈110〉方
向から〈010〉方向側に小角θオフした方向に延びるス
トライプ状の開口3aを有する絶縁膜３を形成し、この開
口3aに露出した部分1bの上に選択エピタキシャル成長に
より第４図Ｂに示すように三角柱状のGaAs層２を形成す
ることによっても、この三角柱状のGaAs層２の斜面2aを
（11）面の〈０〉方向への小角θオフ面とするこ
とができる。
次に、本発明の第２実施例について説明する。
この第２実施例においては、第１実施例と同様に半絶
縁性GaAs基板１上にストライプ状のパターン1aを形成
し、このパターン1a上にGaAs層２をエピタキシャル成長
させるが、この場合にはこのパターン1aの延びる方向を
〈100〉方向から〈010〉方向側に小角θオフした方向と
する。
縁性GaAs基板１上にストライプ状のパターン1aを形成
し、このパターン1a上にGaAs層２をエピタキシャル成長
させるが、この場合にはこのパターン1aの延びる方向を
〈100〉方向から〈010〉方向側に小角θオフした方向と
する。
この第２実施例においては、パターン1a上にエピタキ
シャル成長された三角柱状のGaAs層２の斜面2aは、（01
1）面の〈100〉方向への−θオフ面となる。その理由に
ついて第５図及び第６図を参照して説明する。
シャル成長された三角柱状のGaAs層２の斜面2aは、（01
1）面の〈100〉方向への−θオフ面となる。その理由に
ついて第５図及び第６図を参照して説明する。
第５図に示すように、パターン（図示せず）の延びる
方向が〈100〉方向の場合には、このパターン上にエピ
タキシャル成長された三角柱状のGaAs層２の斜面2aは
（011）面となる。ここで、このパターンの延びる方向
が〈100〉方向から〈010〉方向側に小角θオフしている
と、第６図に示すように、このパターン上にエピタキシ
ャル成長されたGaAs層２の斜面2aがｘ軸を切る点の座標
は−1/tanθとなる。そして、この場合、このGaAs層２
の斜面2aに垂直な方向のベクトルは ［1/（−1/tanθ）,1,1］ ＝［−θ,1,1］ ＝［0,1,1］−θ［1,0,0］ となる。この式は、〈100〉方向から〈010〉方向側に小
角θオフした方向に延びるパターン1a上にエピタキシャ
ル成長されるGaAs層２の斜面2aが（011）面の〈100〉方
向への−θオフ面であることを示す。
方向が〈100〉方向の場合には、このパターン上にエピ
タキシャル成長された三角柱状のGaAs層２の斜面2aは
（011）面となる。ここで、このパターンの延びる方向
が〈100〉方向から〈010〉方向側に小角θオフしている
と、第６図に示すように、このパターン上にエピタキシ
ャル成長されたGaAs層２の斜面2aがｘ軸を切る点の座標
は−1/tanθとなる。そして、この場合、このGaAs層２
の斜面2aに垂直な方向のベクトルは ［1/（−1/tanθ）,1,1］ ＝［−θ,1,1］ ＝［0,1,1］−θ［1,0,0］ となる。この式は、〈100〉方向から〈010〉方向側に小
角θオフした方向に延びるパターン1a上にエピタキシャ
ル成長されるGaAs層２の斜面2aが（011）面の〈100〉方
向への−θオフ面であることを示す。
このように、この第２実施例によれば、面方位が（00
1）面の半絶縁性GaAs基板１上に〈100〉方向から〈01
0〉方向側に小角θオフした方向に延びるストライプ状
のパターン1aを形成し、その後エピタキシャル成長を行
うようにしているので、このパターン1a上にエピタキシ
ャル成長される三角柱状のGaAs層２の斜面2aを〈011〉
面の〈100〉方向への−θオフ面とすることができる。
1）面の半絶縁性GaAs基板１上に〈100〉方向から〈01
0〉方向側に小角θオフした方向に延びるストライプ状
のパターン1aを形成し、その後エピタキシャル成長を行
うようにしているので、このパターン1a上にエピタキシ
ャル成長される三角柱状のGaAs層２の斜面2aを〈011〉
面の〈100〉方向への−θオフ面とすることができる。
次に、本発明の第３実施例について説明する。
第７図に示すように、この第３実施例においては、ま
ず例えば（001）面方位の半絶縁性GaAs基板１上に例え
ば〈110〉方向に延びるストライプ状のパターン1c及び
〈010〉方向に延びるストライプ状のパターン1dを形成
する。
ず例えば（001）面方位の半絶縁性GaAs基板１上に例え
ば〈110〉方向に延びるストライプ状のパターン1c及び
〈010〉方向に延びるストライプ状のパターン1dを形成
する。
次に、例えばMOCVD法により例えばGaAsをエピタキシ
ャル成長させる。これによって、第８図及び第９図に示
すように、〈110〉方向に延びるストライプ状のパター
ン1c上にはその二つの斜面がそれぞれ（１１）面及び
（11）面である三角柱状のGaAs層２がエピタキシャル
成長され、〈010〉方向に延びるストライプ状のパター
ン1d上にはその二つの斜面がそれぞれ（101）面及び
（01）面である三角柱状のGaAs層２がエピタキシャル
成長される。この後、例えばMOCVD法により、例えばGaA
s層やAlGaAs層のような目的に応じた半導体層4,5,6など
を順次エピタキシャル成長させる。そして、これらの半
導体層4,5,6などを用いて各素子を形成する。
ャル成長させる。これによって、第８図及び第９図に示
すように、〈110〉方向に延びるストライプ状のパター
ン1c上にはその二つの斜面がそれぞれ（１１）面及び
（11）面である三角柱状のGaAs層２がエピタキシャル
成長され、〈010〉方向に延びるストライプ状のパター
ン1d上にはその二つの斜面がそれぞれ（101）面及び
（01）面である三角柱状のGaAs層２がエピタキシャル
成長される。この後、例えばMOCVD法により、例えばGaA
s層やAlGaAs層のような目的に応じた半導体層4,5,6など
を順次エピタキシャル成長させる。そして、これらの半
導体層4,5,6などを用いて各素子を形成する。
この第３実施例によれば、〈110〉方向に延びるスト
ライプ状のパターン1c上にエピタキシャル成長された三
角柱状のGaAs層２の両斜面上にエピタキシャル成長され
た｛111｝面方位の半導体4,5,6などにより素子を形成す
ることができるとともに、〈010〉方向に延びるストラ
イプ状のパターン1d上にエピタキシャル形成された三角
柱状のGaAs層２の両斜面上にエピタキシャル成長された
｛110｝面方位の半導体層4,5,6などによっても素子を形
成することができる。さらに、これらのパターン1c,1d
以外の部分の半絶縁性GaAs基板１上には、（001）面方
位の半導体層4,5,6などがエピタキシャル成長するの
で、これらの（001）面方位の半導体層4,5,6などによっ
ても素子を形成することができる。すなわち、この第３
実施例によれば、同一の半絶縁性GaAs基板１上に、｛11
1｝面方位の半導体4,5,6などにより構成された素子と、
｛110｝面方位の半導体層4,5,6などにより構成された素
子と、（001）面方位の半導体層4,5,6により構成された
素子とを集積することができる。
ライプ状のパターン1c上にエピタキシャル成長された三
角柱状のGaAs層２の両斜面上にエピタキシャル成長され
た｛111｝面方位の半導体4,5,6などにより素子を形成す
ることができるとともに、〈010〉方向に延びるストラ
イプ状のパターン1d上にエピタキシャル形成された三角
柱状のGaAs層２の両斜面上にエピタキシャル成長された
｛110｝面方位の半導体層4,5,6などによっても素子を形
成することができる。さらに、これらのパターン1c,1d
以外の部分の半絶縁性GaAs基板１上には、（001）面方
位の半導体層4,5,6などがエピタキシャル成長するの
で、これらの（001）面方位の半導体層4,5,6などによっ
ても素子を形成することができる。すなわち、この第３
実施例によれば、同一の半絶縁性GaAs基板１上に、｛11
1｝面方位の半導体4,5,6などにより構成された素子と、
｛110｝面方位の半導体層4,5,6などにより構成された素
子と、（001）面方位の半導体層4,5,6により構成された
素子とを集積することができる。
上述の｛111｝面方位の半導体4,5,6などにより例えば
レーザーダイオードのような光素子を形成することがで
きる。このように｛111｝面方位の半導体層4,5,6などに
より形成されたレーザーダイオードは、しきい値電流密
度が低くなることがわかっている。なお、半導体層4,5,
6として例えばAlGaInP系の半導体層を用いる場合には、
（111）面上にエピタキシャル成長を行うと自然超格子
が形成されず、レーザーダイオードの短波長化が可能で
あるなどの利点がある。
レーザーダイオードのような光素子を形成することがで
きる。このように｛111｝面方位の半導体層4,5,6などに
より形成されたレーザーダイオードは、しきい値電流密
度が低くなることがわかっている。なお、半導体層4,5,
6として例えばAlGaInP系の半導体層を用いる場合には、
（111）面上にエピタキシャル成長を行うと自然超格子
が形成されず、レーザーダイオードの短波長化が可能で
あるなどの利点がある。
一方、（001）面方位の半導体層4,5,6などにより例え
ば高電子移動度トランジスタ（HEMT）のような電子素子
を形成することができる。このように（001）面方位の
半導体層4,5,6などにより形成されたHEMTは最も高速で
ある。
ば高電子移動度トランジスタ（HEMT）のような電子素子
を形成することができる。このように（001）面方位の
半導体層4,5,6などにより形成されたHEMTは最も高速で
ある。
この第３実施例による方法は、例えばOEICなどの製造
に適用して好適なものである。
に適用して好適なものである。
次に、本発明の第４実施例について説明する。
この第４実施例においては、第10図Ａに示すように、
まず例えば（001）面方位の半絶縁性GaAs基板１の所定
部分を例えばRIE法によりエッチング除去して溝1eを形
成する。ここで、この溝1eの延びる方向（紙面に垂直な
方向）は〈110〉方向である。
まず例えば（001）面方位の半絶縁性GaAs基板１の所定
部分を例えばRIE法によりエッチング除去して溝1eを形
成する。ここで、この溝1eの延びる方向（紙面に垂直な
方向）は〈110〉方向である。
次に、例えばMOCVD法により例えばGaAsをエピタキシ
ャル成長させる。これによって、第10図Ｂに示すよう
に、溝1e間の部分の半絶縁性GaAs基板１上にその斜面が
（１１）面または（11）面であるGaAs層２がエピタ
キシャル成長されるとともに、溝1e内がこのGaAs層２に
より埋められる。
ャル成長させる。これによって、第10図Ｂに示すよう
に、溝1e間の部分の半絶縁性GaAs基板１上にその斜面が
（１１）面または（11）面であるGaAs層２がエピタ
キシャル成長されるとともに、溝1e内がこのGaAs層２に
より埋められる。
次に、第10図Ｃに示すように、例えばMOCVD法により
複数の半導体層を順次エピタキシャル成長させた後、こ
れらの半導体層をエッチングにより所定形状にパターニ
ングする。これによって、溝1e間の部分の半絶縁性GaAs
基板１上にエピタキシャル成長された（001）面方位のG
aAs層２の上面には（001）面方位の半導体層により構成
された素子７が形成されるとともに、このGaAs層２の斜
面上には｛111｝面方位の半導体層により構成された素
子８が形成される。第３実施例で述べたと同様に、（00
1）面方位の半導体層により構成された素子７は例えば
電子素子であり、｛111｝面方位の半導体層により構成
された素子８は光素子である。
複数の半導体層を順次エピタキシャル成長させた後、こ
れらの半導体層をエッチングにより所定形状にパターニ
ングする。これによって、溝1e間の部分の半絶縁性GaAs
基板１上にエピタキシャル成長された（001）面方位のG
aAs層２の上面には（001）面方位の半導体層により構成
された素子７が形成されるとともに、このGaAs層２の斜
面上には｛111｝面方位の半導体層により構成された素
子８が形成される。第３実施例で述べたと同様に、（00
1）面方位の半導体層により構成された素子７は例えば
電子素子であり、｛111｝面方位の半導体層により構成
された素子８は光素子である。
なお、第４実施例において、溝1eの延びる方向を例え
ば〈010〉方向とすることにより、GaAs層２の斜面上に
｛110｝面方位の半導体層により構成された素子を形成
することができる。
ば〈010〉方向とすることにより、GaAs層２の斜面上に
｛110｝面方位の半導体層により構成された素子を形成
することができる。
以上、本発明の一実施例につき具体的に説明したが、
本発明は、上述の実施例に限定されるものではなく、本
発明の技術的思想に基づく各種の変形が可能である。
本発明は、上述の実施例に限定されるものではなく、本
発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の４つの実施例においては、半導体基板
として（001）面方位の半絶縁性GaAs基板を用いた場合
について説明したが、（001）面方位以外の半絶縁性GaA
s基板を用いることが可能であることは勿論、半絶縁性G
aAs基板以外の半導体基板を用いることも可能である。
として（001）面方位の半絶縁性GaAs基板を用いた場合
について説明したが、（001）面方位以外の半絶縁性GaA
s基板を用いることが可能であることは勿論、半絶縁性G
aAs基板以外の半導体基板を用いることも可能である。
また、上述の第３実施例において、ストライプ状のパ
ターン1aの延びる方向を第１実施例及び第２実施例と同
様に基準の整数指数方向から小角オフさせ、これによっ
てGaAs層２の斜面を整数指数面の小角オフ面とするよう
にしてもよい。同様に、第４実施例において、溝1eの延
びる方向を基準の整数指数方向から小角オフさせ、GaAs
層２の斜面が整数指数面の小角オフ面となるようにして
もよい。
ターン1aの延びる方向を第１実施例及び第２実施例と同
様に基準の整数指数方向から小角オフさせ、これによっ
てGaAs層２の斜面を整数指数面の小角オフ面とするよう
にしてもよい。同様に、第４実施例において、溝1eの延
びる方向を基準の整数指数方向から小角オフさせ、GaAs
層２の斜面が整数指数面の小角オフ面となるようにして
もよい。
さらに、エピタキシャル成長法としては、例えば分子
線エピタキシー（MBE）法を用いることも可能である。
線エピタキシー（MBE）法を用いることも可能である。
以上説明したように、本発明の半導体装置によれば、
同一の半導体基板上に形成される各素子の性能を向上さ
せることができる。
同一の半導体基板上に形成される各素子の性能を向上さ
せることができる。
また、本発明の半導体装置の製造方法によれば、整数
指数面の小角オフ面を高精度でしかも制御性良く形成す
ることができるとともに、同一の半導体基板上に面指数
やオフ角が異なる複数の小角オフ面を形成することがで
きる。
指数面の小角オフ面を高精度でしかも制御性良く形成す
ることができるとともに、同一の半導体基板上に面指数
やオフ角が異なる複数の小角オフ面を形成することがで
きる。
第１図Ａ及び第１図Ｂは本発明の第１実施例を説明する
ための斜視図、第２図及び第３図は本発明の第１実施例
において（111）面の〈110〉方向への小角オフ面が得ら
れる理由を説明するための説明図、第４図Ａ及び第４図
Ｂは整数指数面の小角オフ面を形成するための他の方法
を説明するための斜視図、第５図及び第６図は本発明の
第２実施例において（011）面の〈100〉方向への小角オ
フ面が得られる理由を説明するための説明図、第７図は
本発明の第３実施例を説明するための斜視図、第８図及
び第９図は本発明の第３実施例において半導体層のエピ
タキシャル成長を行った後の状態を示す断面図、第10図
Ａ〜第10図Ｃは本発明の第４実施例を説明するための断
面図である。 図面における主要な符号の説明 1:半絶縁性GaAs基板、1a:パターン、 2:GaAs層、3:絶縁膜。
ための斜視図、第２図及び第３図は本発明の第１実施例
において（111）面の〈110〉方向への小角オフ面が得ら
れる理由を説明するための説明図、第４図Ａ及び第４図
Ｂは整数指数面の小角オフ面を形成するための他の方法
を説明するための斜視図、第５図及び第６図は本発明の
第２実施例において（011）面の〈100〉方向への小角オ
フ面が得られる理由を説明するための説明図、第７図は
本発明の第３実施例を説明するための斜視図、第８図及
び第９図は本発明の第３実施例において半導体層のエピ
タキシャル成長を行った後の状態を示す断面図、第10図
Ａ〜第10図Ｃは本発明の第４実施例を説明するための断
面図である。 図面における主要な符号の説明 1:半絶縁性GaAs基板、1a:パターン、 2:GaAs層、3:絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新田 幸代 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭64−770（ＪＰ，Ａ) 特開 平１−273359（ＪＰ，Ａ) 特開 昭60−176276（ＪＰ，Ａ) 特開 平３−239361（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/20 H01L 21/205 H01L 29/80 - 29/812
Claims (2)
- 【請求項１】半導体基板の一主面に互いに異なる指数の
方向に延びる複数の凸部が形成され、 上記複数の凸部上にそれぞれ半導体層が互いに異なる面
方位で選択的にエピタキシャル成長され、 それぞれの上記半導体層上に素子が形成されていること
を特徴とする半導体装置。 - 【請求項２】半導体基板の一主面に互いに異なる指数の
方向に延びる複数の凸部を形成し、 上記複数の凸部上にそれぞれ半導体層を互いに異なる面
方位で選択的にエピタキシャル成長させ、 それぞれの上記半導体層上に素子を形成するようにした
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02194581A JP3120439B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02194581A JP3120439B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000216468A Division JP3341757B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479312A JPH0479312A (ja) | 1992-03-12 |
| JP3120439B2 true JP3120439B2 (ja) | 2000-12-25 |
Family
ID=16326927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02194581A Expired - Fee Related JP3120439B2 (ja) | 1990-07-23 | 1990-07-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120439B2 (ja) |
-
1990
- 1990-07-23 JP JP02194581A patent/JP3120439B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479312A (ja) | 1992-03-12 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |