JPH0630058B2 - マイクロ・プログラム制御装置 - Google Patents
マイクロ・プログラム制御装置Info
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- JPH0630058B2 JPH0630058B2 JP21650086A JP21650086A JPH0630058B2 JP H0630058 B2 JPH0630058 B2 JP H0630058B2 JP 21650086 A JP21650086 A JP 21650086A JP 21650086 A JP21650086 A JP 21650086A JP H0630058 B2 JPH0630058 B2 JP H0630058B2
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- micro
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロ・プログラム制御装置に関し、特にマ
イクロ命令を読み出し、制御するマイクロ・プログラム
制御装置に関する。
イクロ命令を読み出し、制御するマイクロ・プログラム
制御装置に関する。
〔従来の技術〕 従来、この種のマイクロ・プログラム制御装置は制御記
憶装置から読み出されるマイクロ命令レジスタに、直接
設定する方式で行なわれていた。
憶装置から読み出されるマイクロ命令レジスタに、直接
設定する方式で行なわれていた。
上述した従来のマイクロ・プログラム制御装置は制御記
憶装置からのパラレル出力を、マイクロ命令レジスタに
設定する方式のみを採用している為、アクセス・タイム
の異なる記憶素子を併用して制御記憶装置を構成する場
合でも、水平方向のビット数は同一でなければならず、
水平方向の記憶素子数を削減することはできなかった。
憶装置からのパラレル出力を、マイクロ命令レジスタに
設定する方式のみを採用している為、アクセス・タイム
の異なる記憶素子を併用して制御記憶装置を構成する場
合でも、水平方向のビット数は同一でなければならず、
水平方向の記憶素子数を削減することはできなかった。
本発明のマイクロ・プログラム制御装置はマイクロ・プ
ログラムを記憶する為の制御記憶装置と、シフト機能を
持ったマイクロ命令レジスタと、マイクロ命令コードを
１ビットづつに展開して出力するシリアル変換手段と、
制御記憶装置からのパラレル出力か又はシリアル変換手
段からのシリアル出力かを動的に選択してマイクロ命令
レジスタに設定する手段とを有している。
ログラムを記憶する為の制御記憶装置と、シフト機能を
持ったマイクロ命令レジスタと、マイクロ命令コードを
１ビットづつに展開して出力するシリアル変換手段と、
制御記憶装置からのパラレル出力か又はシリアル変換手
段からのシリアル出力かを動的に選択してマイクロ命令
レジスタに設定する手段とを有している。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、本
実施例はマイクロ・プログラムを収容し、マイクロ命令
コード７を読み出す制御記憶装置１と、読み出されたマ
イクロ命令コード７をシリアル出力信号８に変換するシ
リアル変換回路２と、マイクロ命令コード７とシリアル
出力信号のマイクロ命令コード８とを選択する入力選択
回路３と、入力選択回路３を制御する入力選択信号１０
を生成する入力選択信号生成部６と、マイクロ命令コー
ド２又は８を保持するマイクロ命令レジスタ４と、マイ
クロ命令コードをデコードするマイクロ命令コーダ５と
を含む。
実施例はマイクロ・プログラムを収容し、マイクロ命令
コード７を読み出す制御記憶装置１と、読み出されたマ
イクロ命令コード７をシリアル出力信号８に変換するシ
リアル変換回路２と、マイクロ命令コード７とシリアル
出力信号のマイクロ命令コード８とを選択する入力選択
回路３と、入力選択回路３を制御する入力選択信号１０
を生成する入力選択信号生成部６と、マイクロ命令コー
ド２又は８を保持するマイクロ命令レジスタ４と、マイ
クロ命令コードをデコードするマイクロ命令コーダ５と
を含む。
第２図は本実施例のマイクロ命令レジスタ４と入力選択
回路３の構成を具体的に示す。第２図において、マイク
ロ命令レジスタ４と入力選択回路３はたとえば１６ビッ
ト幅のマイクロ命令レジスタ４を構成する各フリップ・
フロップ（Ｆ／Ｆ）２７〜４２と、各Ｆ／Ｆの入力選択
用セレクタ１１〜２６とから構成されている。まず、第
２図を参照し、マイクロ命令レジスタ周辺の動作を説明
する。
回路３の構成を具体的に示す。第２図において、マイク
ロ命令レジスタ４と入力選択回路３はたとえば１６ビッ
ト幅のマイクロ命令レジスタ４を構成する各フリップ・
フロップ（Ｆ／Ｆ）２７〜４２と、各Ｆ／Ｆの入力選択
用セレクタ１１〜２６とから構成されている。まず、第
２図を参照し、マイクロ命令レジスタ周辺の動作を説明
する。
本発明の一実施例に於けるマイクロ命令レジスタは、１
６個のフリップ・フロップ２７〜４２で構成されている
が、最上位のフリップ・フロップ２７以外の各フリップ
・フロップの入力は選択信号１０に依って制御記憶装置
からのマイクロ命令コード７の各ビットか又は前段（図
の左側）のフリップ・フロップの出力かが選択される。
最上位のフリップ・フロップ２７の入力セレクタ１１は
選択信号１０に依ってマイクロ命令コード７の最上位ビ
ットか又は第１図に示すシリアル変換出力信号８かを選
択する。この構成に依りマイクロ命令レジスタ４は、選
択信号１０に従って、制御記憶装置１から読み出したマ
イクロ命令コードを１６ビット同時に収容するか又は、
最上位ビツトにシリアル変換回路の出力信号を入れなが
ら１ビットづつ右へシフトしていくシフト機能を使用す
るかを選択可能となっている。
６個のフリップ・フロップ２７〜４２で構成されている
が、最上位のフリップ・フロップ２７以外の各フリップ
・フロップの入力は選択信号１０に依って制御記憶装置
からのマイクロ命令コード７の各ビットか又は前段（図
の左側）のフリップ・フロップの出力かが選択される。
最上位のフリップ・フロップ２７の入力セレクタ１１は
選択信号１０に依ってマイクロ命令コード７の最上位ビ
ットか又は第１図に示すシリアル変換出力信号８かを選
択する。この構成に依りマイクロ命令レジスタ４は、選
択信号１０に従って、制御記憶装置１から読み出したマ
イクロ命令コードを１６ビット同時に収容するか又は、
最上位ビツトにシリアル変換回路の出力信号を入れなが
ら１ビットづつ右へシフトしていくシフト機能を使用す
るかを選択可能となっている。
再び第１図を参照して全体の動作を説明する。
制御記憶装置１から、読み出されたマイクロ命令コード
７はシリアル変換回路２に依って最下位ビットから１ビ
ットづつ順番に並んだシリアル出力信号８を生成する。
入力選択信号生成部６では下記の何れかの形式でマイク
ロ命令レジスタ４への入力選択信号１０を生成する。
７はシリアル変換回路２に依って最下位ビットから１ビ
ットづつ順番に並んだシリアル出力信号８を生成する。
入力選択信号生成部６では下記の何れかの形式でマイク
ロ命令レジスタ４への入力選択信号１０を生成する。
制御記憶装置上のアドレス空間の分割 マイクロ命令でセット・リセット可能なフラグ・レジ
スタ この入力選択信号１０にて、マイクロ命令コード７が選
択されると、同一クロックにて１６ビットすべてがセッ
トされ、シリアル出力信号８が選択されると、マイクロ
命令レジスタ４のシフト機能を使用して１クロックに１
ビットづつ、１６クロックでマイクロ命令コードをマイ
クロ命令レジスタ４に収容する。マイクロ命令レジスタ
４に収容されたマイクロ命令はマイクロ命令デコーダ５
によって各部の制御信号に変換される。
スタ この入力選択信号１０にて、マイクロ命令コード７が選
択されると、同一クロックにて１６ビットすべてがセッ
トされ、シリアル出力信号８が選択されると、マイクロ
命令レジスタ４のシフト機能を使用して１クロックに１
ビットづつ、１６クロックでマイクロ命令コードをマイ
クロ命令レジスタ４に収容する。マイクロ命令レジスタ
４に収容されたマイクロ命令はマイクロ命令デコーダ５
によって各部の制御信号に変換される。
以上説明したように本発明はシフト機能を持つマイクロ
命令レジスタとマイクロ命令コードのシリアル変換手段
及び制御記憶装置から読み出したマイクロ命令コードを
直接セットするか前記シリアル変換手段を経由してシフ
ト機能を使ってセットするかを選択する手段を有するこ
とにより、２ビット目以降は、２クロック以上のアクセ
スタイムが許されるため、例えば１ビット目だけは高速
記憶素子を使い、２ビット目以降は低速・低価格記憶素
子を使うというように性能の相異なる記憶素子にて制御
記憶装置を構成できる。低速処理可能なプログラム用の
記憶素子はシスト機能を使ってマイクロ命令レジスタに
取り込むことにより低速・低価格のものを使用できる。
更に本発明はマイクロ命令コードの水平方向のビット数
が多い場合に採用すればシフト機能を用いる領域につい
てはシリアル変換後に１ビットづつマイクロ命令レジス
タにセットする為例えば、水平方向４ビット巾の素子構
成でも、最初の４ビットをシリアル変換回路に読み込ん
だ後、後続の３アドレスに４ビットづつ残りのマイクロ
命令コードを記憶し順次シリアル変換回路に取り出して
いくことにより記憶素子は水平方向のビット数分用意す
る必要はなくなり水平方向の記憶素子数を大いに削減可
能という効果がある。
命令レジスタとマイクロ命令コードのシリアル変換手段
及び制御記憶装置から読み出したマイクロ命令コードを
直接セットするか前記シリアル変換手段を経由してシフ
ト機能を使ってセットするかを選択する手段を有するこ
とにより、２ビット目以降は、２クロック以上のアクセ
スタイムが許されるため、例えば１ビット目だけは高速
記憶素子を使い、２ビット目以降は低速・低価格記憶素
子を使うというように性能の相異なる記憶素子にて制御
記憶装置を構成できる。低速処理可能なプログラム用の
記憶素子はシスト機能を使ってマイクロ命令レジスタに
取り込むことにより低速・低価格のものを使用できる。
更に本発明はマイクロ命令コードの水平方向のビット数
が多い場合に採用すればシフト機能を用いる領域につい
てはシリアル変換後に１ビットづつマイクロ命令レジス
タにセットする為例えば、水平方向４ビット巾の素子構
成でも、最初の４ビットをシリアル変換回路に読み込ん
だ後、後続の３アドレスに４ビットづつ残りのマイクロ
命令コードを記憶し順次シリアル変換回路に取り出して
いくことにより記憶素子は水平方向のビット数分用意す
る必要はなくなり水平方向の記憶素子数を大いに削減可
能という効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
マイクロ命令レジスタ及び入力選択回路を示す詳細図で
ある。 １…制御記憶装置、２…マイクロ命令コードシリアル変
換回路、３…マイクロ命令レジスタ入力選択回路、４…
マイクロ命令レジスタ、５…マイクロ命令デコーダ、６
…入力選択信号生成部、７…マイクロ命令コード、８…
シリアル変換出力、９…マイクロ命令レジスタ入力、１
０…入力選択信号、１１〜２６…マイクロ命令レジスタ
を構成するフリップ・フロップ群、２７〜４２…各フリ
ップ・フロップの入力選択用セレクタ。
マイクロ命令レジスタ及び入力選択回路を示す詳細図で
ある。 １…制御記憶装置、２…マイクロ命令コードシリアル変
換回路、３…マイクロ命令レジスタ入力選択回路、４…
マイクロ命令レジスタ、５…マイクロ命令デコーダ、６
…入力選択信号生成部、７…マイクロ命令コード、８…
シリアル変換出力、９…マイクロ命令レジスタ入力、１
０…入力選択信号、１１〜２６…マイクロ命令レジスタ
を構成するフリップ・フロップ群、２７〜４２…各フリ
ップ・フロップの入力選択用セレクタ。
Claims (1)
- 【請求項１】マイクロ・プログラムを記憶する為の制御
記憶装置と、シフト機能を持ったマイクロ命令レジスタ
と、マイクロ命令コードを１ビットづつに展開するシリ
アル変換手段と、前記制御記憶装置から読み出したマイ
クロ命令コードをマイクロ命令レジスタに設定するか又
は該シリアル変換手段からの出力をシフト機能を使って
マイクロ命令レジスタに設定するかを選択する手段とを
有するマイクロ・プログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21650086A JPH0630058B2 (ja) | 1986-09-12 | 1986-09-12 | マイクロ・プログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21650086A JPH0630058B2 (ja) | 1986-09-12 | 1986-09-12 | マイクロ・プログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6371731A JPS6371731A (ja) | 1988-04-01 |
| JPH0630058B2 true JPH0630058B2 (ja) | 1994-04-20 |
Family
ID=16689400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21650086A Expired - Fee Related JPH0630058B2 (ja) | 1986-09-12 | 1986-09-12 | マイクロ・プログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630058B2 (ja) |
-
1986
- 1986-09-12 JP JP21650086A patent/JPH0630058B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6371731A (ja) | 1988-04-01 |
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Legal Events
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|---|---|---|---|
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