JPH0630049B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0630049B2 JPH0630049B2 JP59083191A JP8319184A JPH0630049B2 JP H0630049 B2 JPH0630049 B2 JP H0630049B2 JP 59083191 A JP59083191 A JP 59083191A JP 8319184 A JP8319184 A JP 8319184A JP H0630049 B2 JPH0630049 B2 JP H0630049B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- address
- screen
- cpu
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は通常にユーザが使用しているスクリーン用のビ
デオＲＡＭ（以下、ＶＲＡＭと略す。）とは完全に独立
なＶＲＡＭを付加し、このＶＲＡＭにより表示される別
の種類のスクリーンを持つた情報処理装置に関するもの
である。
デオＲＡＭ（以下、ＶＲＡＭと略す。）とは完全に独立
なＶＲＡＭを付加し、このＶＲＡＭにより表示される別
の種類のスクリーンを持つた情報処理装置に関するもの
である。
（従来技術） 従来の情報処理装置はＶＲＡＭを１つしか持たなかつた
為、表示できるスクリーンは１種類に限られていた。従
つて他のスクリーンを表示するには、現スクリーンに上
書きするという方法が一般的だつた。しかし、この方法
では現スクリーンが保存出来ないので、一時的にスクリ
ーンを切り換える割込処理などが実現しないという欠点
があつた。一方、大容量のＶＲＡＭを用いて現スクリー
ンをＶＲＡＭの他の場所へ一時待避させ、また戻すとい
う方法によれば、上記割込処理は可能になるが、大容量
のＶＲＡＭが必要という事と、現スクリーン退避に時間
がかかるという欠点があつた。
為、表示できるスクリーンは１種類に限られていた。従
つて他のスクリーンを表示するには、現スクリーンに上
書きするという方法が一般的だつた。しかし、この方法
では現スクリーンが保存出来ないので、一時的にスクリ
ーンを切り換える割込処理などが実現しないという欠点
があつた。一方、大容量のＶＲＡＭを用いて現スクリー
ンをＶＲＡＭの他の場所へ一時待避させ、また戻すとい
う方法によれば、上記割込処理は可能になるが、大容量
のＶＲＡＭが必要という事と、現スクリーン退避に時間
がかかるという欠点があつた。
（発明の目的） 本発明は２個の独立したＶＲＡＭを持ち、２種類のスク
リーンを切り換えられる情報処理装置を提供することを
目的とする。
リーンを切り換えられる情報処理装置を提供することを
目的とする。
（発明の概要） 本発明は、複数の表示用のビデオＲＡＭを切り換えて使
用する情報処理装置に於て、 割込み要求を検出する割込みコントローラと、 該割込みコントローラが検出した割込み要求を解析して
スクリーン切り換えを要するか否かを判定し、切り換え
を要すると判定した場合は、前記表示用のビデオＲＡＭ
のいずれか１つのビデオＲＡＭの先頭アドレスを出力す
るＣＰＵと、 該ＣＰＵから出力されるアドレス情報を伝達するアドレ
ス線と接続される入力端子と、該入力端子に接続され、
前記ＣＰＵが書き換え可能な第１アドレス情報記憶手段
及び予め一定の値を格納した第２アドレス情報記憶手段
よりなり前記第１アドレス情報記憶手段と第２アドレス
情報記憶手段の組合わせにより前記表示用のビデオＲＡ
Ｍのいずれか１つの先頭アドレスを指定する先頭アドレ
ス指定手段とを有し、前記ＣＰＵにより書き換えられた
前記先頭アドレス指定手段の値に基づき前記複数の表示
用のビデオＲＡＭの１つと他の１つとを切り換える表示
コントローラと、 から成る事を特徴とする。
用する情報処理装置に於て、 割込み要求を検出する割込みコントローラと、 該割込みコントローラが検出した割込み要求を解析して
スクリーン切り換えを要するか否かを判定し、切り換え
を要すると判定した場合は、前記表示用のビデオＲＡＭ
のいずれか１つのビデオＲＡＭの先頭アドレスを出力す
るＣＰＵと、 該ＣＰＵから出力されるアドレス情報を伝達するアドレ
ス線と接続される入力端子と、該入力端子に接続され、
前記ＣＰＵが書き換え可能な第１アドレス情報記憶手段
及び予め一定の値を格納した第２アドレス情報記憶手段
よりなり前記第１アドレス情報記憶手段と第２アドレス
情報記憶手段の組合わせにより前記表示用のビデオＲＡ
Ｍのいずれか１つの先頭アドレスを指定する先頭アドレ
ス指定手段とを有し、前記ＣＰＵにより書き換えられた
前記先頭アドレス指定手段の値に基づき前記複数の表示
用のビデオＲＡＭの１つと他の１つとを切り換える表示
コントローラと、 から成る事を特徴とする。
（実施例） 第１図は、本発明の１実施例を示すブロツク図である。
割込みコントローラ１は、入出力装置（図示せず）、タ
マイー（図示せず）等から割込み要求を検出する。２１
は、前記割込み要求を解析してスクリーン切り換えを要
する割込み要求か否かを判定するスクリーン切り換え要
求判定手段である。
マイー（図示せず）等から割込み要求を検出する。２１
は、前記割込み要求を解析してスクリーン切り換えを要
する割込み要求か否かを判定するスクリーン切り換え要
求判定手段である。
２２は、表示用のＶＲＡＭを切り換える指令を表示コン
トローラ４に出力する表示ＶＲＡＭ切り換え手段であ
る。
トローラ４に出力する表示ＶＲＡＭ切り換え手段であ
る。
又、２は通常使用されるスクリーン用のメモリである通
常使用スクリーン用ＶＲＡＭであり、３は主に割込みで
使用されるスクリーン用のメモリである割込みスクリー
ン用ＶＲＡＭである。５は接続されたＶＲＡＭのスクリ
ーンを表示する表示部である。
常使用スクリーン用ＶＲＡＭであり、３は主に割込みで
使用されるスクリーン用のメモリである割込みスクリー
ン用ＶＲＡＭである。５は接続されたＶＲＡＭのスクリ
ーンを表示する表示部である。
第２図は、第１図の実施例をさらに詳細に示す図であ
る。
る。
第２図において、６はＣＰＵであり本情報処理装置の中
核である。１５はＲＡＭ，１６はＲＯＭである。１の割
込みコントローラには、１２の入力装置、１３の通信装
置、１４のタイマーが接続されている。ＣＰＵ６は入出
力ポート（図示せず）を通して、２，３のいずれのＶＲ
ＡＭに対しても読み出し，書き込みが可能である。また
ＣＰＵ６は入出力ポートを通して、表示コントローラ４
に指令を送り、２，３のいずれかのＶＲＡＭを表示用に
選択可能である。
核である。１５はＲＡＭ，１６はＲＯＭである。１の割
込みコントローラには、１２の入力装置、１３の通信装
置、１４のタイマーが接続されている。ＣＰＵ６は入出
力ポート（図示せず）を通して、２，３のいずれのＶＲ
ＡＭに対しても読み出し，書き込みが可能である。また
ＣＰＵ６は入出力ポートを通して、表示コントローラ４
に指令を送り、２，３のいずれかのＶＲＡＭを表示用に
選択可能である。
第３図は、第２図の表示コントローラ４をさらに詳細に
説明したブロツク図である。
説明したブロツク図である。
１０１はラツチパルス分周クロツクレジスタであり、原
発振クロツクの分周比をプリセツタブルにして画面サイ
ズ（デユーテイ）の変化に対して常に最適のフレーム数
（画面数）及び、ラツチパルス周波数を設定する。１０
２及び１０３により表示画面の先頭アドレスを指定する
先頭アドレス指定レジスタが構成され、さらに１０２
は、イニシャルアッパーアドレスジスタ（ＣＰＵが書き
換え可能な第１レジスタ）でＣＰＵにより書き換え可能
なレジスタであり、又１０３はイニシャルロウアーアド
レスレジスタ（予め一定の値を格納した第２レジスタ）
で常にＯＯＨに設定されている。１０４は、２重ダイレ
クトメモリアクセス（以下、ＤＭＡと略す。）を行うた
めのアドレス用レジスタである。１０５は、Ｙ方向ライ
ン数を保持するレジスタである。１０６はＸ方向ドツト
数を保持するレジスタである。１０７は、カーソルＸア
ドレスレジスタである。１０８は、カーソルＹアドレス
レジスタである。１０９は、キヤラクタジエネレータ
（以下、ＣＧと略す。）レジスタであり、ＣＧモードの
時ＤＭＡにて文字コードが書き込まれる。１１０は、Ｃ
Ｇエクスターナルリードレジスタであり、ＣＰＵが表示
コントローラ４の内部のＣＧのビツトイメージをリード
する時にこのレジスタに文字コードをライトする。１１
１、及び１１２はＸデータ転送レジスタでＸドライバー
（図示せず）へのデータ転送用のものである。１１７
は、コントローラレジスタである。１２３は、ポートス
テータレジスタである。１２４は、ポートデータアウト
レジスタである。１２５は、ポートデータインレジスタ
である。１２６は、システムアドレスラツチレジスタで
ある。１２７は、ＤＭＡワーキングＵＰＰＥＲレジスタ
である。１２８は、ＤＭＡワーキングＬＯＷＥＲレジス
タである。１２９は、コントローラインストラクシヨン
レジスタである。
発振クロツクの分周比をプリセツタブルにして画面サイ
ズ（デユーテイ）の変化に対して常に最適のフレーム数
（画面数）及び、ラツチパルス周波数を設定する。１０
２及び１０３により表示画面の先頭アドレスを指定する
先頭アドレス指定レジスタが構成され、さらに１０２
は、イニシャルアッパーアドレスジスタ（ＣＰＵが書き
換え可能な第１レジスタ）でＣＰＵにより書き換え可能
なレジスタであり、又１０３はイニシャルロウアーアド
レスレジスタ（予め一定の値を格納した第２レジスタ）
で常にＯＯＨに設定されている。１０４は、２重ダイレ
クトメモリアクセス（以下、ＤＭＡと略す。）を行うた
めのアドレス用レジスタである。１０５は、Ｙ方向ライ
ン数を保持するレジスタである。１０６はＸ方向ドツト
数を保持するレジスタである。１０７は、カーソルＸア
ドレスレジスタである。１０８は、カーソルＹアドレス
レジスタである。１０９は、キヤラクタジエネレータ
（以下、ＣＧと略す。）レジスタであり、ＣＧモードの
時ＤＭＡにて文字コードが書き込まれる。１１０は、Ｃ
Ｇエクスターナルリードレジスタであり、ＣＰＵが表示
コントローラ４の内部のＣＧのビツトイメージをリード
する時にこのレジスタに文字コードをライトする。１１
１、及び１１２はＸデータ転送レジスタでＸドライバー
（図示せず）へのデータ転送用のものである。１１７
は、コントローラレジスタである。１２３は、ポートス
テータレジスタである。１２４は、ポートデータアウト
レジスタである。１２５は、ポートデータインレジスタ
である。１２６は、システムアドレスラツチレジスタで
ある。１２７は、ＤＭＡワーキングＵＰＰＥＲレジスタ
である。１２８は、ＤＭＡワーキングＬＯＷＥＲレジス
タである。１２９は、コントローラインストラクシヨン
レジスタである。
又、１５１はＤＭＡアドレスＵＰＰＥＲカウンタであ
り、１５２はＤＭＡアドレスＬＯＷＥＲカウンタであ
る。１５３は、ＤＭＡＸバイトカウンタである。１５４
は、ＤＭＡＹイニシヤルラインカウンタである。１５６
は、ＣＧエクスターナルリードカウンタである。１５９
は、ＣＧラインカウンタである。
り、１５２はＤＭＡアドレスＬＯＷＥＲカウンタであ
る。１５３は、ＤＭＡＸバイトカウンタである。１５４
は、ＤＭＡＹイニシヤルラインカウンタである。１５６
は、ＣＧエクスターナルリードカウンタである。１５９
は、ＣＧラインカウンタである。
信号２００は、ＣＰＵ６の発生するアドレス情報を表示
コントローラ４に入力するか否かを選択するための信号
である。信号２０１は、コントローラ内のレジスタ選択
用の入力信号である。信号２０２は、ＶＲＡＭに接続さ
れるローカルアドレス信号である。２０３は、ＶＲＡＭ
に接続されるローカルデータ信号である。２０４は、ポ
ートデータ信号である。２０５は、ポートアドレス信号
である。２０６は、ポートリード信号である。２０７は
ポートライト信号である。２０８は、ポートチツプセレ
クト信号である。
コントローラ４に入力するか否かを選択するための信号
である。信号２０１は、コントローラ内のレジスタ選択
用の入力信号である。信号２０２は、ＶＲＡＭに接続さ
れるローカルアドレス信号である。２０３は、ＶＲＡＭ
に接続されるローカルデータ信号である。２０４は、ポ
ートデータ信号である。２０５は、ポートアドレス信号
である。２０６は、ポートリード信号である。２０７は
ポートライト信号である。２０８は、ポートチツプセレ
クト信号である。
３０１は、Ｘデータアウト端子で、Ｘドライバへ接続さ
れる。４０１は、ＣＧのパターンが記憶されているＣＧ
ＲＯＭでる。４０２は、コマンドデゴード回路である。
４０３は発振回路である。又、表示ＶＲＡＭ切り換え手
段２２が、表示用のＶＲＡＭを切り換えるとは、具体的
に説明すると、第３図の表示画面の先頭アドレスを指定
する先頭アドレス指定レジスタ１０２及び１０３の値を
書き換えるということである。つまり、ＣＰＵ６よりの
アドレス線（Ａ８〜Ａ１３）と接続される表示コントロ
ーラ４の入力端子２１０に表示画面の先頭アドレスがＣ
ＰＵ６の指示により入力される。そして、その先頭アド
レスが１０２のイニシヤルアツパーアドレスレジスタ
（アドレスバス線Ａ８〜Ａ１３に対応）に書き込まれ
て、そこより１画面分のデータが表示される。また１０
３のイニシヤルロウアーアドレスレジスタは常にＯＯＨ
に設定されているので、イニシャルアッパーアドレスレ
ジスタ１０２及びイニシャルロウアーアドレスレジスタ
１０３に設定された値が組み合わされて、先頭アドレス
の指定は２５６番地ごとということになる。つまり、Ｃ
ＰＵ６が、アドレスバス線（Ａ８〜Ａ１３）及び入力端
子２１０経由で表示コントローラ４内の先頭アドレス指
定レジスタ１０２および１０３に表示画面の先頭アドレ
スを設定する。
れる。４０１は、ＣＧのパターンが記憶されているＣＧ
ＲＯＭでる。４０２は、コマンドデゴード回路である。
４０３は発振回路である。又、表示ＶＲＡＭ切り換え手
段２２が、表示用のＶＲＡＭを切り換えるとは、具体的
に説明すると、第３図の表示画面の先頭アドレスを指定
する先頭アドレス指定レジスタ１０２及び１０３の値を
書き換えるということである。つまり、ＣＰＵ６よりの
アドレス線（Ａ８〜Ａ１３）と接続される表示コントロ
ーラ４の入力端子２１０に表示画面の先頭アドレスがＣ
ＰＵ６の指示により入力される。そして、その先頭アド
レスが１０２のイニシヤルアツパーアドレスレジスタ
（アドレスバス線Ａ８〜Ａ１３に対応）に書き込まれ
て、そこより１画面分のデータが表示される。また１０
３のイニシヤルロウアーアドレスレジスタは常にＯＯＨ
に設定されているので、イニシャルアッパーアドレスレ
ジスタ１０２及びイニシャルロウアーアドレスレジスタ
１０３に設定された値が組み合わされて、先頭アドレス
の指定は２５６番地ごとということになる。つまり、Ｃ
ＰＵ６が、アドレスバス線（Ａ８〜Ａ１３）及び入力端
子２１０経由で表示コントローラ４内の先頭アドレス指
定レジスタ１０２および１０３に表示画面の先頭アドレ
スを設定する。
第４図に、本発明を使つた実施例として、システムのモ
ード・パラメータの変更を行う、システム・デイスプレ
イ機能の流れ図を挙げ、動作を説明する。ステツプ
で、割込みが起きたことを割込みコントローラ１よりＣ
ＰＵ６は知らされて割込み処理を開始する。ステツプ
では、割込みの解析を行ない、キー入力割込みかを判定
している。，のステツプは他の割込みを解析し、そ
れに応じて処理を行う手続きである。
ード・パラメータの変更を行う、システム・デイスプレ
イ機能の流れ図を挙げ、動作を説明する。ステツプ
で、割込みが起きたことを割込みコントローラ１よりＣ
ＰＵ６は知らされて割込み処理を開始する。ステツプ
では、割込みの解析を行ない、キー入力割込みかを判定
している。，のステツプは他の割込みを解析し、そ
れに応じて処理を行う手続きである。
キー入力割込みが判定されると、ステツプでは入力さ
れたキーが更に、システム・デイスプレイ機能の起動を
指示するキーかがＣＰＵ６によつて判定される。異なる
キーなら、ステツプへ進む。
れたキーが更に、システム・デイスプレイ機能の起動を
指示するキーかがＣＰＵ６によつて判定される。異なる
キーなら、ステツプへ進む。
システム，デイスプレイ機能の起動が指示されるとステ
ップにおいて、ＣＰＵ６が、割込みスクリーン用ＶＲ
ＡＭ３に対応するアドレスを出力してデータの書き込み
先として割込みスクリーン用ＶＲＡＭ３を指定し、まず
割込みスクリーン用ＶＲＡＭ３の内容を消去する。
ップにおいて、ＣＰＵ６が、割込みスクリーン用ＶＲ
ＡＭ３に対応するアドレスを出力してデータの書き込み
先として割込みスクリーン用ＶＲＡＭ３を指定し、まず
割込みスクリーン用ＶＲＡＭ３の内容を消去する。
次にステップにおいて、ＣＰＵ６が、割込みスクリー
ン用ＶＲＡＭ３に対応するアドレスを出力するとともに
システム，デイスプレイの表示内容を出力ポート（図示
せず）を通して割込みスクリーン用ＶＲＡＭ３に書き込
む。
ン用ＶＲＡＭ３に対応するアドレスを出力するとともに
システム，デイスプレイの表示内容を出力ポート（図示
せず）を通して割込みスクリーン用ＶＲＡＭ３に書き込
む。
システム，デイスプレイの表示内容の書き込みが終了し
たら、ステップにおいて、ＣＰＵ６が表示コントロー
ラ４内のレジスタ１０２に第１の所定値をセットしてレ
ジスタ１０２及び１０３から構成される先頭アドレス指
定レジスタが割込みスクリーン用ＶＲＡＭ３のアドレス
を示すことになる。このことにより、割込みスクリーン
用ＶＲＡＭ３が表示用に選択される。
たら、ステップにおいて、ＣＰＵ６が表示コントロー
ラ４内のレジスタ１０２に第１の所定値をセットしてレ
ジスタ１０２及び１０３から構成される先頭アドレス指
定レジスタが割込みスクリーン用ＶＲＡＭ３のアドレス
を示すことになる。このことにより、割込みスクリーン
用ＶＲＡＭ３が表示用に選択される。
ステツプで画面が、今までのものから即座に割込み処
理であるシステム・デイスプレイの画面に切り換わるス
テツプは、システム・デイスプレイ中のキー入力を行
ない、終了を指示するキーかを判定する。終了キーでな
い時はステツプへ進んで、有効なキーかを調べ、そう
でない時は何もしないで再入力待ちになる。有効キーの
時はステツプへ進んで、システムのモード・パラメー
タの変更を行ない、再入力待ちになる。
理であるシステム・デイスプレイの画面に切り換わるス
テツプは、システム・デイスプレイ中のキー入力を行
ない、終了を指示するキーかを判定する。終了キーでな
い時はステツプへ進んで、有効なキーかを調べ、そう
でない時は何もしないで再入力待ちになる。有効キーの
時はステツプへ進んで、システムのモード・パラメー
タの変更を行ない、再入力待ちになる。
ステップにおいて終了キーが入力されると、ステップ
に進む。ここでは、ステップと逆にＣＰＵ６が表示
コントローラ４内のレジスタ１０２に第２の所定値をセ
ットしてレジスタ１０２及び１０３から構成される先頭
アドレス指定レジスタが通常スクリーン用ＶＲＡＭ２の
アドレスを示すことになる。このことにより、通常スク
リーン用ＶＲＡＭ２が表示用に選択される。
に進む。ここでは、ステップと逆にＣＰＵ６が表示
コントローラ４内のレジスタ１０２に第２の所定値をセ
ットしてレジスタ１０２及び１０３から構成される先頭
アドレス指定レジスタが通常スクリーン用ＶＲＡＭ２の
アドレスを示すことになる。このことにより、通常スク
リーン用ＶＲＡＭ２が表示用に選択される。
その後、ステップにおいてＣＰＵ６が、通常スクリー
ン用ＶＲＡＭ２に対応するアドレスを出力して、データ
の書き込み先を通常スクリーン用ＶＲＡＭ２に戻す。
ン用ＶＲＡＭ２に対応するアドレスを出力して、データ
の書き込み先を通常スクリーン用ＶＲＡＭ２に戻す。
ステツプで画面が割込み処理である、システム・デイ
スプレイの画面から、元の割込まれる前の画面に戻り機
能は終了する。
スプレイの画面から、元の割込まれる前の画面に戻り機
能は終了する。
以上の実施例によれば、キー入力割り込みから、システ
ム・デイスプレイ機能を実行し、再び元の画面に戻る様
な処理が可能になる。この機能によれば、ユーザは、ア
プリケーション・プログラム実行中や、プログラムや文
書の編集中でも、システムのモードやパラメータを変
更、設定できる。
ム・デイスプレイ機能を実行し、再び元の画面に戻る様
な処理が可能になる。この機能によれば、ユーザは、ア
プリケーション・プログラム実行中や、プログラムや文
書の編集中でも、システムのモードやパラメータを変
更、設定できる。
また、同様に通信受信割込みと連動して、相手の情報処
理装置に割込みでメッセージ画面を送ることも可能であ
る。また、タイマー割込みと連動してアラーム画面で時
刻到来を告示するアラーム機能も可能である。
理装置に割込みでメッセージ画面を送ることも可能であ
る。また、タイマー割込みと連動してアラーム画面で時
刻到来を告示するアラーム機能も可能である。
（発明の効果） 以上説明したように、本発明では、割込みコントローラ
が検出した割込み要求がスクリーン切り換えを要するも
のの場合、ＣＰＵが複数の表示用のビデオＲＡＭのいず
れか１つのビデオＲＡＭの先頭アドレスを出力してビデ
オＲＡＭを切り換える。そのため、プログラム実行中や
文書作成の途中でも、割込みによりその状況から抜け出
してスクリーンを割込み処理用に変更し、何らかの処理
を行い更に、再び元のスクリーン、元の状況に戻って処
理を続行するという機能を提供できる。
が検出した割込み要求がスクリーン切り換えを要するも
のの場合、ＣＰＵが複数の表示用のビデオＲＡＭのいず
れか１つのビデオＲＡＭの先頭アドレスを出力してビデ
オＲＡＭを切り換える。そのため、プログラム実行中や
文書作成の途中でも、割込みによりその状況から抜け出
してスクリーンを割込み処理用に変更し、何らかの処理
を行い更に、再び元のスクリーン、元の状況に戻って処
理を続行するという機能を提供できる。
また、本発明では、ＣＰＵが書き換え可能な第１アドレ
ス情報記憶手段及び予め一定の値を格納した第２アドレ
ス情報記憶手段よりなる先頭アドレス指定手段により表
示用のビデオＲＡＭの先頭アドレスを指定する。
ス情報記憶手段及び予め一定の値を格納した第２アドレ
ス情報記憶手段よりなる先頭アドレス指定手段により表
示用のビデオＲＡＭの先頭アドレスを指定する。
従って、先頭アドレスを書き換える際、第１アドレス情
報記憶手段の値さえ書き換えれば良い。アドレスが大き
くなると、アドレス線の数が増えるため、例えば、１６
ビットのアドレスを８本のアドレス線を使って時分割で
送るケースが多い。このようなケースで、前記したよう
に本発明によれば、先頭アドレスの内の一部のビットさ
え書き換えるのみで済むため、時分割により何回もアド
レスを送らなくて済む。このため、表示用のビデオＲＡ
Ｍの先頭アドレスが、迅速に確定し表示画面の切り換え
が格段に高速化する。
報記憶手段の値さえ書き換えれば良い。アドレスが大き
くなると、アドレス線の数が増えるため、例えば、１６
ビットのアドレスを８本のアドレス線を使って時分割で
送るケースが多い。このようなケースで、前記したよう
に本発明によれば、先頭アドレスの内の一部のビットさ
え書き換えるのみで済むため、時分割により何回もアド
レスを送らなくて済む。このため、表示用のビデオＲＡ
Ｍの先頭アドレスが、迅速に確定し表示画面の切り換え
が格段に高速化する。
また、ＣＰＵから先頭アドレスを入力するのに、第２ア
ドレス情報記憶手段には予め一定の値が格納してあるた
め第１アドレス情報記憶手段に相当するビット数だけの
アドレス線で済む。したがって、アドレス線が少ないた
め配線が簡易化され、ノイズが無くなって誤表示が無く
なる。更に、アドレス線用のピンの数が減りＩＣ等の実
装の効率化が実現する。
ドレス情報記憶手段には予め一定の値が格納してあるた
め第１アドレス情報記憶手段に相当するビット数だけの
アドレス線で済む。したがって、アドレス線が少ないた
め配線が簡易化され、ノイズが無くなって誤表示が無く
なる。更に、アドレス線用のピンの数が減りＩＣ等の実
装の効率化が実現する。
第１図は、本発明の一実施例の概略を示すブロツク図で
ある。第２図は、第一図の実施例の概略的なハードウエ
ア構成図である。第３図は、第２図の主要部をさらに詳
細に説明する図である。第４図は、本発明の情報処理装
置の動作を示すフローチヤートである。 １……割込みコントローラ ２……通常スクリーン用ＶＲＡＭ ３……割込スクリーン用ＶＲＡＭ ４……表示コントローラ ５……表示部 ２１……スクリーン切り換え要求判定手段 ２２……表示ＶＲＡＭ切り換え手段
ある。第２図は、第一図の実施例の概略的なハードウエ
ア構成図である。第３図は、第２図の主要部をさらに詳
細に説明する図である。第４図は、本発明の情報処理装
置の動作を示すフローチヤートである。 １……割込みコントローラ ２……通常スクリーン用ＶＲＡＭ ３……割込スクリーン用ＶＲＡＭ ４……表示コントローラ ５……表示部 ２１……スクリーン切り換え要求判定手段 ２２……表示ＶＲＡＭ切り換え手段
Claims (1)
- 【請求項１】複数の表示用のビデオＲＡＭを切り換えて
使用する情報処理装置に於て、 割込み要求を検出する割込みコントローラと、 該割込みコントローラが検出した割込み要求を解析して
スクリーン切り換えを要するか否かを判定し、切り換え
を要すると判定した場合は、前記表示用のビデオＲＡＭ
のいずれか１つのビデオＲＡＭの先頭アドレスを出力す
るＣＰＵと、 該ＣＰＵから出力されるアドレス情報を伝達するアドレ
ス線と接続される入力端子と、該入力端子に接続され、
前記ＣＰＵが書き換え可能な第１アドレス情報記憶手段
及び予め一定の値を格納した第２アドレス情報記憶手段
よりなり前記第１アドレス情報記憶手段と第２アドレス
情報記憶手段の組合わせにより前記表示用のビデオＲＡ
Ｍのいずれか１つの先頭アドレスを指定する先頭アドレ
ス指定手段とを有し、前記ＣＰＵにより書き換えられた
前記先頭アドレス指定手段の値に基づき前記複数の表示
用のビデオＲＡＭの１つと他の１つとを切り換える表示
コントローラと、 から成る事を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083191A JPH0630049B2 (ja) | 1984-04-25 | 1984-04-25 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083191A JPH0630049B2 (ja) | 1984-04-25 | 1984-04-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225934A JPS60225934A (ja) | 1985-11-11 |
| JPH0630049B2 true JPH0630049B2 (ja) | 1994-04-20 |
Family
ID=13795430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083191A Expired - Lifetime JPH0630049B2 (ja) | 1984-04-25 | 1984-04-25 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630049B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4478001B2 (ja) | 2004-12-03 | 2010-06-09 | 株式会社ソニー・コンピュータエンタテインメント | 画像表示装置、画像表示方法及びプログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145987A (ja) * | 1982-02-24 | 1983-08-31 | 株式会社日立製作所 | Ｃｒｔ表示装置 |
-
1984
- 1984-04-25 JP JP59083191A patent/JPH0630049B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60225934A (ja) | 1985-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |