JPH0629847A - 自己トラッキング多重アナログ／デジタル変換方法及び装置 - Google Patents
自己トラッキング多重アナログ／デジタル変換方法及び装置Info
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- JPH0629847A JPH0629847A JP5098205A JP9820593A JPH0629847A JP H0629847 A JPH0629847 A JP H0629847A JP 5098205 A JP5098205 A JP 5098205A JP 9820593 A JP9820593 A JP 9820593A JP H0629847 A JPH0629847 A JP H0629847A
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- digital
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/188—Multi-path, i.e. having a separate analogue/digital converter for each possible range
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 アナログ／デジタル変換器によって発生され
るビット数を減少することなく、信号の全ダイナミック
レンジにおいて、より微細な量子化が可能となる信号の
非線形量子化のための方法および装置を提供する。 【構成】 第一アナログ／デジタル変換器１０は、所定
ビット数の出力信号を供給する。第二アナログ／デジタ
ル変換器２０は、第一アナログ／デジタル変換器からの
出力信号と同一ビット数或は異なるビット数のうちのい
ずれか一方のビット数を有する出力信号を供給する。基
準電圧発生器３０は、第一及び第二アナログ／デジタル
変換器に基準電圧を供給する。選択回路４０は、第一及
び第二アナログ／デジタル変換器からの出力信号を受け
取り、この出力信号のうちの一方をデジタル出力バスへ
選択的に出力する。
るビット数を減少することなく、信号の全ダイナミック
レンジにおいて、より微細な量子化が可能となる信号の
非線形量子化のための方法および装置を提供する。 【構成】 第一アナログ／デジタル変換器１０は、所定
ビット数の出力信号を供給する。第二アナログ／デジタ
ル変換器２０は、第一アナログ／デジタル変換器からの
出力信号と同一ビット数或は異なるビット数のうちのい
ずれか一方のビット数を有する出力信号を供給する。基
準電圧発生器３０は、第一及び第二アナログ／デジタル
変換器に基準電圧を供給する。選択回路４０は、第一及
び第二アナログ／デジタル変換器からの出力信号を受け
取り、この出力信号のうちの一方をデジタル出力バスへ
選択的に出力する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ／デジタル変
換器（以下、ＡＤＣと表記する）を用いた、信号の非線
形量子化のための方法および装置に関する。さらに詳し
くは、本発明は、ＡＤＣによって発生されるビット数を
減少することなく、信号のダイナミックレンジの特定の
部分において、より微細な量子化を可能とし、その結果
として全ダイナミックレンジにおいて、より微細な量子
化を可能とする方法および装置に関する。
換器（以下、ＡＤＣと表記する）を用いた、信号の非線
形量子化のための方法および装置に関する。さらに詳し
くは、本発明は、ＡＤＣによって発生されるビット数を
減少することなく、信号のダイナミックレンジの特定の
部分において、より微細な量子化を可能とし、その結果
として全ダイナミックレンジにおいて、より微細な量子
化を可能とする方法および装置に関する。
【０００２】
【従来の技術】Kelly et al.への米国特許第3,452,297
号（以下、Kellyと呼ぶ）は、アナログ信号を対応する
二進法パルスコード信号に変換する非線形エンコーダを
教示している。Kellyの装置の量子化特性は、主量子化
レベルによって規定され、各組の主量子化レベルの間に
７つの副量子化レベルがある。主レベルは、まず、第一
組の論理制御電流発生器と複数の対応するインピーダン
スとを用いて発生され、入力信号に近いがこれよりは小
さい主レベルとする。正確な主レベルを測定した後、同
様に、副レベルが正確な主レベルに加算されるように、
正確な第一発生器に対応したインピーダンスを用いる、
第二組の論理制御電流発生器を用いて、正確な副レベル
が測定される。
号（以下、Kellyと呼ぶ）は、アナログ信号を対応する
二進法パルスコード信号に変換する非線形エンコーダを
教示している。Kellyの装置の量子化特性は、主量子化
レベルによって規定され、各組の主量子化レベルの間に
７つの副量子化レベルがある。主レベルは、まず、第一
組の論理制御電流発生器と複数の対応するインピーダン
スとを用いて発生され、入力信号に近いがこれよりは小
さい主レベルとする。正確な主レベルを測定した後、同
様に、副レベルが正確な主レベルに加算されるように、
正確な第一発生器に対応したインピーダンスを用いる、
第二組の論理制御電流発生器を用いて、正確な副レベル
が測定される。
【０００３】Kanekoへの米国特許第3,305,855号は、た
とえば、大きな信号より小さな信号に副量子化するステ
ップを有するボイス信号を量子化する、圧伸アナログ／
デジタル変換器を記載している。あらゆるアナログレベ
ルに用いられる量子化ステップサイズは、Ｎ次多項式で
決定され、ここで、Ｎはデジタル出力信号のビット数で
ある。Kanekoの装置は、整数パルス符号変調エンコーダ
を有するＡＤＣを用いることによって、非線形伝送特性
を有している。
とえば、大きな信号より小さな信号に副量子化するステ
ップを有するボイス信号を量子化する、圧伸アナログ／
デジタル変換器を記載している。あらゆるアナログレベ
ルに用いられる量子化ステップサイズは、Ｎ次多項式で
決定され、ここで、Ｎはデジタル出力信号のビット数で
ある。Kanekoの装置は、整数パルス符号変調エンコーダ
を有するＡＤＣを用いることによって、非線形伝送特性
を有している。
【０００４】
【発明が解決しようとする課題】ＡＤＣを用いた、信号
の非線形量子化のための装置において、信号値の特定の
部分で、他の部分より高い量子化レベルとなるような、
信号のデジタル化が望まれる場合がある。たとえば、デ
ジタルビデオ処理において、量子化ノイズの効果は、白
レベルより黒レベルにおける方が区別がたやすい。ＡＤ
Ｃにさらにビットを付加すると、黒レベルにおける量子
ノイズが減少されるが、白レベルの信号にもさらにビッ
トを付加すること、および量子化分解能が増すことにな
り、その場合、その利点は区別できるほどのものではな
く、あるいは望ましいものではない。ＡＤＣにビットを
付加すると、コストが上がり、ＡＤＣのサイズも大きく
なる。たとえば、８ビットＡＤＣを用いると、量子化に
用い得るのは２５６レベルある。１０ビットＡＤＣを用
いると、１０２４レベルとなるため、黒レベル周辺の値
の範囲の信号をより微細に量子化し得る。しかし、この
ようなレベルで動作し得る高速ＡＤＣは、製造し得ない
か、あるいは非常に高価となる。
の非線形量子化のための装置において、信号値の特定の
部分で、他の部分より高い量子化レベルとなるような、
信号のデジタル化が望まれる場合がある。たとえば、デ
ジタルビデオ処理において、量子化ノイズの効果は、白
レベルより黒レベルにおける方が区別がたやすい。ＡＤ
Ｃにさらにビットを付加すると、黒レベルにおける量子
ノイズが減少されるが、白レベルの信号にもさらにビッ
トを付加すること、および量子化分解能が増すことにな
り、その場合、その利点は区別できるほどのものではな
く、あるいは望ましいものではない。ＡＤＣにビットを
付加すると、コストが上がり、ＡＤＣのサイズも大きく
なる。たとえば、８ビットＡＤＣを用いると、量子化に
用い得るのは２５６レベルある。１０ビットＡＤＣを用
いると、１０２４レベルとなるため、黒レベル周辺の値
の範囲の信号をより微細に量子化し得る。しかし、この
ようなレベルで動作し得る高速ＡＤＣは、製造し得ない
か、あるいは非常に高価となる。
【０００５】本発明は、このような問題を解決するため
になされたものである。本発明の目的は、ＡＤＣによっ
て生成されるデジタル信号のビット数を増加させること
なく、信号のダイナミックレンジの特定の部分におい
て、より微細な量子化を可能とし、その結果として、全
ダイナミックレンジにおいて、より微細な量子化を可能
とする、信号の非線形量子化のための方法および装置を
提供することである。
になされたものである。本発明の目的は、ＡＤＣによっ
て生成されるデジタル信号のビット数を増加させること
なく、信号のダイナミックレンジの特定の部分におい
て、より微細な量子化を可能とし、その結果として、全
ダイナミックレンジにおいて、より微細な量子化を可能
とする、信号の非線形量子化のための方法および装置を
提供することである。
【０００６】
【課題を解決するための手段】本発明の装置は、アナロ
グ電気信号を非線形量子化するための装置であって、ア
ナログ信号レベルの所定範囲にわたって、第一デジタル
信号は該アナログ電気信号を表しており、複数のビット
位置を有する該第一デジタル信号を発生するための第一
アナログ／デジタル変換手段と、基準信号を印加するた
めの入力端子を有している第二アナログ／デジタル変換
手段であって、該基準信号は、第二デジタル信号によっ
て表わされるアナログ値の範囲を該第一デジタル信号の
１つ以上のビット位置に相当する該第二デジタル信号の
範囲と定めており、該アナログ電気信号を表わす該第二
デジタル信号を発生するための第二アナログ／デジタル
変換手段と、該第一アナログ／デジタル変換手段に接続
された較正手段であって、所定範囲のなかの所定の副範
囲におけるアナログ信号レベルを表わすレベルになるよ
うに、該基準信号を連続的に調整するための較正手段
と、該第一および第二アナログ／デジタル変換手段に接
続された選択手段であって、該第一デジタル信号が所定
の副範囲におけるアナログ信号レベルを表わすときに
は、該第一デジタル信号を除いた該第二デジタル信号を
供給し、それ以外のときには、該第二デジタル信号を除
いた該第一デジタル信号を供給する選択手段とを備えて
おり、そのことによって、上記目的が達成される。
グ電気信号を非線形量子化するための装置であって、ア
ナログ信号レベルの所定範囲にわたって、第一デジタル
信号は該アナログ電気信号を表しており、複数のビット
位置を有する該第一デジタル信号を発生するための第一
アナログ／デジタル変換手段と、基準信号を印加するた
めの入力端子を有している第二アナログ／デジタル変換
手段であって、該基準信号は、第二デジタル信号によっ
て表わされるアナログ値の範囲を該第一デジタル信号の
１つ以上のビット位置に相当する該第二デジタル信号の
範囲と定めており、該アナログ電気信号を表わす該第二
デジタル信号を発生するための第二アナログ／デジタル
変換手段と、該第一アナログ／デジタル変換手段に接続
された較正手段であって、所定範囲のなかの所定の副範
囲におけるアナログ信号レベルを表わすレベルになるよ
うに、該基準信号を連続的に調整するための較正手段
と、該第一および第二アナログ／デジタル変換手段に接
続された選択手段であって、該第一デジタル信号が所定
の副範囲におけるアナログ信号レベルを表わすときに
は、該第一デジタル信号を除いた該第二デジタル信号を
供給し、それ以外のときには、該第二デジタル信号を除
いた該第一デジタル信号を供給する選択手段とを備えて
おり、そのことによって、上記目的が達成される。
【０００７】本発明の別の実施態様による装置は、アナ
ログ電気信号を非線形量子化するための装置であって、
アナログ信号レベルの所定範囲にわたって、該アナログ
電気信号を表わす第一デジタル信号を発生するための第
一アナログ／デジタル変換手段と、基準信号を印加する
ための入力端子を有している第二アナログ／デジタル変
換手段であって、該基準信号は、第二デジタル信号によ
って表わされるアナログ値の範囲を定めており、該アナ
ログ電気信号を表わす該第二デジタル信号を発生するた
めの第二アナログ／デジタル変換手段と、該第一アナロ
グ／デジタル変換手段に接続されている較正手段であ
り、所定範囲のなかの所定の副範囲におけるアナログ信
号レベルを表わすレベルになるように、該基準信号を制
御するための較正手段であって、該較正手段は、該基準
信号を発生し、エラー信号に応じて、該エラー信号を最
少に抑えるように該基準信号の振幅を変化させるための
基準信号発生手段と、該第一アナログ／デジタル変換手
段に接続され、該第一デジタル信号を、該基準信号を表
わす所定の基準デジタル値と比較し、該第一デジタル信
号が該基準デジタル値と異なるときに該エラー信号を発
生するための手段と、イネーブル制御信号に応じて、該
基準信号をアナログ入力信号として、該第一アナログ／
デジタル変換手段に供給するためのスイッチ手段とを備
えている較正手段と、該アナログ電気信号によって決定
されると直ちに、該イネーブル制御信号を発生するため
の制御手段と、該第一および第二アナログ／デジタル変
換手段に接続された選択手段であって、該第一デジタル
信号が所定の副範囲におけるアナログ信号レベルを表わ
すときには、該第二デジタル信号を供給し、それ以外の
ときには、該第一デジタル信号を供給する選択手段とを
備えており、そのことによって、上記目的が達成され
る。
ログ電気信号を非線形量子化するための装置であって、
アナログ信号レベルの所定範囲にわたって、該アナログ
電気信号を表わす第一デジタル信号を発生するための第
一アナログ／デジタル変換手段と、基準信号を印加する
ための入力端子を有している第二アナログ／デジタル変
換手段であって、該基準信号は、第二デジタル信号によ
って表わされるアナログ値の範囲を定めており、該アナ
ログ電気信号を表わす該第二デジタル信号を発生するた
めの第二アナログ／デジタル変換手段と、該第一アナロ
グ／デジタル変換手段に接続されている較正手段であ
り、所定範囲のなかの所定の副範囲におけるアナログ信
号レベルを表わすレベルになるように、該基準信号を制
御するための較正手段であって、該較正手段は、該基準
信号を発生し、エラー信号に応じて、該エラー信号を最
少に抑えるように該基準信号の振幅を変化させるための
基準信号発生手段と、該第一アナログ／デジタル変換手
段に接続され、該第一デジタル信号を、該基準信号を表
わす所定の基準デジタル値と比較し、該第一デジタル信
号が該基準デジタル値と異なるときに該エラー信号を発
生するための手段と、イネーブル制御信号に応じて、該
基準信号をアナログ入力信号として、該第一アナログ／
デジタル変換手段に供給するためのスイッチ手段とを備
えている較正手段と、該アナログ電気信号によって決定
されると直ちに、該イネーブル制御信号を発生するため
の制御手段と、該第一および第二アナログ／デジタル変
換手段に接続された選択手段であって、該第一デジタル
信号が所定の副範囲におけるアナログ信号レベルを表わ
すときには、該第二デジタル信号を供給し、それ以外の
ときには、該第一デジタル信号を供給する選択手段とを
備えており、そのことによって、上記目的が達成され
る。
【０００８】本発明のさらに別の実施態様による装置
は、信号の非線形量子化を行う装置であって、デジタル
出力バスと、複数のアナログ／デジタル変換手段であっ
て、該アナログ／デジタル変換手段の各々が、それぞれ
デジタル出力信号を供給し、デジタル出力値のそれぞれ
の所定範囲にわたって、それぞれ所定数ビットの分解能
を有し、アナログ信号をデジタル信号に変換するための
複数のアナログ／デジタル変換手段であり、該複数のア
ナログ／デジタル変換手段のうち、少なくとも第一アナ
ログ／デジタル変換手段の該所定範囲が、該複数のアナ
ログ／デジタル変換手段のうち、第二アナログ／デジタ
ル変換手段の少なくとも２ビットの分解能を表わすアナ
ログ値に相当している、複数のアナログ／デジタル変換
手段と、該第一アナログ／デジタル変換手段にそれぞれ
基準信号を供給し、アナログ信号に応じて、該第一アナ
ログ／デジタル変換手段によって生成されるデジタル値
が、該第二アナログ／デジタル変換手段によって生成さ
れるデジタル値に確実に合致するように該基準信号を連
続的に調整するための基準信号発生手段と、該複数のア
ナログ／デジタル変換手段のうちの１つのアナログ／デ
ジタル変換手段のデジタル出力信号を、該デジタル出力
バスに選択的に伝送するための選択手段とを備えてお
り、該装置は、様々な程度の分解能の量子化信号を選択
的に供給し、該分解能は、該デジタル出力信号のどのデ
ジタル出力信号が該デジタル出力バスに伝送されるかに
よって規定される、信号の非線形量子化を行う装置であ
り、そのことによって、上記目的は達成される。
は、信号の非線形量子化を行う装置であって、デジタル
出力バスと、複数のアナログ／デジタル変換手段であっ
て、該アナログ／デジタル変換手段の各々が、それぞれ
デジタル出力信号を供給し、デジタル出力値のそれぞれ
の所定範囲にわたって、それぞれ所定数ビットの分解能
を有し、アナログ信号をデジタル信号に変換するための
複数のアナログ／デジタル変換手段であり、該複数のア
ナログ／デジタル変換手段のうち、少なくとも第一アナ
ログ／デジタル変換手段の該所定範囲が、該複数のアナ
ログ／デジタル変換手段のうち、第二アナログ／デジタ
ル変換手段の少なくとも２ビットの分解能を表わすアナ
ログ値に相当している、複数のアナログ／デジタル変換
手段と、該第一アナログ／デジタル変換手段にそれぞれ
基準信号を供給し、アナログ信号に応じて、該第一アナ
ログ／デジタル変換手段によって生成されるデジタル値
が、該第二アナログ／デジタル変換手段によって生成さ
れるデジタル値に確実に合致するように該基準信号を連
続的に調整するための基準信号発生手段と、該複数のア
ナログ／デジタル変換手段のうちの１つのアナログ／デ
ジタル変換手段のデジタル出力信号を、該デジタル出力
バスに選択的に伝送するための選択手段とを備えてお
り、該装置は、様々な程度の分解能の量子化信号を選択
的に供給し、該分解能は、該デジタル出力信号のどのデ
ジタル出力信号が該デジタル出力バスに伝送されるかに
よって規定される、信号の非線形量子化を行う装置であ
り、そのことによって、上記目的は達成される。
【０００９】
【作用】本発明の装置の主要な構成要素は、第一ＡＤ
Ｃ、第二ＡＤＣ、基準電圧発生器、及び選択回路であ
る。
Ｃ、第二ＡＤＣ、基準電圧発生器、及び選択回路であ
る。
【００１０】第一ＡＤＣは、デジタル値の第一範囲にわ
たって、所定ビット数の出力信号を供給する。第二ＡＤ
Ｃは、第一範囲よりも狭いデジタル値の第二範囲にわた
って、第一アナログ／デジタル変換器からの出力信号と
同一ビット数、または異なるビット数のうちのいずれか
一方のビット数を有する出力信号を供給する。基準電圧
発生器は、第一及び第二ＡＤＣに様々な基準電圧を供給
する。選択回路は、第一及び第二ＡＤＣからの出力信号
を受け取り、この出力信号のうちの一方の出力信号をデ
ジタル出力バスへ選択的に出力する。
たって、所定ビット数の出力信号を供給する。第二ＡＤ
Ｃは、第一範囲よりも狭いデジタル値の第二範囲にわた
って、第一アナログ／デジタル変換器からの出力信号と
同一ビット数、または異なるビット数のうちのいずれか
一方のビット数を有する出力信号を供給する。基準電圧
発生器は、第一及び第二ＡＤＣに様々な基準電圧を供給
する。選択回路は、第一及び第二ＡＤＣからの出力信号
を受け取り、この出力信号のうちの一方の出力信号をデ
ジタル出力バスへ選択的に出力する。
【００１１】本発明の装置においては、２つまたはそれ
以上の低分解能ＡＤＣを利用して、信号の所望の部分で
選択的に量子化レベルを向上させるとともに、信号の非
線形量子化が行われる。これは、第一の所定範囲にわた
ってデジタル出力信号を供給する第一ＡＤＣと、同一の
入力値に対してより小さな所定の範囲にわたってデジタ
ル出力信号を供給する少なくとも１つの第二ＡＤＣとを
利用することによって達成される。従って、どの第二Ａ
ＤＣも、第一ＡＤＣよりは小さな量子化ステップサイズ
を有し、より微細な分解能が必要な場合に利用される。
ＡＤＣによって生成されるデジタル値を公知の入力アナ
ログ値と定期的に比較することによって、ＡＤＣの入出
力特性の直線性が保たれる。
以上の低分解能ＡＤＣを利用して、信号の所望の部分で
選択的に量子化レベルを向上させるとともに、信号の非
線形量子化が行われる。これは、第一の所定範囲にわた
ってデジタル出力信号を供給する第一ＡＤＣと、同一の
入力値に対してより小さな所定の範囲にわたってデジタ
ル出力信号を供給する少なくとも１つの第二ＡＤＣとを
利用することによって達成される。従って、どの第二Ａ
ＤＣも、第一ＡＤＣよりは小さな量子化ステップサイズ
を有し、より微細な分解能が必要な場合に利用される。
ＡＤＣによって生成されるデジタル値を公知の入力アナ
ログ値と定期的に比較することによって、ＡＤＣの入出
力特性の直線性が保たれる。
【００１２】
【実施例】本発明の実施例を以下に説明する。図１に、
本発明の一実施例を示す。
本発明の一実施例を示す。
【００１３】本発明は、少なくとも２個の低分解能ＡＤ
Ｃを組み合せ、少なくとも１個の変換器を使用し、たと
えば、ビデオ影像を表わす信号の暗い部分を表わす信号
レベルに対して、ある信号の所望の副範囲の量子化レベ
ルを向上させる。各ＡＤＣには、基準電圧が供給されて
いる。第一ＡＤＣに供給される基準電圧は、システムの
最上位の量子化レベルを表わす。たとえば、８ビットシ
ステムでは、第一ＡＤＣに印加される基準電圧は、デジ
タル値２５５を生成するアナログ値を表わす。第二ＡＤ
Ｃには、最上位の量子化レベルを表わす基準電圧が印加
されており、これは、たとえば、第一ＡＤＣによって量
子化された場合には、デジタル値６３を生成するであろ
うアナログ信号に相当する。従って、第一変換器は、０
から２５５までの８ビット分解能を有する。一方、第二
変換器は、第一ＡＤＣによって０から６３までの範囲で
デジタル化されるアナログ値に対して８ビット分解能を
有し、それによって、下記のように、この範囲のアナロ
グ信号に対する量子化分解能が向上される。
Ｃを組み合せ、少なくとも１個の変換器を使用し、たと
えば、ビデオ影像を表わす信号の暗い部分を表わす信号
レベルに対して、ある信号の所望の副範囲の量子化レベ
ルを向上させる。各ＡＤＣには、基準電圧が供給されて
いる。第一ＡＤＣに供給される基準電圧は、システムの
最上位の量子化レベルを表わす。たとえば、８ビットシ
ステムでは、第一ＡＤＣに印加される基準電圧は、デジ
タル値２５５を生成するアナログ値を表わす。第二ＡＤ
Ｃには、最上位の量子化レベルを表わす基準電圧が印加
されており、これは、たとえば、第一ＡＤＣによって量
子化された場合には、デジタル値６３を生成するであろ
うアナログ信号に相当する。従って、第一変換器は、０
から２５５までの８ビット分解能を有する。一方、第二
変換器は、第一ＡＤＣによって０から６３までの範囲で
デジタル化されるアナログ値に対して８ビット分解能を
有し、それによって、下記のように、この範囲のアナロ
グ信号に対する量子化分解能が向上される。
【００１４】図１は、本発明による装置が包含する回路
のブロック図である。図１において、第一ＡＤＣ１０
は、入力される信号の全ダイナミックレンジを表わす出
力信号を生成する、従来の変換器として動作する。その
基準電圧は、Ｖ０、たとえばグランド電位３７、および
ＶFFである。グランド電位３７、およびＶFFは、ＡＤＣ
１０に印加され得る最少、および最大アナログ電圧に相
当する。これらの電圧によって、それぞれデジタル出力
値０、および２５５（ＦＦH）が生成される。
のブロック図である。図１において、第一ＡＤＣ１０
は、入力される信号の全ダイナミックレンジを表わす出
力信号を生成する、従来の変換器として動作する。その
基準電圧は、Ｖ０、たとえばグランド電位３７、および
ＶFFである。グランド電位３７、およびＶFFは、ＡＤＣ
１０に印加され得る最少、および最大アナログ電圧に相
当する。これらの電圧によって、それぞれデジタル出力
値０、および２５５（ＦＦH）が生成される。
【００１５】ＡＤＣ２０は、第二変換器である。第二Ａ
ＤＣ２０は、ＡＤＣ１０からの同一の出力値を生成する
アナログ電圧より低いアナログ電圧で、最大デジタル値
（たとえば２５５）を生成する。ＡＤＣ２０は、オーバ
ーフロー／アンダーフロー信号（別個の信号として示さ
れない）も生成する。このオーバーフロー／アンダーフ
ロー信号は、その範囲におけるアナログ信号レベルに対
しては論理レベルが低い（以下、ローレベルという）状
態にあり、その範囲外におけるアナログ信号レベルに対
しては論理レベルが高い（以下、ハイレベルという）状
態にある。たとえば、ＡＤＣ１０が０から６３の範囲
（３ＦH）にわたるデジタル値を生成する、アナログ入
力値の範囲で、因数４によって量子化レベルを向上しよ
うとする場合には、ＡＤＣ２０の最大基準電圧であるＶ
REFは、ＡＤＣ１０からデジタル値６３を生成するのに
必要なアナログ電圧である。従って、ＡＤＣ２０では、
ＡＤＣ１０によって規定される第一の６４レベルに相当
するアナログ値の範囲に対して、２５６レベルが規定さ
れる。これは、信号のとり得る値の下から４分の１の範
囲での、因数４によるデジタル信号の量子化分解能の増
加に等しい。
ＤＣ２０は、ＡＤＣ１０からの同一の出力値を生成する
アナログ電圧より低いアナログ電圧で、最大デジタル値
（たとえば２５５）を生成する。ＡＤＣ２０は、オーバ
ーフロー／アンダーフロー信号（別個の信号として示さ
れない）も生成する。このオーバーフロー／アンダーフ
ロー信号は、その範囲におけるアナログ信号レベルに対
しては論理レベルが低い（以下、ローレベルという）状
態にあり、その範囲外におけるアナログ信号レベルに対
しては論理レベルが高い（以下、ハイレベルという）状
態にある。たとえば、ＡＤＣ１０が０から６３の範囲
（３ＦH）にわたるデジタル値を生成する、アナログ入
力値の範囲で、因数４によって量子化レベルを向上しよ
うとする場合には、ＡＤＣ２０の最大基準電圧であるＶ
REFは、ＡＤＣ１０からデジタル値６３を生成するのに
必要なアナログ電圧である。従って、ＡＤＣ２０では、
ＡＤＣ１０によって規定される第一の６４レベルに相当
するアナログ値の範囲に対して、２５６レベルが規定さ
れる。これは、信号のとり得る値の下から４分の１の範
囲での、因数４によるデジタル信号の量子化分解能の増
加に等しい。
【００１６】多重ＡＤＣによって生成される値の選択に
おいて、従来から困難であったのは、その値を互いにト
ラッキングすることである。図１に示される回路によれ
ば、ＡＤＣ１０と、基準電圧発生器３０と、この基準電
圧発生器３０を連続的に較正するためのスイッチ５とに
よって形成されるデジタルフィードバックを利用するこ
とによって、この問題は解決される。スイッチ５が位置
Ａにある場合には、アナログ入力信号は直接ＡＤＣ１０
に伝送される。しかし、スイッチ５が位置Ｂにある場合
には、ＡＤＣ１０は、基準電圧発生器３０によって供給
される基準電圧をサンプリングする。帰線消去期間の
間、あるいは、ＡＤＣ２０によって供給されるデジタル
値がその最大値より小さいか、または等しく、かつ、オ
ーバーフローがないとき、スイッチ５は、ＯＲゲート４
の出力信号ＳＷに応じて位置Ｂに移動する。この位置で
は、ＡＤＣ２０の最大基準電圧が、ＡＤＣ１０によって
デジタル化され、基準電圧発生器３０に印加される。こ
の基準電圧発生器３０は、下記のように、信号ＳＷによ
ってイネーブルとされ、基準電圧ＶREFのレベルを調節
する。
おいて、従来から困難であったのは、その値を互いにト
ラッキングすることである。図１に示される回路によれ
ば、ＡＤＣ１０と、基準電圧発生器３０と、この基準電
圧発生器３０を連続的に較正するためのスイッチ５とに
よって形成されるデジタルフィードバックを利用するこ
とによって、この問題は解決される。スイッチ５が位置
Ａにある場合には、アナログ入力信号は直接ＡＤＣ１０
に伝送される。しかし、スイッチ５が位置Ｂにある場合
には、ＡＤＣ１０は、基準電圧発生器３０によって供給
される基準電圧をサンプリングする。帰線消去期間の
間、あるいは、ＡＤＣ２０によって供給されるデジタル
値がその最大値より小さいか、または等しく、かつ、オ
ーバーフローがないとき、スイッチ５は、ＯＲゲート４
の出力信号ＳＷに応じて位置Ｂに移動する。この位置で
は、ＡＤＣ２０の最大基準電圧が、ＡＤＣ１０によって
デジタル化され、基準電圧発生器３０に印加される。こ
の基準電圧発生器３０は、下記のように、信号ＳＷによ
ってイネーブルとされ、基準電圧ＶREFのレベルを調節
する。
【００１７】ＡＤＣ２０によって供給される値が２５５
より小さいか、または等しく、かつ、オーバーフローが
ないときには、ＡＤＣ２０の出力ポートに接続されたデ
コーダ２１は、ハイレベルの出力信号を生成する。この
信号の論理レベルがハイレベルであるときには、図１に
示したシステムの出力信号がＡＤＣ２０によって供給さ
れ、ＡＤＣ１０は用いられない。デコーダ２１によって
供給される信号は、ＯＲゲート４に伝送される。ＯＲゲ
ート４は、ビデオ帰線消去期間の間に、ハイレベルの信
号を受け取る。
より小さいか、または等しく、かつ、オーバーフローが
ないときには、ＡＤＣ２０の出力ポートに接続されたデ
コーダ２１は、ハイレベルの出力信号を生成する。この
信号の論理レベルがハイレベルであるときには、図１に
示したシステムの出力信号がＡＤＣ２０によって供給さ
れ、ＡＤＣ１０は用いられない。デコーダ２１によって
供給される信号は、ＯＲゲート４に伝送される。ＯＲゲ
ート４は、ビデオ帰線消去期間の間に、ハイレベルの信
号を受け取る。
【００１８】ＯＲゲート４の出力信号の論理レベルがハ
イレベルのときは常に、ＡＤＣ１０の出力信号は、デジ
タルバルブソース３１によって供給されるＡＤＣ２０の
上限値、たとえば６４（４０H）に相当するデジタルワ
ードと比較される。基準電圧が低すぎるときには、基準
電圧（ＶREF）発生器３０が、出力電圧を上げる。基準
電圧が高すぎるときには、基準電圧発生器３０が出力電
圧を下げる。このように、ＡＤＣ２０には、ＶFFが変動
しても、常に正しい基準電圧が印加されている。
イレベルのときは常に、ＡＤＣ１０の出力信号は、デジ
タルバルブソース３１によって供給されるＡＤＣ２０の
上限値、たとえば６４（４０H）に相当するデジタルワ
ードと比較される。基準電圧が低すぎるときには、基準
電圧（ＶREF）発生器３０が、出力電圧を上げる。基準
電圧が高すぎるときには、基準電圧発生器３０が出力電
圧を下げる。このように、ＡＤＣ２０には、ＶFFが変動
しても、常に正しい基準電圧が印加されている。
【００１９】基準電圧発生器３０は、様々な方法で動作
させ得るが、そのうちの１つを図２に示す。図２では、
ＡＤＣ１０によって供給されるデジタル値と、ＡＤＣ２
０の大きい方の基準値に相当するデジタルバルブソース
（ＤＶＳ）３１からのデジタル値とが、デジタルコンパ
レータ３２で比較される。コンパレータ３２は、出力エ
ラー信号を生成する。この出力エラー信号は、ＡＤＣ１
０によって供給される値が、基準値より大きいかまたは
等しい場合には、第一状態（たとえばハイレベル）にあ
り、それ以外の場合には、第二状態（たとえばローレベ
ル）にある。
させ得るが、そのうちの１つを図２に示す。図２では、
ＡＤＣ１０によって供給されるデジタル値と、ＡＤＣ２
０の大きい方の基準値に相当するデジタルバルブソース
（ＤＶＳ）３１からのデジタル値とが、デジタルコンパ
レータ３２で比較される。コンパレータ３２は、出力エ
ラー信号を生成する。この出力エラー信号は、ＡＤＣ１
０によって供給される値が、基準値より大きいかまたは
等しい場合には、第一状態（たとえばハイレベル）にあ
り、それ以外の場合には、第二状態（たとえばローレベ
ル）にある。
【００２０】コンパレータ３２の出力信号は、制御電流
シンク３５に直接に接続されており、そして、インバー
タ３８を介して、制御電流源３４に間接的に接続されて
いる。制御電流源３４の出力端子および電流シンク３５
の入力端子は、アナログゲート３３を介して、抵抗器３
９とコンデンサ４１とによって形成される積分回路に接
続されている。本発明の実施例においては、アナログゲ
ート３３は、図２に示されるような、１組のクロス結合
されたスリーステートゲートによって形成されている。
ゲート３３は、ＯＲゲート４によって生成される信号Ｓ
Ｗによってイネーブルとなる。この信号がハイレベル状
態で、且つコンパレータ３２の出力信号が第一状態にあ
るとき、電流源３４はイネーブルとされ、抵抗器３９を
介して電流を供給してコンデンサ４１を充電し、コンデ
ンサ端子間の電位を上げる。コンデンサ４１の端子間電
位は、基準電圧ＶREFを規定する。ゲート３３がイネー
ブルとされ、コンパレータの出力信号が第二状態にある
ときには、電流源３４はディスエーブルとされ、電流シ
ンク３５はイネーブルとされる。この状態では、抵抗器
３９を介してコンデンサ４１の電荷は放電し、コンデン
サ４１の端子間電位は減少する。
シンク３５に直接に接続されており、そして、インバー
タ３８を介して、制御電流源３４に間接的に接続されて
いる。制御電流源３４の出力端子および電流シンク３５
の入力端子は、アナログゲート３３を介して、抵抗器３
９とコンデンサ４１とによって形成される積分回路に接
続されている。本発明の実施例においては、アナログゲ
ート３３は、図２に示されるような、１組のクロス結合
されたスリーステートゲートによって形成されている。
ゲート３３は、ＯＲゲート４によって生成される信号Ｓ
Ｗによってイネーブルとなる。この信号がハイレベル状
態で、且つコンパレータ３２の出力信号が第一状態にあ
るとき、電流源３４はイネーブルとされ、抵抗器３９を
介して電流を供給してコンデンサ４１を充電し、コンデ
ンサ端子間の電位を上げる。コンデンサ４１の端子間電
位は、基準電圧ＶREFを規定する。ゲート３３がイネー
ブルとされ、コンパレータの出力信号が第二状態にある
ときには、電流源３４はディスエーブルとされ、電流シ
ンク３５はイネーブルとされる。この状態では、抵抗器
３９を介してコンデンサ４１の電荷は放電し、コンデン
サ４１の端子間電位は減少する。
【００２１】このように、ＡＤＣ１０によって供給され
るデジタル値が、デジタルバルブソース３１によって供
給される基準値より大きいか、または等しい場合には、
出力基準電圧は減少する。同様に、ＡＤＣ１０によって
供給されるデジタル値が、基準値より小さい場合には、
基準電圧は増加する。
るデジタル値が、デジタルバルブソース３１によって供
給される基準値より大きいか、または等しい場合には、
出力基準電圧は減少する。同様に、ＡＤＣ１０によって
供給されるデジタル値が、基準値より小さい場合には、
基準電圧は増加する。
【００２２】図１に示すように、２個のＡＤＣ１０およ
び２０の各々からの、２つの８ビットストリームは、選
択回路４０に伝送される。選択回路４０は、たとえば、
図３に示すように、それぞれ１０ビットラッチ８０およ
び９０に接続された、二出力ＲＯＭデコーダ７０を有す
る。ＡＤＣ１０から受け取った値に基づいて、ＲＯＭデ
コーダ７０は、ＡＤＣ１０と２０とのうちの一方を選択
し、ラッチ８０と９０とのうち一方を選択することによ
って、デジタル出力バスに出力値を供給する。ＡＤＣ１
０によって供給される８ビット値は、ラッチ８０の最上
位ビット（以下、ＭＳＢと表記する）位置から八つ分の
ビット位置に接続され、一方、最下位ビット（以下、Ｌ
ＳＢと表記する）位置からの二つ分のビット位置がグラ
ウンドに接続されている。ＡＤＣ２０によって供給され
る８ビット値は、ラッチ９０のＬＳＢ位置から八つ分の
ビット位置に接続され、一方、ＭＳＢ位置から二つ分の
ビット位置がグラウンドに接続されている。例示したラ
ッチ８０および９０は、スリーステートインターフェー
スを有する出力バスに接続されている。従って、ラッチ
が選択されていないときには、その出力端子のすべて
は、出力バスに対して高インピーダンスとなる。
び２０の各々からの、２つの８ビットストリームは、選
択回路４０に伝送される。選択回路４０は、たとえば、
図３に示すように、それぞれ１０ビットラッチ８０およ
び９０に接続された、二出力ＲＯＭデコーダ７０を有す
る。ＡＤＣ１０から受け取った値に基づいて、ＲＯＭデ
コーダ７０は、ＡＤＣ１０と２０とのうちの一方を選択
し、ラッチ８０と９０とのうち一方を選択することによ
って、デジタル出力バスに出力値を供給する。ＡＤＣ１
０によって供給される８ビット値は、ラッチ８０の最上
位ビット（以下、ＭＳＢと表記する）位置から八つ分の
ビット位置に接続され、一方、最下位ビット（以下、Ｌ
ＳＢと表記する）位置からの二つ分のビット位置がグラ
ウンドに接続されている。ＡＤＣ２０によって供給され
る８ビット値は、ラッチ９０のＬＳＢ位置から八つ分の
ビット位置に接続され、一方、ＭＳＢ位置から二つ分の
ビット位置がグラウンドに接続されている。例示したラ
ッチ８０および９０は、スリーステートインターフェー
スを有する出力バスに接続されている。従って、ラッチ
が選択されていないときには、その出力端子のすべて
は、出力バスに対して高インピーダンスとなる。
【００２３】この実施例では、アナログ入力信号が全範
囲の下から２５％内にあることを示しており、ＡＤＣ１
０からの信号が０〜６３の範囲であるとき、ＲＯＭデコ
ーダ７０はＡＤＣ２０の出力信号を選択して、デジタル
出力バスに伝送する。この選択によって、確実に、ＡＤ
Ｃ２０によって供給される小さな量子化ステップは、こ
の範囲でデジタル化されるアナログ値のために用いられ
る。同様に、ＡＤＣ１０からの出力信号が６４〜２５５
の範囲であるときには、ＲＯＭデコーダ７０は、ＡＤＣ
１０によって供給される値をバスに伝送する。これによ
って、この範囲でのアナログ値のための大きな量子化ス
テップが生成される。ＡＤＣ２０によって供給される８
ビットストリームは、ＡＤＣ１０によって供給される
（４で除算された）値に関して、下位ビット位置に向け
て２ビット分シフトされ、組合せ回路４０の１０ビット
の出力値を生成する。このように、ラッチ８０は、ラッ
チ９０を介してＡＤＣ２０によって供給される信号に対
して、因数４によってＡＤＣ１０に供給される信号を効
率的に基準化する。ラッチ８０によって供給される値の
２つの低次数ビットは、常にローレベルである。ＡＤＣ
２０において、微細な量子化ステップを実行するのは、
これらの２つのビットである。
囲の下から２５％内にあることを示しており、ＡＤＣ１
０からの信号が０〜６３の範囲であるとき、ＲＯＭデコ
ーダ７０はＡＤＣ２０の出力信号を選択して、デジタル
出力バスに伝送する。この選択によって、確実に、ＡＤ
Ｃ２０によって供給される小さな量子化ステップは、こ
の範囲でデジタル化されるアナログ値のために用いられ
る。同様に、ＡＤＣ１０からの出力信号が６４〜２５５
の範囲であるときには、ＲＯＭデコーダ７０は、ＡＤＣ
１０によって供給される値をバスに伝送する。これによ
って、この範囲でのアナログ値のための大きな量子化ス
テップが生成される。ＡＤＣ２０によって供給される８
ビットストリームは、ＡＤＣ１０によって供給される
（４で除算された）値に関して、下位ビット位置に向け
て２ビット分シフトされ、組合せ回路４０の１０ビット
の出力値を生成する。このように、ラッチ８０は、ラッ
チ９０を介してＡＤＣ２０によって供給される信号に対
して、因数４によってＡＤＣ１０に供給される信号を効
率的に基準化する。ラッチ８０によって供給される値の
２つの低次数ビットは、常にローレベルである。ＡＤＣ
２０において、微細な量子化ステップを実行するのは、
これらの２つのビットである。
【００２４】図４は、図１ないし３の回路によって、ど
のようにアナログ値が量子化されるかを示すグラフであ
る。図４からわかるように、ＡＤＣ２０によって、分解
能を向上することが望まれる黒レベルを表わす値の周辺
の低いレベルで、分解能が増加される。入力信号がＡＤ
Ｃ２０の最大基準電圧以上に増加すると、回路がＡＤＣ
１０を用いて動作するにつれて、分解能が減少する。
のようにアナログ値が量子化されるかを示すグラフであ
る。図４からわかるように、ＡＤＣ２０によって、分解
能を向上することが望まれる黒レベルを表わす値の周辺
の低いレベルで、分解能が増加される。入力信号がＡＤ
Ｃ２０の最大基準電圧以上に増加すると、回路がＡＤＣ
１０を用いて動作するにつれて、分解能が減少する。
【００２５】図５は、高い量子化分解能が望まれる状態
で利用される別の実施例が、信号レンジの中央にあるこ
とを示している。図５においては、三位置スイッチ１０
５が第一ＡＤＣ１１０に伝送されるアナログ信号の選択
を制御する。この信号は、アナログ入力信号でも、第二
ＡＤＣ１２０によって用いられる２つの基準電圧のうち
の一方でもよい。第一ＡＤＣ１１０は、図１の第一ＡＤ
Ｃ１０と同一のものでもよい。例示された基準電圧発生
器１３０は、それぞれが、図２に示すものと同一で有り
得る、２つの基準電圧発生器を包含している。
で利用される別の実施例が、信号レンジの中央にあるこ
とを示している。図５においては、三位置スイッチ１０
５が第一ＡＤＣ１１０に伝送されるアナログ信号の選択
を制御する。この信号は、アナログ入力信号でも、第二
ＡＤＣ１２０によって用いられる２つの基準電圧のうち
の一方でもよい。第一ＡＤＣ１１０は、図１の第一ＡＤ
Ｃ１０と同一のものでもよい。例示された基準電圧発生
器１３０は、それぞれが、図２に示すものと同一で有り
得る、２つの基準電圧発生器を包含している。
【００２６】図１に示した回路と図５に示した回路との
間の主な相違点は、図１の回路では、第二ＡＤＣ２０の
Ｖ−端子が低基準電位（たとえばグラウンド）のソース
に接続されているのに対し、図５の回路では、ＡＤＣ１
２０のＶ−端子が、基準電圧発生器１３０によって供給
される２つの基準電圧の低い方を受け取るという点であ
る。ＡＤＣ１２０のＶ＋は、２つの基準電圧のうちの高
い方を受け取る。ＡＤＣ１１０によって生成されるデジ
タル値は、デジタルバルブソース１３１および１３２に
よって供給され、２つの基準電圧を示す２つの基準デジ
タル値と比較される。ＡＤＣ１２０は、入力する電圧
が、２つの基準値によって規定される範囲内にあるとき
に動作可能であり、この範囲外では、ＡＤＣ１１０が動
作可能である。この回路によって行われる量子化を図６
に示す。この図６からわかるように、本発明のこの実施
例における最も高い分解能の領域は、信号レンジの中央
部に位置している。
間の主な相違点は、図１の回路では、第二ＡＤＣ２０の
Ｖ−端子が低基準電位（たとえばグラウンド）のソース
に接続されているのに対し、図５の回路では、ＡＤＣ１
２０のＶ−端子が、基準電圧発生器１３０によって供給
される２つの基準電圧の低い方を受け取るという点であ
る。ＡＤＣ１２０のＶ＋は、２つの基準電圧のうちの高
い方を受け取る。ＡＤＣ１１０によって生成されるデジ
タル値は、デジタルバルブソース１３１および１３２に
よって供給され、２つの基準電圧を示す２つの基準デジ
タル値と比較される。ＡＤＣ１２０は、入力する電圧
が、２つの基準値によって規定される範囲内にあるとき
に動作可能であり、この範囲外では、ＡＤＣ１１０が動
作可能である。この回路によって行われる量子化を図６
に示す。この図６からわかるように、本発明のこの実施
例における最も高い分解能の領域は、信号レンジの中央
部に位置している。
【００２７】本発明のこの実施例においては、ＡＤＣ１
２０の基準電圧Ｖ＋およびＶ−は、交互の帰線消去期間
の間に、および、ＡＤＣ１２０がデコーダ１２１によっ
て解読されてデジタル出力を供給するときは常に、つま
り、その最高値または最低値の間にあるときは常に、較
正される。デコーダは、ハイレベル出力信号をスイッチ
コントローラ１０４に供給し、このコントローラ１０４
は、垂直および水平帰線消去期間の間にハイレベル信号
である、帰線消去（BLANKING）信号をも受け取る。
２０の基準電圧Ｖ＋およびＶ−は、交互の帰線消去期間
の間に、および、ＡＤＣ１２０がデコーダ１２１によっ
て解読されてデジタル出力を供給するときは常に、つま
り、その最高値または最低値の間にあるときは常に、較
正される。デコーダは、ハイレベル出力信号をスイッチ
コントローラ１０４に供給し、このコントローラ１０４
は、垂直および水平帰線消去期間の間にハイレベル信号
である、帰線消去（BLANKING）信号をも受け取る。
【００２８】アクティブビデオ期間の間には、ＡＤＣ１
２０の出力信号がこの範囲で動作するときには常に、コ
ントローラ１０４は、スイッチ１０５を位置Ａから位置
ＢまたはＣに移動する。本発明の実施例においては、Ａ
ＤＣ１２０の出力信号がこの範囲にあり、かつ、オーバ
ーフロー／アンダーフロー信号の論理レベルがローレベ
ルであるときには、コントローラ１０４は、スイッチ１
０５を位置ＢまたはＣに移動させ、それぞれ、低い方の
または高い方の基準電圧を、ＡＤＣ１１０の入力端子に
供給する。スイッチコントローラ１０４の出力信号ＳＷ
も、基準電圧発生器１３０に伝送され、図２に関して上
述したように、低い方または高い方の基準電圧を定める
コンデンサ（図示せず）を、それぞれ帯電または放電さ
せる。スイッチ１０５が位置Ａにないときには、所定の
速度で、あるいは、ＡＤＣ１１０が入力信号をデジタル
化するのに用いられていない交互の期間の間に、スイッ
チ１０５は位置ＢとＣとの間を交互に動き得るものとさ
れている。
２０の出力信号がこの範囲で動作するときには常に、コ
ントローラ１０４は、スイッチ１０５を位置Ａから位置
ＢまたはＣに移動する。本発明の実施例においては、Ａ
ＤＣ１２０の出力信号がこの範囲にあり、かつ、オーバ
ーフロー／アンダーフロー信号の論理レベルがローレベ
ルであるときには、コントローラ１０４は、スイッチ１
０５を位置ＢまたはＣに移動させ、それぞれ、低い方の
または高い方の基準電圧を、ＡＤＣ１１０の入力端子に
供給する。スイッチコントローラ１０４の出力信号ＳＷ
も、基準電圧発生器１３０に伝送され、図２に関して上
述したように、低い方または高い方の基準電圧を定める
コンデンサ（図示せず）を、それぞれ帯電または放電さ
せる。スイッチ１０５が位置Ａにないときには、所定の
速度で、あるいは、ＡＤＣ１１０が入力信号をデジタル
化するのに用いられていない交互の期間の間に、スイッ
チ１０５は位置ＢとＣとの間を交互に動き得るものとさ
れている。
【００２９】帰線消去期間の間、スイッチコントローラ
１０４は、たとえば、スイッチ１０５を位置ＢとＣとに
交互に動かし、交互帰線消去期間の間、基準電圧発生器
の対応する部分をイネーブルとする。あるいは、コント
ローラ１０４は、スイッチ１０５を位置ＢおよびＣに動
かし得、そして、基準電圧発生器をイネーブルとして、
各帰線消去期間のそれぞれの位置の間、それぞれの基準
電圧を変調する。
１０４は、たとえば、スイッチ１０５を位置ＢとＣとに
交互に動かし、交互帰線消去期間の間、基準電圧発生器
の対応する部分をイネーブルとする。あるいは、コント
ローラ１０４は、スイッチ１０５を位置ＢおよびＣに動
かし得、そして、基準電圧発生器をイネーブルとして、
各帰線消去期間のそれぞれの位置の間、それぞれの基準
電圧を変調する。
【００３０】ＡＤＣ１１０および１２０のデジタル出力
信号は、選択回路１４０によって、ビデオアウト（VIDE
O OUT）信号として伝送される。０と６３（３ＦH）との
間、および１２８（８０H）と２５５（ＦＦH）との間の
デジタル値についてはラッチ８０をイネーブルとし、６
４（４０H）と１２７（７ＦH）との間のデジタル値につ
いてはラッチ９０をイネーブルとするように、ＲＯＭデ
コーダ７０がプログラムされていることを除くと、この
回路は図３に示した回路に類似している。図３に示した
回路も、ハイレベルの値をラッチ９０の入力端子Ｄ８に
伝送し、ローレベルの値を入力端子Ｄ９に伝送すること
によって変更される。
信号は、選択回路１４０によって、ビデオアウト（VIDE
O OUT）信号として伝送される。０と６３（３ＦH）との
間、および１２８（８０H）と２５５（ＦＦH）との間の
デジタル値についてはラッチ８０をイネーブルとし、６
４（４０H）と１２７（７ＦH）との間のデジタル値につ
いてはラッチ９０をイネーブルとするように、ＲＯＭデ
コーダ７０がプログラムされていることを除くと、この
回路は図３に示した回路に類似している。図３に示した
回路も、ハイレベルの値をラッチ９０の入力端子Ｄ８に
伝送し、ローレベルの値を入力端子Ｄ９に伝送すること
によって変更される。
【００３１】図７に示されている回路によれば、量子化
分解能を徐々に増加することができる。複数の変換器か
ら選択することによって、増加される分解能の選択的領
域において、たとえば、黒レベルに近い信号レベルでは
高分解能（たとえば１０ビット）が、黒レベルと白レベ
ルとの間のレベルでは中レベル分解能（たとえば９ビッ
ト）が、そして、白レベルまたはそれに近い信号レベル
では低分解能（たとえば８ビット）が設定され得る。低
分解能ＡＤＣ２１０および高分解能ＡＤＣ２２０は、図
１における第一ＡＤＣ１０および第二ＡＤＣ２０と、本
質的に同様に動作する。しかしながら、図７に示されて
いる回路は、中レベル分解能ＡＤＣ２２５を包含し、こ
の中レベル分解能ＡＤＣ２２５は、本実施例では、６４
〜１９１（４０H〜ＢＦH）の範囲でデジタル化されるア
ナログ信号レベルを、ＡＤＣ２２５によって変換するの
に用い、これらの信号レベルで９ビットの量子化分解能
を達成する。スイッチ２０５は、３つの信号（アナログ
入力信号またはサンプリングのための基準電圧）のうち
どれが低分解能ＡＤＣ２１０に伝送されるかを判断す
る。
分解能を徐々に増加することができる。複数の変換器か
ら選択することによって、増加される分解能の選択的領
域において、たとえば、黒レベルに近い信号レベルでは
高分解能（たとえば１０ビット）が、黒レベルと白レベ
ルとの間のレベルでは中レベル分解能（たとえば９ビッ
ト）が、そして、白レベルまたはそれに近い信号レベル
では低分解能（たとえば８ビット）が設定され得る。低
分解能ＡＤＣ２１０および高分解能ＡＤＣ２２０は、図
１における第一ＡＤＣ１０および第二ＡＤＣ２０と、本
質的に同様に動作する。しかしながら、図７に示されて
いる回路は、中レベル分解能ＡＤＣ２２５を包含し、こ
の中レベル分解能ＡＤＣ２２５は、本実施例では、６４
〜１９１（４０H〜ＢＦH）の範囲でデジタル化されるア
ナログ信号レベルを、ＡＤＣ２２５によって変換するの
に用い、これらの信号レベルで９ビットの量子化分解能
を達成する。スイッチ２０５は、３つの信号（アナログ
入力信号またはサンプリングのための基準電圧）のうち
どれが低分解能ＡＤＣ２１０に伝送されるかを判断す
る。
【００３２】基準電圧発生器２３０は、３つの基準電圧
を発生する。マルチプレクサ２３５は、スイッチコント
ローラ２０４によって供給される信号ＳＷに応じて、基
準電圧発生器２３０に伝送するのに適切な基準デジタル
値を選択する。本発明のこの実施例では、基準電圧発生
器は、３つの集積回路に並列に接続された単一のコンパ
レータを包含している。各集積回路は、信号ＳＷによっ
て選択される各アナログゲートによって、個別に、イネ
ーブルとされる。
を発生する。マルチプレクサ２３５は、スイッチコント
ローラ２０４によって供給される信号ＳＷに応じて、基
準電圧発生器２３０に伝送するのに適切な基準デジタル
値を選択する。本発明のこの実施例では、基準電圧発生
器は、３つの集積回路に並列に接続された単一のコンパ
レータを包含している。各集積回路は、信号ＳＷによっ
て選択される各アナログゲートによって、個別に、イネ
ーブルとされる。
【００３３】図８において詳細に示されているように、
ＡＤＣからの出力信号は、組合せ回路２４０を用いて結
合される。ＡＤＣ２１０からの信号は、ラッチ２８０と
ＲＯＭデコーダ２７０とに伝送される。ラッチ２８０と
２８５と２９０とは、様々なＡＤＣからの出力信号をデ
ジタル出力バスに切り替えて送出する手段を有してい
る。ＲＯＭデコーダ２７０は、表１に示す真理値表に基
づいて、ラッチ２８０と２８５と２９０とのうちの１つ
を、選択的に活性化する。
ＡＤＣからの出力信号は、組合せ回路２４０を用いて結
合される。ＡＤＣ２１０からの信号は、ラッチ２８０と
ＲＯＭデコーダ２７０とに伝送される。ラッチ２８０と
２８５と２９０とは、様々なＡＤＣからの出力信号をデ
ジタル出力バスに切り替えて送出する手段を有してい
る。ＲＯＭデコーダ２７０は、表１に示す真理値表に基
づいて、ラッチ２８０と２８５と２９０とのうちの１つ
を、選択的に活性化する。
【００３４】
【表１】
【００３５】従って、ＡＤＣ２１０からの信号が、０と
６３との間のときには、アナログ入力信号が、全範囲の
下から２５％のうちにあることを示し、本実施例では、
これが最も精密な量子化が所望されている範囲である。
図９の真理値表に従って、ＡＤＣ２２０からの出力信号
が選択され、もっとも精密な量子化ステップを提供す
る。同様に、ＡＤＣ２１０からの出力信号が６４と１９
１との間のときには、アナログ入力信号が全範囲の中央
５０％のところにあり、図９に示されている真理値表に
従って、中レベル分解能ＡＤＣ２２５からの出力信号が
選択され、デジタル出力バスに伝送され、より粗い量子
化を有する中範囲信号を生成する。ＡＤＣ２１０からの
信号が１９１を越えると、低分解能ＡＤＣ２１０からの
出力信号が直接バスに伝送される。
６３との間のときには、アナログ入力信号が、全範囲の
下から２５％のうちにあることを示し、本実施例では、
これが最も精密な量子化が所望されている範囲である。
図９の真理値表に従って、ＡＤＣ２２０からの出力信号
が選択され、もっとも精密な量子化ステップを提供す
る。同様に、ＡＤＣ２１０からの出力信号が６４と１９
１との間のときには、アナログ入力信号が全範囲の中央
５０％のところにあり、図９に示されている真理値表に
従って、中レベル分解能ＡＤＣ２２５からの出力信号が
選択され、デジタル出力バスに伝送され、より粗い量子
化を有する中範囲信号を生成する。ＡＤＣ２１０からの
信号が１９１を越えると、低分解能ＡＤＣ２１０からの
出力信号が直接バスに伝送される。
【００３６】ＡＤＣ２１０からの出力信号が、図８に示
されているラッチ２８０を介して、上位ビット位置に向
けて２ビットだけシフトされる（４で乗算される）。Ａ
ＤＣ２２５の出力信号は、加算器２８２への接続線を介
して上位ビット位置に向けて１ビットだけシフトされ
（２で乗算され）、加算器２８２が、所定のオフセット
値２５６（１００H）を、ＡＤＣによって生成される各
サンプルに加算する。ＡＤＣ２２０からの出力信号はシ
フトせずに用いられるが、ラッチ２９０によって供給さ
れる１０ビット値のうち最上位の２ビットは、ゼロ（ロ
ーレベル）に設定されている。図７および８に示されて
いる回路に対する出力量子化を、図９に示す。この図９
からわかるように、信号値が、黒レベルを示すレベルか
ら白レベルを示すレベルに増加するにつれて、分解能は
減少する。
されているラッチ２８０を介して、上位ビット位置に向
けて２ビットだけシフトされる（４で乗算される）。Ａ
ＤＣ２２５の出力信号は、加算器２８２への接続線を介
して上位ビット位置に向けて１ビットだけシフトされ
（２で乗算され）、加算器２８２が、所定のオフセット
値２５６（１００H）を、ＡＤＣによって生成される各
サンプルに加算する。ＡＤＣ２２０からの出力信号はシ
フトせずに用いられるが、ラッチ２９０によって供給さ
れる１０ビット値のうち最上位の２ビットは、ゼロ（ロ
ーレベル）に設定されている。図７および８に示されて
いる回路に対する出力量子化を、図９に示す。この図９
からわかるように、信号値が、黒レベルを示すレベルか
ら白レベルを示すレベルに増加するにつれて、分解能は
減少する。
【００３７】本発明の多くの特徴および利点は、詳細な
説明から明白であり、本発明の精神および範囲内の特徴
および利点の全てはクレームでカバーされる。さらに、
当業者は、多くの改変および変形を容易に考え出すであ
ろうから、本明細書に説明した通りの構造および動作に
よって本発明は限定されるものではなく、従って、すべ
ての適切な改変および等価物は本発明の範囲に含まれる
ものである。
説明から明白であり、本発明の精神および範囲内の特徴
および利点の全てはクレームでカバーされる。さらに、
当業者は、多くの改変および変形を容易に考え出すであ
ろうから、本明細書に説明した通りの構造および動作に
よって本発明は限定されるものではなく、従って、すべ
ての適切な改変および等価物は本発明の範囲に含まれる
ものである。
【００３８】
【発明の効果】信号の非線形量子化を行う場合に、２つ
またはそれ以上の低分解能アナログ／デジタル変換器を
利用して、信号の所望の部分で選択的に量子化レベルを
向上させることができる。これは、第一の所定範囲にわ
たってデジタル出力信号を供給する第一のＡＤＣと、同
一の入力値に対してより小さな所定の範囲にわたってデ
ジタル出力信号を供給する少なくとも１つの第二のＡＤ
Ｃとを利用することによって達成される。従って、どの
第二のＡＤＣも、第一のＡＤＣよりは小さな量子化ステ
ップサイズを有し、より微細な分解能が必要な場合に利
用される。ＡＤＣによって生成されるデジタル値を公知
の入力アナログ値と定期的に比較することによって、Ａ
ＤＣの入出力特性の直線性が保たれる。
またはそれ以上の低分解能アナログ／デジタル変換器を
利用して、信号の所望の部分で選択的に量子化レベルを
向上させることができる。これは、第一の所定範囲にわ
たってデジタル出力信号を供給する第一のＡＤＣと、同
一の入力値に対してより小さな所定の範囲にわたってデ
ジタル出力信号を供給する少なくとも１つの第二のＡＤ
Ｃとを利用することによって達成される。従って、どの
第二のＡＤＣも、第一のＡＤＣよりは小さな量子化ステ
ップサイズを有し、より微細な分解能が必要な場合に利
用される。ＡＤＣによって生成されるデジタル値を公知
の入力アナログ値と定期的に比較することによって、Ａ
ＤＣの入出力特性の直線性が保たれる。
【００３９】本発明の装置によれば、ＡＤＣによって発
生されるビット数を減少することなく、信号のダイナミ
ックレンジの特定の部分において、より微細な量子化を
可能とし、その結果として、全ダイナミックレンジにお
いて、より微細な量子化を可能とする、信号の非線形量
子化のための方法および装置を得ることができる。
生されるビット数を減少することなく、信号のダイナミ
ックレンジの特定の部分において、より微細な量子化を
可能とし、その結果として、全ダイナミックレンジにお
いて、より微細な量子化を可能とする、信号の非線形量
子化のための方法および装置を得ることができる。
【図１】本発明の第一実施態様による、非線形量子化回
路のブロック図である。
路のブロック図である。
【図２】図１に示された回路に用いるのに適した基準電
圧発生器のブロック図である。
圧発生器のブロック図である。
【図３】図１に示された回路に用いるのに適した選択回
路のブロック図である。
路のブロック図である。
【図４】図１ないし３に示された回路を用いて得られる
量子化を示すグラフである。
量子化を示すグラフである。
【図５】本発明の別の実施態様による、非線形量子化回
路のブロック図である。
路のブロック図である。
【図６】図５に示された回路を用いて得られる量子化を
示すグラフである。
示すグラフである。
【図７】本発明の第三の実施態様による、非線形量子化
回路のブロック図である。
回路のブロック図である。
【図８】図７に示された回路に用いるのに適した、組合
せ回路のブロック図である。
せ回路のブロック図である。
【図９】図７および８に示された回路を用いて得られる
量子化を示すグラフである。
量子化を示すグラフである。
４ ＯＲゲート ５、２０５ スイッチ １０、１１０ 第一アナログ／デジタル変換器 ２０、１２０ 第二アナログ／デジタル変換器 ２１、１２１ デコーダ ３０、１３０、２３０ 基準電圧発生器 ３１、１３１、１３２ デジタルバルブソース ３２ デジタルコンパレータ ３３ アナログゲート ３４ 制御電流源 ３５ 制御電流シンク ３８ インバータ ３９ 抵抗器 ４０、１４０、２４０ 選択回路（組合せ回路） ４１ コンデンサ ７０、２７０ ＲＯＭデコーダ ８０、９０、２８０、２８５、２９０ ラッチ １０４、２０４ スイッチコントローラ １０５ 三位置スイッチ ２１０ 低分解能アナログ／デジタル変換器 ２２０ 高分解能アナログ／デジタル変換器 ２２５ 中レベル分解能アナログ／デジタル変換器 ２３５ マルチプレクサ
Claims (6)
- 【請求項１】 アナログ電気信号を非線形量子化するた
めの装置であって、 アナログ信号レベルの所定範囲にわたって、第一デジタ
ル信号は該アナログ電気信号を表しており、複数のビッ
ト位置を有する該第一デジタル信号を発生するための第
一アナログ／デジタル変換手段と、 基準信号を印加するための入力端子を有している第二ア
ナログ／デジタル変換手段であって、該基準信号は、第
二デジタル信号によって表わされるアナログ値の範囲を
該第一デジタル信号の１つ以上のビット位置に相当する
該第二デジタル信号の範囲と定めており、該アナログ電
気信号を表わす該第二デジタル信号を発生するための第
二アナログ／デジタル変換手段と、 該第一アナログ／デジタル変換手段に接続された較正手
段であって、所定範囲のなかの所定の副範囲におけるア
ナログ信号レベルを表わすレベルになるように、該基準
信号を連続的に調整するための較正手段と、 該第一および第二アナログ／デジタル変換手段に接続さ
れた選択手段であって、該第一デジタル信号が所定の副
範囲におけるアナログ信号レベルを表わすときには、該
第一デジタル信号を除いた該第二デジタル信号を供給
し、それ以外のときには、該第二デジタル信号を除いた
該第一デジタル信号を供給する選択手段とを備えている
装置。 - 【請求項２】 請求項１に記載されている装置であっ
て、 前記選択手段が、 前記第一および第二デジタル信号のうちの一方を、該第
一および第二デジタル信号のうちの他方によって表され
るアナログ値の範囲に合致するアナログ値の範囲を表わ
すように基準化するためのデジタル信号スケーリング手
段と、 出力ポートと、 制御信号に応じて、該第一および第二デジタル信号を該
出力ポートに選択的に接続するためのスイッチ手段と、 該第一デジタル信号に応じて該制御信号を発生するため
の符号解読手段とを備えている装置。 - 【請求項３】 アナログ電気信号を非線形量子化するた
めの装置であって、 アナログ信号レベルの所定範囲にわたって、該アナログ
電気信号を表わす第一デジタル信号を発生するための第
一アナログ／デジタル変換手段と、 基準信号を印加するための入力端子を有している第二ア
ナログ／デジタル変換手段であって、該基準信号は、第
二デジタル信号によって表わされるアナログ値の範囲を
定めており、該アナログ電気信号を表わす該第二デジタ
ル信号を発生するための第二アナログ／デジタル変換手
段と、 該第一アナログ／デジタル変換手段に接続されている較
正手段であり、所定範囲のなかの所定の副範囲における
アナログ信号レベルを表わすレベルになるように、該基
準信号を制御するための較正手段であって、 該較正手段は、 該基準信号を発生し、エラー信号に応じて、該エラー信
号を最少に抑えるように該基準信号の振幅を変化させる
ための基準信号発生手段と、 該第一アナログ／デジタル変換手段に接続され、該第一
デジタル信号を、該基準信号を表わす所定の基準デジタ
ル値と比較し、該第一デジタル信号が該基準デジタル値
と異なるときに該エラー信号を発生するための手段と、 イネーブル制御信号に応じて、該基準信号をアナログ入
力信号として、該第一アナログ／デジタル変換手段に供
給するためのスイッチ手段とを備えている較正手段と、 該アナログ電気信号によって決定されると直ちに、該イ
ネーブル制御信号を発生するための制御手段と、 該第一および第二アナログ／デジタル変換手段に接続さ
れた選択手段であって、該第一デジタル信号が所定の副
範囲におけるアナログ信号レベルを表わすときには、該
第二デジタル信号を供給し、それ以外のときには、該第
一デジタル信号を供給する選択手段とを備えている装
置。 - 【請求項４】 請求項１に記載の装置であって、 該装置はさらに、前記アナログ電気信号を表わす第三デ
ジタル信号を発生するための第三アナログ／デジタル変
換手段であり、別の基準信号が該第三デジタル信号によ
って表されるアナログ値の範囲を規定しており、該別の
基準信号を印加するための入力端子を有している第三ア
ナログ／デジタル変換手段を備えており、 前記較正手段が、前記所定の副範囲とは異なる、前記所
定の範囲のなかの別の副範囲のアナログ信号レベルを表
わすレベルになるように、該別の基準信号を連続的に調
整するための手段をさらに包含しており、 前記第一デジタル信号が該別の所定の副範囲においてア
ナログ信号レベルを表わすときに、前記選択手段が該第
三デジタル信号を供給する装置。 - 【請求項５】 請求項４に記載されている装置であっ
て、 前記選択手段が、 前記第一、第二および第三デジタル信号のうちの２つ
を、該第一、第二および第三デジタル信号のうちの残り
の１つによって表されるアナログ値の範囲に合致するア
ナログ値の範囲を表わすように基準化するためのデジタ
ル信号スケーリング手段と、 出力ポートと、 制御信号に応じて、該第一、第二および第三デジタル信
号のうちの１つを該出力ポートに選択的に接続するため
のスイッチ手段と、 該第一デジタル信号に応じて、該制御信号を発生するた
めの符号解読手段とを備えている装置。 - 【請求項６】 信号の非線形量子化を行う装置であっ
て、 デジタル出力バスと、 複数のアナログ／デジタル変換手段であって、該アナロ
グ／デジタル変換手段の各々が、それぞれデジタル出力
信号を供給し、デジタル出力値のそれぞれの所定範囲に
わたって、それぞれ所定数ビットの分解能を有し、アナ
ログ信号をデジタル信号に変換するための複数のアナロ
グ／デジタル変換手段であり、該複数のアナログ／デジ
タル変換手段のうち、少なくとも第一アナログ／デジタ
ル変換手段の該所定範囲が、該複数のアナログ／デジタ
ル変換手段のうち、第二アナログ／デジタル変換手段の
少なくとも２ビットの分解能を表わすアナログ値に相当
している、複数のアナログ／デジタル変換手段と、 該第一アナログ／デジタル変換手段にそれぞれ基準信号
を供給し、アナログ信号に応じて、該第一アナログ／デ
ジタル変換手段によって生成されるデジタル値が、該第
二アナログ／デジタル変換手段によって生成されるデジ
タル値に確実に合致するように該基準信号を連続的に調
整するための基準信号発生手段と、 該複数のアナログ／デジタル変換手段のうちの１つのア
ナログ／デジタル変換手段のデジタル出力信号を、該デ
ジタル出力バスに選択的に伝送するための選択手段とを
備えており、 該装置は、様々な程度の分解能の量子化信号を選択的に
供給し、該分解能は、該デジタル出力信号のどのデジタ
ル出力信号が該デジタル出力バスに伝送されるかによっ
て規定される、信号の非線形量子化を行う装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/861,483 | 1992-04-24 | ||
| US07/861,483 US5231398A (en) | 1992-04-24 | 1992-04-24 | Method and apparatus for self-tracking multiple analog to digital conversion |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629847A true JPH0629847A (ja) | 1994-02-04 |
Family
ID=25335934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5098205A Withdrawn JPH0629847A (ja) | 1992-04-24 | 1993-04-23 | 自己トラッキング多重アナログ／デジタル変換方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5231398A (ja) |
| EP (1) | EP0567145B1 (ja) |
| JP (1) | JPH0629847A (ja) |
| DE (1) | DE69325610T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121230A (en) * | 1987-01-19 | 1992-06-09 | Canon Kabushiki Kaisha | Image reading apparatus having adjusting circuits for matching the level of and compensating for fluctuation among a plurality of sensing elements |
| EP0707383B1 (de) * | 1994-06-14 | 2002-05-02 | Stage Tec Entwicklungsgesellschaft für professionelle Audiotechnik mbH | Schaltungsanordnung zur Analog-Digital-Wandlung von Signalen |
| DE4420713C2 (de) * | 1994-06-14 | 1999-12-02 | Stage Tec Entwicklungsgesellsc | Vorrichtung zur Umwandlung analoger Audiosignale in einen digitalen Datenstrom |
| JP3091084B2 (ja) * | 1994-06-22 | 2000-09-25 | シャープ株式会社 | 信号処理回路 |
| JP2746158B2 (ja) * | 1994-11-25 | 1998-04-28 | 日本電気株式会社 | Ａｄ変換回路 |
| US5610604A (en) * | 1994-12-07 | 1997-03-11 | Panasonic Technologies, Inc. | Analog to digital converter providing varying digital resolution |
| US5659313A (en) * | 1995-03-31 | 1997-08-19 | Panasonic Technologies, Inc. | System and method for reducing noise during analog to digital conversion |
| US5736949A (en) * | 1997-01-17 | 1998-04-07 | Tritech Microelectronics International Pte, Ltd. | Multiplexed analog-to-digital converter for relative and absolute voltage measurements |
| EP0997912B1 (en) * | 1998-10-20 | 2006-01-11 | STMicroelectronics S.r.l. | Device for reading nonvolatile memory cells, in particular analog flash memory cells |
| US6614448B1 (en) * | 1998-12-28 | 2003-09-02 | Nvidia Corporation | Circuit and method for displaying images using multisamples of non-uniform color resolution |
| US6522489B1 (en) * | 1999-12-21 | 2003-02-18 | Texas Instruments Incorporated | Efficient analog-to-digital converter for digital systems |
| US6867717B1 (en) | 2002-04-04 | 2005-03-15 | Dalsa, Inc. | Digital encoder and method of encoding high dynamic range video images |
| US6642880B1 (en) * | 2002-07-31 | 2003-11-04 | Infineon Technologies Ag | Tunable analog to digital converter |
| EP1484910A1 (fr) | 2003-06-03 | 2004-12-08 | Asulab S.A. | Dispositif et procédé de conversion analogique numérique surnuméraire adaptatif pour un capteur d'image |
| EP1484911B1 (fr) * | 2003-06-03 | 2008-08-20 | Asulab S.A. | Dispositif et procédé de conversion analogique numérique surnuméraire adaptatif pour un capteur d' image |
| US7034722B2 (en) * | 2004-07-29 | 2006-04-25 | Genesis Microchip Inc. | ADC calibration to accommodate temperature variation using vertical blanking interrupts |
| WO2006044992A2 (en) * | 2004-10-18 | 2006-04-27 | Linear Technology Corporation | Analog-to-digital converter with reduced average input current and reduced average reference current |
| TWI311888B (en) * | 2005-12-23 | 2009-07-01 | Beyond Innovation Tech Co Ltd | Image processing devices |
| US7492295B2 (en) * | 2007-05-02 | 2009-02-17 | Infineon Technologies Ag | Self-adapting tracking analogue-to-digital converter and RF transmitter |
| JP5189828B2 (ja) * | 2007-11-20 | 2013-04-24 | 株式会社日立製作所 | アナログデジタル変換器チップおよびそれを用いたｒｆ−ｉｃチップ |
| DE102011004752B4 (de) * | 2011-02-25 | 2021-10-28 | Apple Inc. | Signalverarbeitungsschaltung und Verfahren |
| JP2012191359A (ja) * | 2011-03-09 | 2012-10-04 | Sony Corp | Ａ／ｄ変換装置、ａ／ｄ変換方法、並びにプログラム |
| DE102017223466A1 (de) * | 2017-12-20 | 2019-06-27 | Dialog Semiconductor (Uk) Limited | Analog-digital-wandler mit selbst-verfolgung und selbst-rangingfenster |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4069479A (en) * | 1976-03-03 | 1978-01-17 | The United States Of America As Represented By The Secretary Of Commerce | High speed, wide dynamic range analog-to-digital conversion |
| US4733217A (en) * | 1986-05-08 | 1988-03-22 | Rca Corporation | Subranging analog to digital converter |
| US4862171A (en) * | 1987-10-23 | 1989-08-29 | Westinghouse Electric Corp. | Architecture for high speed analog to digital converters |
| US5053771A (en) * | 1990-07-16 | 1991-10-01 | Eastman Kodak Company | Adaptive dual range analog to digital converter |
-
1992
- 1992-04-24 US US07/861,483 patent/US5231398A/en not_active Expired - Fee Related
-
1993
- 1993-04-23 DE DE69325610T patent/DE69325610T2/de not_active Expired - Fee Related
- 1993-04-23 EP EP93106640A patent/EP0567145B1/en not_active Expired - Lifetime
- 1993-04-23 JP JP5098205A patent/JPH0629847A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5231398A (en) | 1993-07-27 |
| EP0567145A3 (en) | 1997-10-29 |
| DE69325610D1 (de) | 1999-08-19 |
| EP0567145B1 (en) | 1999-07-14 |
| DE69325610T2 (de) | 2000-04-13 |
| EP0567145A2 (en) | 1993-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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