JPH06296018A - 十分に空乏化された横型トランジスタ - Google Patents

十分に空乏化された横型トランジスタ

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JPH06296018A
JPH06296018A JP6052749A JP5274994A JPH06296018A JP H06296018 A JPH06296018 A JP H06296018A JP 6052749 A JP6052749 A JP 6052749A JP 5274994 A JP5274994 A JP 5274994A JP H06296018 A JPH06296018 A JP H06296018A
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Abstract

(57)【要約】 【目的】 高電圧回路に適した横型トランジスタのブレ
ーグダウン特性を改良する。 【構成】 基板１とエピタキシャル層２の界面のドレー
ン領域４の下方に埋設領域５を形成する。埋設領域５は
接合Ｎepi ／ｐ基板の空乏域をシフトさせる。これによ
り空乏化が促進され、ブレーグダウン特性が改良され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高電圧集積回路（ＨＶ
ＩＣ’ｓ）に特に適した改良されたブレーグダウン特性
を有する横型の二重拡散トランジスタ（例えばＬＤＭＯ
Ｓ）に関する。
【０００２】
【従来技術及びその問題点】高電圧集積回路（ＨＶＩ
Ｃ’ｓ）は典型的には同じチップ上に１又は２以上の高
電圧パワートランジスタを低電圧シグナルプロセシング
回路とともに有している。このタイプの集積回路の使用
は多くの用途において複数の別個の回路の使用が実行可
能な代替手段として徐々に広がっている。これらの集積
回路では横型の二重拡散ＭＯＳトランジスタ（ＬＤＭＯ
Ｓ）が能動パワーデバイスとして広く使用されている。
【０００３】横型トランジスタの電圧取扱能を改良する
一法は所謂ＲＥＳＵＲＦ（ReducedSurface Field の頭
字語) 技術に本来備わっている。この特殊な技術は、
「Phillips J. Res. 35, 1-13, 1980」のＪ．Ａ．アペ
ルスらの記事に開示されている。ＲＥＳＵＲＦ ＬＤＭ
ＯＳトランジスタの物理的構造は図１及び２に示されて
いるように、従来のＬＤＭＯＳトランジスタの構造と実
質的に同一である。２種類のデバイス間の主たる相違
は、ＲＥＳＵＲＦ ＬＤＭＯＳの構造が従来の高電圧デ
バイスよりかなり薄いエピタキシャル層中に形成されて
いることである。この理由により、例えばｎ- 導電性で
あるエピタキシャル層と例えばｐ- 導電性である基板層
間の接合に関する底側部空乏域がＲＥＳＵＲＦタイプＬ
ＤＭＯＳ構造の場合の高電圧耐性能に対する大きな効果
を有している。ＲＥＳＵＲＦ ＬＤＭＯＳ構造のブレー
グダウン機構をより良く表示するために図３、４及び５
を示す。ここでは空乏域がドリフト域（電荷チャージが
電界の影響下で移動する領域）へ変化する進行状況が定
性的及び概略的に示されている。
【０００４】ソースが接地された形態のトランジスタの
ドレーンターミナル（Ｄ）に印加される電圧の上昇に伴
うドリフト領域中での進行の状況が図３、４及び５に示
されここでは空乏域は交差するハッチングで特定されて
いる。デバイスのドレーンターミナルに印加される比較
的低い電圧つまり「ピンチオフ」電圧より低い電圧（Ｖ
d ＜ＶPO) により特徴付けられる動作条件が図３に示さ
れている。図から分かるように、このような低いドレー
ン電圧条件では、ゲート構造（Ｇ）の下で成長する表面
空乏域と、基板とエピタキシャル層の間の接合を通って
成長する底側部空乏域（より簡単に言うと底空乏域）の
間には実質的な相互作用は存在しない。これらの条件で
は構造の表面領域に関する電界は従来タイプのＬＤＭＯ
Ｓ構造（つまり比較的厚いエピタキシャル層中に形成さ
れた類似のトランジスタ構造）のそれと類似の値を有す
る。
【０００５】トランジスタのドレーン（Ｄ）に印加され
る電圧の上昇後にこのような電圧が「ピンチオフ」値に
達すると（Ｖd ＝ＶPO) 、２種類の空乏域（表面及び底
部域）が一体化する。この「ピンチオフ」条件が図４に
概略的に示されている。ドリフト領域の空乏域の広がり
のため、ゲート電極の端部下の電界強度の増加が従来の
ＬＤＭＯＳ構造の場合より小さくなる傾向にある。デバ
イスのドレーン（Ｄ）に印加される電圧がピンチオフ電
圧より大きくなると（Ｖd ＞ＶPO) 、表面空乏域がドレ
ーン領域（図示の場合ｎ+ 領域）に向かって広がる傾向
にあり、最終的には全ドリフト領域が完全に空乏域とな
る。これは、表面空乏域のこのような横方向の広がりの
間のゲート電極の端部の下に広がる電界が臨界的な電界
より低いまま維持される限り生ずる。図５に概略的に示
すこの条件下では、ゲート電極の端部の下のドリフト領
域はドレーン領域から実質的に分離され、従ってドレー
ン電圧が更に上昇しても局部的な電界強度はほぼ一定に
維持される。
【０００６】この前提によると接地されたソースの形態
では、デバイスのブレーグダウン機構は、ドレーン拡散
部（ｎ+ ）近傍又は基板とエピタキシャル層間の接合に
おける強い電界の存在のみにより決定される。他方パワ
ートランジスタを設計する際の主目的はその内部抵抗
（ＯＮ抵抗）を減少させること及び可能な限り高いブレ
ーグダウン電圧を達成することである。これら２種類の
目的は、臨界強度の電界がゲート電極の端部の下に成長
する直前にドリフト領域が完全に空乏化すると達成され
る。これは、デバイスが図５に示された作動条件つまり
ドリフト領域中のある電荷密度で得られる最良のアバラ
ンシェブレーグダウン電圧を決定する条件にあることを
確保する。換言すると最適なＲＥＳＵＲＦ構造が、ドレ
ーンターミナルに印加される電圧がピンチオフ電圧に達
するかそれより僅かに上昇したときに（Ｖd ＝ＶPO) 、
実質的に完全に空乏化した条件下で動作する。
【０００７】従来技術によると、これらの目的は、例え
ばエピタキシャル層のドーピングレベル、基板層のドー
ピングレベル、電界酸化物の厚さ及び特にエピタキシャ
ル層の厚さ及び抵抗のような共通の設計パラメータを正
確に調節することにより達成されあるいはアプローチで
きる。従って一面から見るとドリフト領域の完全な空乏
域化が好ましく、又他面から見ると構造がピンチスルー
条件下で例えばソース領域ｐ+ と基板ｐ- 間の電圧ブレ
ーグダウンに耐える能力を保持すべきであるため、構造
の最適化は非常に重要なプロセスとなる。
【０００８】
【発明の目的】この従来技術及びその限界に鑑みて、本
発明は臨界的でない手法でＲＥＳＵＲＦトランジスタの
集積構造を最適化する手法を提供する。
【０００９】
【発明の構成】実際に構造を設計する付加的な自由度を
与えることにより、本発明は、集積構造のソース領域と
基板間のピンチスルー機構に関するブレーグダウン耐性
の考慮（トランジスタがソースフォロワコンフィギュレ
ーションで機能する場合に顕著に生ずるブレーグダウン
条件）にかかわらず、ドリフト領域の完全な空乏化を達
成することを許容する。本発明によると、これは、基板
とエピタキシャル層間にドレーン領域の下に投影される
基板のドーピングレベルより高いドーピングレベルを有
する埋設領域を形成することにより得られる。この埋設
領域はソース領域から十分大きい距離に維持し、これに
より（極度に限定的な形態でも、埋設領域が誘発する湾
曲効果のため）ソース領域及び埋設領域間のピンチスル
ーが設計電圧でデバイスが機能する限定的なパラメータ
とならないようにする。
【００１０】この埋設領域は、一般に埋設層を形成しか
つエピタキシャル層の成長を起こすこれらのデバイスの
標準的な製造プロセスの通常のステップを行う前に、限
定されたエリア内で基板をイオンインプラントすること
により形成できる。この埋設領域は基板中にその「厚
さ」の主要部分が広がり、他の領域又は導電層とのオー
ム性接触路はない。
【００１１】実際にこの埋設領域は、他のゾーン特に前
記構造のソース領域の下に位置するゾーンとは異なりデ
バイスのドレーン領域の下に位置する重要なソース中の
エピタキシャル層と基板間の接合に沿って空乏化を「調
節」することを許容する。この手法により、水平接合か
ら表面までのドレーン端のドリフト領域の完全な空乏化
を、集積構造の他の物理的パラメータの値を必然的に修
正することなく、例えばその両者がピンチスルーに関し
て決定的であるエピタキシャル層の厚さを更に減少させ
ることなく又はエピタキシャル層のドーピングレベルを
増加させることなく、有利にすることができる。
【００１２】本発明の異なった特徴及び利点が添付図面
を参照して行う幾つかの態様の引き続く説明により更に
明瞭になるであろう。図１は既知タイプの集積されたＬ
ＤＭＯＳ構造の概略部分断面図であり、図２はＬＤＭＯ
Ｓ構造のチャンネル領域の拡大図であり、図３、４及び
５は上述通り、ドレーンに印加される電圧の上昇に従っ
て起こる集積ＬＤＭＯＳ構造のソース領域とドレーン領
域間のドリフト領域の空乏ゾーンの成長を概略的に示す
断面図であり図６は本発明に従って形成された集積ＬＤ
ＭＯＳ構造の部分概略断面図であり、図７及び８は本発
明に従って形成されたＲＥＳＵＲＦ ＬＤＭＯＳトラン
ジスタのレイアウト図である。
【００１３】図６は本発明に係わるＬＤＭＯＳ構造を例
示するもので、ｎ+ 領域４及びｎDDD 領域（この文字Ｄ
ＤＤはDouble Diffused Drain の頭字語である) により
表示されるデバイスのドレーン領域の下に位置するゾー
ンの基板１中にその主要部分に渡って広がる埋設領域５
が存在することを特徴としている。該埋設領域５は基板
１と同じタイプの導電性及び該基板のドーパント濃度よ
り僅かに高いドーパント濃度を有している。例えば100
から150 Ωｃｍの体抵抗を有するｐ- 基板の典型的な場
合には、前記埋設領域５は、前記基板を、硼素を80Ｋｅ
Ｖで６×1011原子（硼素）／ｃｍ2 のドースでインプラ
ントすることにより実現できる。
【００１４】一般に前記埋設領域５は、エピタキシャル
層２の成長を行う前にマスクにより限定されたエリア内
の基板１表面を所望のドーパントの原子でインプラント
することにより形成できる。このように形成された領域
５の拡散プロフィールは、基板１自身中よりも比較的少
ない度合いで基板１上に成長しているエピタキシャル層
２中へ広がる。実際にインプラントされたドーパントの
拡散は成長しているエピタキシャル層２中よりも基板１
中でより顕著である。これは、埋設領域５とエピタキシ
ャル層間に形成される接合の湾曲を最小にする少なくな
い有利な効果を決定する。従って本発明による埋設領域
５の形成は、実質的に無視できる湾曲効果の導入のた
め、生成する構造のブレーグダウン特性に負の影響を与
えない。
【００１５】他方埋設領域５の存在は、底部空乏域（図
６中に交差ハッチングのエリアＤbottとして特定）のつ
まり接合Ｎepi ／ｐ基板に関する空乏域のシフトを生じ
させる顕著な効果を有する。該底部空乏域は接合のエピ
タキシャル層側に向かってシフトする。これにより埋設
領域５に対応して、エピタキシャル層（Ｄepi ）中の空
乏域の「厚さ」は実質的に増加し、一方基板中の空乏域
（Ｄsub ）の「厚さ」は比例的に減少する。
【００１６】底部空乏域の上方に位置するドレーン領域
（ｎ+ ）４に向かう局部的な「シフト」の結果として、
デバイスのソース領域とドレーン領域間のドリフト領域
の残っているが未だ空乏化されてないドレーン端部の完
全な空乏化が大きく進行する。これは、トランジスタの
ドレーンＤに印加される電圧がドリフト領域中のピンチ
オフ電圧のレベル（Ｖd ≧ＶPO）に達したとき、つまり
表面空乏域Ｄsurf及び底部空乏域Ｄbottの相互作用（一
体化）が起こるときに、起こる。
【００１７】本発明の対象である改良されたＲＥＳＵＲ
Ｆ構造は、図中で全体をＡで表示したソース領域に対応
して、底部空乏域Ｄbottが基板全体１への一貫した深さ
の比較的著しい広がりを維持し、これにより高いピンチ
スルーブレーグダウン電圧を保持する。逆に図中で全体
をＢで表示したドレーン領域では、底部空乏域Ｄbott全
体としてエピタキシャル層２中へより深く比例的にシフ
トし、そのドレーン端でドリフト領域の完全な空乏化を
有利にしかつそれを生成する。
【００１８】これにより埋設領域５とエピタキシャル層
間に形成される接合により生ずる湾曲効果が実質的に無
視できるため、集積構造のブレーグダウンは次の因子の
みにより決定される。 −接地されたソースコンフィギュレーションのドレーン
領域（ｎ+ ）近傍の電界強度 −ソースフォロワコンフィギュレーションのソース領域
（ｐ+ ）３ａと基板１間のピンチスルー電圧。
【００１９】新規なＲＥＳＵＲＦ構造は、本発明の構造
を特徴付ける埋設領域５のない従来の構造と比較して、
起こり得るブレーグダウン機構の観点からはその危険性
が遙かに小さいことが明らかである。更に、前記埋設領
域５は、強い表面電界に関してブレーグダウン電圧の実
質的に全ての不安定性を除去することに加えて、パワー
デバイスに典型的であるインターディジィト集積構造の
フィンガのソース／ドレーンターミネーションの三次元
効果に起因する所謂早期ブレーグダウンの発生の可能性
も減少させることが見出された。
【００２０】パワーＬＤＭＯＳトランジスタの典型的な
インターディジィトレイアウト中のドレーン領域の下の
埋設領域５の配置は、図７に示した10フィンガトランジ
スタの簡略化したレイアウト中に示されている。前記埋
設領域５は、既知技術に従って集積トランジスタ構造に
より占有されるエリアを完全に囲みかつエピタキシャル
層の全厚を通して広がる分離拡散部の内「壁部」までそ
れを放射状に拡げることにより、集積ＬＤＭＯＳトラン
ジスタ構造の全周に沿って広げることもできる。この代
替態様が図８の簡略化したレイアウトに概略的に示され
ている。本発明の典型的な態様によると、本発明により
形成できる集積ＲＥＳＵＲＦＬＤＭＯＳ構造を特徴付け
る異なった領域は表１に示すような特性を有する。
【００２１】
【表１】
【００２２】集積高電圧構造の外界との接続は、このタ
イプのパワーデバイス用の特別に考案された技術を使用
することにより設定できる。特に本出願人が1992年４月
17日出願のヨーロッパ特許出願第92830190.2号に開示し
た通り、ソース接続についてセグメント化されたキャパ
シタンス−チェーン技術及びドレーン接続について単純
なキャパシタンス−チェーン技術を使用することが可能
である。上述の先行特許出願に含まれる適切な記載は参
照することにより本開示に含まれる。本発明の構造によ
り生ずる利益ある効果と前記先行出願に開示された技術
による集積トランジスタの電気的接続を設定することに
より得られる利益ある効果の組合せは極度に高い電圧に
耐えられるパワートランジスタを集積することを可能に
する。
【図面の簡単な説明】
【図１】既知タイプの集積されたＬＤＭＯＳ構造の概略
部分断面図。
【図２】ＬＤＭＯＳ構造のチャンネル領域の拡大図であ
り、
【図３】ドレーンに印加される電圧の上昇に従って起こ
る集積ＬＤＭＯＳ構造のソース領域とドレーン領域間の
ドリフト領域の空乏ゾーンの成長の第１段階を概略的に
示す断面図。
【図４】同じく第２段階を概略的に示す断面図。
【図５】同じく第３段階を概略的に示す断面図。
【図６】本発明に従って形成された集積ＬＤＭＯＳ構造
の部分概略断面図。
【図７】本発明に従って形成されたＲＥＳＵＲＦ ＬＤ
ＭＯＳトランジスタのレイアウトを示す図。
【図８】同じく他のレイアウトを示す図。
【符号の説明】
１・・・基板 ２・・・エピタキシャル層 ３ａ・・・
ソース領域 ４・・・ドレーン領域 ５・・・埋設領域
フロントページの続き (72)発明者 エンリコ・マリア・アルフォンソ・ラヴァ ネリ イタリア国 モンツァ 20052 ヴィア・ ステルヴィオ ５

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第２のタイプの導電性を有する半導性基
    板上に成長した第１のタイプの導電性のエピタキシャル
    層中に集積され該エピタキシャル層中にドレーン領域を
    有する横型トランジスタにおいて、 前記基板と同じタイプの導電性と該基板より高いドーピ
    ングレベルを有する埋設領域を、前記トランジスタの前
    記ドレーン領域の下方にあるゾーンの前記基板と前記エ
    ピタキシャル層間に含んで成ることを特徴とする横型ト
    ランジスタ。
  2. 【請求項２】 前記エピタキシャル層と前記基板間の界
    面の前記埋設領域が前記エピタキシャル層中へよりも大
    きい割合の厚さで前記基板中に広がっている請求項１に
    記載の横型トランジスタ。
  3. 【請求項３】 前記基板がｐ- タイプの導電性を有し、
    前記エピタキシャル層がｎ- タイプの導電性を有しかつ
    前記埋設領域がｐタイプの導電性を有している請求項１
    に記載の横型トランジスタ。
  4. 【請求項４】 トランジスタが、ソース領域の複数のフ
    ィンガとインターディジィトしているドレーン領域の複
    数のフィンガの下に広がる櫛状構造を有する少なくとも
    １つの埋設領域を有する請求項１に記載の横型トランジ
    スタ。
  5. 【請求項５】 前記櫛状埋設領域がトランジスタの集積
    構造の全周に沿って環状に広がり、該環状部が前記エピ
    タキシャル層の全厚を通して縦に広がる周辺分離領域ま
    で放射状に広がっている請求項４に記載の横型トランジ
    スタ。
  6. 【請求項６】 トランジスタのドレーン領域の下方に位
    置するゾーンに形成される前記埋設領域が、エピタキシ
    ャル層を通るピンチスルーブレーグダウン電圧に関する
    限り影響を与えないようにトランジスタのソース領域か
    ら十分な分離距離を有する請求項１に記載の横型トラン
    ジスタ。
  7. 【請求項７】 第２のタイプの導電性の半導性基板上に
    成長した第１のタイプの導電性のエピタキシャル層中に
    集積されドレーンコンタクトを通して接触している該エ
    ピタキシャル層中にドレーン領域を有する横型トランジ
    スタのブレーグダウン特性を改良する方法において、 前記基板と同じタイプの導電性と該基板より高いドーピ
    ングレベルを有する埋設領域を、前記トランジスタの前
    記ドレーン領域の下方にあるゾーンの前記基板と前記エ
    ピタキシャル層間に形成することを特徴とする方法。
  8. 【請求項８】 第２のタイプの導電性の半導性基板上に
    成長した第１のタイプの導電性のエピタキシャル層中に
    集積され、横型トランジスタのソース領域とドレーン領
    域間に存在するドリフト領域の空乏化を有利に行う方法
    において、 前記基板と同じタイプの導電性と該基板より高いドーピ
    ングレベルを有する埋設領域を、前記トランジスタの前
    記ドレーン領域の下方にあるゾーンの前記基板と前記エ
    ピタキシャル層間に形成することを特徴とする方法。
  9. 【請求項９】 第１のタイプの導電性の半導体物質の少
    なくとも１個の実質的なモノリチックボディを含む基
    板、 該基板上の第２のタイプの導電性の半導体エピタキシャ
    ル層、 その間の電流の流れをコントロールするためにソース及
    びドレーン領域間に横方向に位置するゲート領域の３領
    域を含んで成る前記エピタキシャル層の表面の横型トラ
    ンジスタ、及びその上方に前記ソースではなく前記ドレ
    ーンが位置するように前記基板及び前記エピタキシャル
    層間の界面に存在する埋設領域を含んで成る集積回路。
  10. 【請求項10】 前記基板を通して以外に前記埋設領域へ
    のオーム的接続が存在しない請求項９に記載の集積回
    路。
  11. 【請求項11】 （ａ）第２のタイプの導電性の半導体物
    質の少なくとも１個の実質的なモノリチックボディを含
    む基板を提供し、 （ｂ）前記基板中へ前記第２のタイプの導電性の付加的
    なドーパントを導入するためにパターン化インプランテ
    ーションステップを行い、 （ｃ）前記基板上に第１のタイプのドーパントのエピタ
    キシャル半導体層を成長させ、 （ｄ）前記ソースではなく前記ドレーン領域が前記ステ
    ップ（ｂ）で導入された前記付加的なドーパント上方に
    位置する位置関係で、その間の電流の流れをコントロー
    ルするために前記ソース及びドレーン領域間にゲート領
    域が横方向に位置するように、前記エピタキシャル層の
    表面にソース、ゲート及びドレーン領域を形成する、 各ステップを含んで成る製造方法。
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