JPH06291635A - 半導体集積回路の出力遅延方法 - Google Patents
半導体集積回路の出力遅延方法Info
- Publication number
- JPH06291635A JPH06291635A JP5077831A JP7783193A JPH06291635A JP H06291635 A JPH06291635 A JP H06291635A JP 5077831 A JP5077831 A JP 5077831A JP 7783193 A JP7783193 A JP 7783193A JP H06291635 A JPH06291635 A JP H06291635A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- delay
- output circuit
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 各出力回路間で出力のタイミングに十分な遅
延量が与えられない場合でも、ＶＤＤ，ＶＳＳに流れ込
む電流のピーク値を下げ、ＶＤＤやＶＳＳレベルの変動
による半導体集積回路内外部へのノイズを低減する。 【構成】 電源ＶＤＤまたは接地部ＶＳＳに流れ込む電
流のピーク値をより小さくするように各出力回路ごとに
遅延手段を設けるか、または、複数の出力回路からなる
出力回路群ごとに遅延手段を設けるかのいずれかを選択
する場合において、出力回路ＢＦ0〜ＢＦ8全体に許容さ
れる遅延時間が短く、複数の出力回路からの電流波形の
重なりが大きい場合には、複数の出力回路からなる出力
回路群ごとに遅延手段ＤＹ1、ＤＹ2を設けることによ
り、出力回路群に分けて出力時間差を与える。
延量が与えられない場合でも、ＶＤＤ，ＶＳＳに流れ込
む電流のピーク値を下げ、ＶＤＤやＶＳＳレベルの変動
による半導体集積回路内外部へのノイズを低減する。 【構成】 電源ＶＤＤまたは接地部ＶＳＳに流れ込む電
流のピーク値をより小さくするように各出力回路ごとに
遅延手段を設けるか、または、複数の出力回路からなる
出力回路群ごとに遅延手段を設けるかのいずれかを選択
する場合において、出力回路ＢＦ0〜ＢＦ8全体に許容さ
れる遅延時間が短く、複数の出力回路からの電流波形の
重なりが大きい場合には、複数の出力回路からなる出力
回路群ごとに遅延手段ＤＹ1、ＤＹ2を設けることによ
り、出力回路群に分けて出力時間差を与える。
Description
【０００１】
【産業上の利用分野】本発明は出力回路を複数有する半
導体集積回路に関するものである。
導体集積回路に関するものである。
【０００２】
【従来の技術】従来、同一の出力回路を複数有する半導
体集積回路において、複数の出力回路からの出力は同一
の制御信号線によって制御されて、全て同時に出力され
ていた。
体集積回路において、複数の出力回路からの出力は同一
の制御信号線によって制御されて、全て同時に出力され
ていた。
【０００３】図８は出力回路を九つ有する場合の従来の
半導体集積回路の構成の一部分を示す。同図中、ＢＦ0
〜ＢＦ8は出力回路を示し、Ｏ0〜Ｏ8は出力回路への入
力信号、Ｐ0〜Ｐ8は出力回路の出力端子、また、ＣＬは
入力信号Ｏ0〜Ｏ8をラッチする制御信号をそれぞれ示
す。
半導体集積回路の構成の一部分を示す。同図中、ＢＦ0
〜ＢＦ8は出力回路を示し、Ｏ0〜Ｏ8は出力回路への入
力信号、Ｐ0〜Ｐ8は出力回路の出力端子、また、ＣＬは
入力信号Ｏ0〜Ｏ8をラッチする制御信号をそれぞれ示
す。
【０００４】従来の構成では全ての出力回路ＢＦ0〜Ｂ
Ｆ8の入力信号Ｏ0〜Ｏ8を同一制御信号ＣＬにより制御
しているため、出力回路ＢＦ0〜ＢＦ8の全てのＰチャネ
ルトランジスタ、またはＮチャネルトランジスタを同時
に駆動することになる。したがって、出力回路ＢＦ0〜
ＢＦ8のＰチャンネルトランジスタ、Ｎチャンネルトラ
ンジスタに流れる電流が同時に発生し、発生した電流の
総和が出力回路ＢＦ0〜ＢＦ8で共有している電源電圧
（以後ＶＤＤという）、接地（以後ＶＳＳという）に全
て同時に流れ込む。特に、駆動能力の大きなトランジス
タを有する出力回路の場合は、入力信号Ｏ0〜Ｏ8が同時
にハイレベル（以後“Ｈ”という）からローレベル（以
後“Ｌ”という）に変化したときには大きな電流がＶＳ
Ｓに流れ込み、または、“Ｌ”から“Ｈ”に変化したと
き、大きな電流がＶＤＤに流れ込むので、このような場
合には、ＶＤＤやＶＳＳのレベルが一時的に低下、上昇
するという問題がある。
Ｆ8の入力信号Ｏ0〜Ｏ8を同一制御信号ＣＬにより制御
しているため、出力回路ＢＦ0〜ＢＦ8の全てのＰチャネ
ルトランジスタ、またはＮチャネルトランジスタを同時
に駆動することになる。したがって、出力回路ＢＦ0〜
ＢＦ8のＰチャンネルトランジスタ、Ｎチャンネルトラ
ンジスタに流れる電流が同時に発生し、発生した電流の
総和が出力回路ＢＦ0〜ＢＦ8で共有している電源電圧
（以後ＶＤＤという）、接地（以後ＶＳＳという）に全
て同時に流れ込む。特に、駆動能力の大きなトランジス
タを有する出力回路の場合は、入力信号Ｏ0〜Ｏ8が同時
にハイレベル（以後“Ｈ”という）からローレベル（以
後“Ｌ”という）に変化したときには大きな電流がＶＳ
Ｓに流れ込み、または、“Ｌ”から“Ｈ”に変化したと
き、大きな電流がＶＤＤに流れ込むので、このような場
合には、ＶＤＤやＶＳＳのレベルが一時的に低下、上昇
するという問題がある。
【０００５】“Ｌ”から“Ｈ”に変化して大きな電流が
ＶＤＤに流れ込んだときの様子を図９に示す。図中のＯ
0〜Ｏ8は入力信号、ＣＬは制御信号、Ｐ0〜Ｐ8は出力回
路から出力される信号、Ｉ0〜Ｉ8は一つの出力回路のＰ
チャンネルトランジスタ（あるいはＮチャンネルトラン
ジスタ）に流れる電流、（ａ）は各出力回路のＩ0〜Ｉ8
を流れる電流の総和、（ｂ）はＶＤＤレベルの変動を表
す。同図（ａ）に示すように電流ピークが大きくなる
と、同図（ｂ）のように本来一定でなければならないＶ
ＤＤのレベルが変動する。
ＶＤＤに流れ込んだときの様子を図９に示す。図中のＯ
0〜Ｏ8は入力信号、ＣＬは制御信号、Ｐ0〜Ｐ8は出力回
路から出力される信号、Ｉ0〜Ｉ8は一つの出力回路のＰ
チャンネルトランジスタ（あるいはＮチャンネルトラン
ジスタ）に流れる電流、（ａ）は各出力回路のＩ0〜Ｉ8
を流れる電流の総和、（ｂ）はＶＤＤレベルの変動を表
す。同図（ａ）に示すように電流ピークが大きくなる
と、同図（ｂ）のように本来一定でなければならないＶ
ＤＤのレベルが変動する。
【０００６】この問題を解決するために、出力回路それ
ぞれに遅延回路を設け、出力タイミングをずらして制御
を行うという方法が提案されている（特開平３−１４３
０１５号公報参照）。
ぞれに遅延回路を設け、出力タイミングをずらして制御
を行うという方法が提案されている（特開平３−１４３
０１５号公報参照）。
【０００７】図１０は、この出力回路一つずつに遅延回
路を設けた場合の構成を示す。図中のＢＦ0〜ＢＦ8、Ｏ
0〜Ｏ8、Ｐ0〜Ｐ8は前述の回路例と同様である。ＣＬ 0
〜ＣＬ8は入力信号Ｏ0〜Ｏ8をラッチする制御信号、Ｄ
Ｙは制御信号ＣＬ0を遅延させてＣＬ1〜ＣＬ8を生成す
る遅延回路であり、各出力回路ごとに設けられて全部で
八つある。
路を設けた場合の構成を示す。図中のＢＦ0〜ＢＦ8、Ｏ
0〜Ｏ8、Ｐ0〜Ｐ8は前述の回路例と同様である。ＣＬ 0
〜ＣＬ8は入力信号Ｏ0〜Ｏ8をラッチする制御信号、Ｄ
Ｙは制御信号ＣＬ0を遅延させてＣＬ1〜ＣＬ8を生成す
る遅延回路であり、各出力回路ごとに設けられて全部で
八つある。
【０００８】同図において、出力回路ＢＦ0の制御信号
ＣＬ0は遅延回路ＤＹを介して、出力回路ＢＦ1の制御信
号ＣＬ1となっている。以下同様にして、それぞれの遅
延回路を介してそれぞれ一定の遅延差を持ったＣＬ2〜
ＣＬ8が、各出力回路ＢＦ2〜ＢＦ8へ、出力回路の制御
信号として入力される。
ＣＬ0は遅延回路ＤＹを介して、出力回路ＢＦ1の制御信
号ＣＬ1となっている。以下同様にして、それぞれの遅
延回路を介してそれぞれ一定の遅延差を持ったＣＬ2〜
ＣＬ8が、各出力回路ＢＦ2〜ＢＦ8へ、出力回路の制御
信号として入力される。
【０００９】また、Ｏ0〜Ｏ8の入力信号は、制御信号Ｃ
Ｌ0〜ＣＬ8が論理値１から論理値０に移ると、出力回路
にラッチされ、出力回路の出力端子Ｐ0〜Ｐ8に出力され
る。その際、制御信号ＣＬ0〜ＣＬ8はそれぞれ一定の遅
延差を持っているため、Ｏ0〜Ｏ8がそれぞれラッチされ
るタイミングに時間差が与えられる。したがって、Ｐ0
からＰ8の出力のタイミングに、それぞれ時間差を与え
て出力することができる。
Ｌ0〜ＣＬ8が論理値１から論理値０に移ると、出力回路
にラッチされ、出力回路の出力端子Ｐ0〜Ｐ8に出力され
る。その際、制御信号ＣＬ0〜ＣＬ8はそれぞれ一定の遅
延差を持っているため、Ｏ0〜Ｏ8がそれぞれラッチされ
るタイミングに時間差が与えられる。したがって、Ｐ0
からＰ8の出力のタイミングに、それぞれ時間差を与え
て出力することができる。
【００１０】この構成では、入力信号Ｏ0〜Ｏ8を出力回
路に取り込むタイミングに時間差が与えられ、出力回路
ＢＦ0〜ＢＦ8のＰチャンネルトランジスタ、Ｎチャンネ
ルトランジスタを各出力回路間で時間差を持たせて駆動
させることができるので、出力回路ＢＦ0〜ＢＦ8のＰチ
ャンネルトランジスタ，Ｎチャンネルトランジスタに流
れる電流の同時発生（重なり）を減少させることがで
き、入力信号Ｏ0〜Ｏ8が同時に“Ｈ”から“Ｌ”に、ま
たは、“Ｌ”から“Ｈ”に変化したときでも、ＶＤＤ，
ＶＳＳに流れ込む電流のピーク値を少なくし、ＶＤＤ，
ＶＳＳの変動を抑えている。
路に取り込むタイミングに時間差が与えられ、出力回路
ＢＦ0〜ＢＦ8のＰチャンネルトランジスタ、Ｎチャンネ
ルトランジスタを各出力回路間で時間差を持たせて駆動
させることができるので、出力回路ＢＦ0〜ＢＦ8のＰチ
ャンネルトランジスタ，Ｎチャンネルトランジスタに流
れる電流の同時発生（重なり）を減少させることがで
き、入力信号Ｏ0〜Ｏ8が同時に“Ｈ”から“Ｌ”に、ま
たは、“Ｌ”から“Ｈ”に変化したときでも、ＶＤＤ，
ＶＳＳに流れ込む電流のピーク値を少なくし、ＶＤＤ，
ＶＳＳの変動を抑えている。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
各出力回路ごとに遅延回路を設けておいても、ＶＤＤや
ＶＳＳに流れ込む電流ピーク値を充分に抑えることがで
きない場合もある。特に半導体集積回路全体として遅延
できる時間の最大値が限られており、ＶＤＤやＶＳＳに
流れ込む複数の電流の波形が密になって波形同士の重な
りが大きくなる場合には、従来のように各回路ごとに遅
延回路を設けて均等に遅延することが最善の方法とは言
えなくなる。すなわち、従来の方法であっても総電流の
ピーク値を充分に下げることができない。
各出力回路ごとに遅延回路を設けておいても、ＶＤＤや
ＶＳＳに流れ込む電流ピーク値を充分に抑えることがで
きない場合もある。特に半導体集積回路全体として遅延
できる時間の最大値が限られており、ＶＤＤやＶＳＳに
流れ込む複数の電流の波形が密になって波形同士の重な
りが大きくなる場合には、従来のように各回路ごとに遅
延回路を設けて均等に遅延することが最善の方法とは言
えなくなる。すなわち、従来の方法であっても総電流の
ピーク値を充分に下げることができない。
【００１２】なお、全体の遅延時間を十分にとれば、波
形同士の重なりを小さくできるので、従来の各出力回路
ごとに遅延回路を設ける方法であっても電流ピークを抑
えることができるが、現実には全体の遅延差が大きくな
りすぎると半導体集積回路のシステム上支障を来すこと
になるので、全体の遅延時間の最大値は限られている。
形同士の重なりを小さくできるので、従来の各出力回路
ごとに遅延回路を設ける方法であっても電流ピークを抑
えることができるが、現実には全体の遅延差が大きくな
りすぎると半導体集積回路のシステム上支障を来すこと
になるので、全体の遅延時間の最大値は限られている。
【００１３】本発明はこのような問題に着目し、回路全
体の遅延時間に制限があり各出力回路間で出力のタイミ
ングに十分な遅延量が与えられない場合でも、ＶＤＤや
ＶＳＳレベルの変動による半導体集積回路内部へのノイ
ズを減少させる出力遅延方法を提供することを目的とす
る。
体の遅延時間に制限があり各出力回路間で出力のタイミ
ングに十分な遅延量が与えられない場合でも、ＶＤＤや
ＶＳＳレベルの変動による半導体集積回路内部へのノイ
ズを減少させる出力遅延方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体集積回路の電源または接地部に流れ
込む電流のピーク値をより小さくするように各出力回路
ごとに遅延手段を設けるか複数の出力回路からなる出力
回路群ごとに遅延手段を設けるかのいずれかを選択する
場合において、半導体集積回路を構成する複数の出力回
路全体に許容される遅延時間が短く、複数の出力回路か
らの出力波形の重なりが大きい場合には、複数の出力回
路からなる出力回路群ごとに遅延手段を設けることによ
り出力回路群に分けて出力時間差を与えるものである。
するために、半導体集積回路の電源または接地部に流れ
込む電流のピーク値をより小さくするように各出力回路
ごとに遅延手段を設けるか複数の出力回路からなる出力
回路群ごとに遅延手段を設けるかのいずれかを選択する
場合において、半導体集積回路を構成する複数の出力回
路全体に許容される遅延時間が短く、複数の出力回路か
らの出力波形の重なりが大きい場合には、複数の出力回
路からなる出力回路群ごとに遅延手段を設けることによ
り出力回路群に分けて出力時間差を与えるものである。
【００１５】
【作用】本発明は上記の方法により、半導体集積回路に
与えられた条件に応じて、出力電流のピーク値をより小
さくすることができ、ＶＤＤ，ＶＳＳに流れ込む電流の
ピーク値を抑えることができる。
与えられた条件に応じて、出力電流のピーク値をより小
さくすることができ、ＶＤＤ，ＶＳＳに流れ込む電流の
ピーク値を抑えることができる。
【００１６】
【実施例】本発明の一実施例について図面を参照しなが
ら説明する。
ら説明する。
【００１７】本発明では半導体集積回路を構成する複数
の出力回路に遅延回路を設定する場合において、半導体
集積回路全体に許容される遅延時間の最大値や出力波形
の幅等に応じて、遅延回路を各出力回路ごとに設けるか
群単位ごとに設けるかを選択し、特に、回路全体に許容
される遅延時間が短く各出力ごとに遅延しても波形同士
の重なりが大きい場合には、複数の出力回路をいくつか
の群に分け、この群ごとに遅延回路を設けて群単位で出
力遅延を行う。
の出力回路に遅延回路を設定する場合において、半導体
集積回路全体に許容される遅延時間の最大値や出力波形
の幅等に応じて、遅延回路を各出力回路ごとに設けるか
群単位ごとに設けるかを選択し、特に、回路全体に許容
される遅延時間が短く各出力ごとに遅延しても波形同士
の重なりが大きい場合には、複数の出力回路をいくつか
の群に分け、この群ごとに遅延回路を設けて群単位で出
力遅延を行う。
【００１８】この群単位で出力遅延を行うことについて
の効果を図１を用いて説明する。図１（ａ）は、一つの
出力回路からの出力波形を示す。説明を簡単にするた
め、この出力波形は二等辺三角形とし、また高さをｈ，
幅（底辺の長さ）をｗとする。図１（ｂ）は、出力回路
を群単位に分けて遅延した場合の出力結果を示す。ここ
で回路全体に許容される最大遅延時間をｔとし、出力数
はイ〜ヘの六つとする。また、同図の場合には群が二つ
で、波形イ〜ハで一つの群を作っており、波形ニ〜ヘで
一つの群を作っているとし、これらの互いの群の重なり
を幅ｗで表すと（２／３）ｗになるとする。すなわち、
波形の２／３が重なり合っている。
の効果を図１を用いて説明する。図１（ａ）は、一つの
出力回路からの出力波形を示す。説明を簡単にするた
め、この出力波形は二等辺三角形とし、また高さをｈ，
幅（底辺の長さ）をｗとする。図１（ｂ）は、出力回路
を群単位に分けて遅延した場合の出力結果を示す。ここ
で回路全体に許容される最大遅延時間をｔとし、出力数
はイ〜ヘの六つとする。また、同図の場合には群が二つ
で、波形イ〜ハで一つの群を作っており、波形ニ〜ヘで
一つの群を作っているとし、これらの互いの群の重なり
を幅ｗで表すと（２／３）ｗになるとする。すなわち、
波形の２／３が重なり合っている。
【００１９】このような六つの波形を合成すると図１
（ｂ’）のようになる。すなわち、点Ａおよび点Ｃは
３.５ｈの高さになり、点Ｂは４ｈの高さになるので、
総電流のピークは点Ｂになる。
（ｂ’）のようになる。すなわち、点Ａおよび点Ｃは
３.５ｈの高さになり、点Ｂは４ｈの高さになるので、
総電流のピークは点Ｂになる。
【００２０】一方、図１（ｃ）は、イ〜ヘの各出力を均
等に遅延した場合の波形を示す。この場合においても、
回路全体として遅延可能な最大値は同じくｔであるの
で、ｔの範囲内で各出力を均等に遅延する必要がある。
図１（ｂ）の場合と比べると、波形イ、ヘの位置は同じ
であるが、波形ロ〜ホについては、各波形のピークが中
心に寄っている。すなわち、これらの波形を合成すると
図１（ｃ’）のようになり図１（ｂ’）の場合よりも中
心（点Ｂ）が高くなることになる。図１（ｃ’）に合成
結果を示すが、波形のピークが図１（ｂ’）の場合より
も高くなっていることがわかる。
等に遅延した場合の波形を示す。この場合においても、
回路全体として遅延可能な最大値は同じくｔであるの
で、ｔの範囲内で各出力を均等に遅延する必要がある。
図１（ｂ）の場合と比べると、波形イ、ヘの位置は同じ
であるが、波形ロ〜ホについては、各波形のピークが中
心に寄っている。すなわち、これらの波形を合成すると
図１（ｃ’）のようになり図１（ｂ’）の場合よりも中
心（点Ｂ）が高くなることになる。図１（ｃ’）に合成
結果を示すが、波形のピークが図１（ｂ’）の場合より
も高くなっていることがわかる。
【００２１】すなわち、従来のように各出力回路を均等
に遅延することは、必ずしも電流ピークを小さくするこ
とにはならず、特に各出力波形の数が多く波形同士の重
なりが大きくなった場合には、群単位で出力遅延を行っ
た方が電流ピークを小さくすることができる。
に遅延することは、必ずしも電流ピークを小さくするこ
とにはならず、特に各出力波形の数が多く波形同士の重
なりが大きくなった場合には、群単位で出力遅延を行っ
た方が電流ピークを小さくすることができる。
【００２２】図２は複数の出力回路を群単位に分けて遅
延回路を設けた場合のブロック図である。図中のＢＦ0
〜ＢＦ8は九つの出力回路であり、ＢＦ0〜ＢＦ4の五つ
の回路で一つの群を作り、回路ＢＦ5，ＢＦ6の二つで、
またＢＦ7，ＢＦ8の二つでそれぞれ群を作っている。Ｏ
0〜Ｏ8は出力回路ＢＦ0〜ＢＦ8への入力信号、Ｐ0〜Ｐ8
は出力回路ＢＦ0〜ＢＦ8の出力端子、ＣＬ0〜ＣＬ2は入
力信号Ｏ0〜Ｏ8をラッチする制御信号である。また、Ｄ
Ｙ1，ＤＹ2は制御信号ＣＬ0，ＣＬ1を遅延させる遅延回
路であり、回路全体に許容される最大遅延時間の４.５
×１０-9秒のうち、ＤＹ1で２.７×１０-9秒、ＤＹ2で
１.８×１０-9秒遅延している。制御信号ＣＬ0はそのま
ま出力回路ＢＦ0〜ＢＦ4の制御信号となり、また遅延回
路ＤＹ1を介して出力回路ＢＦ5，ＢＦ6の制御信号ＣＬ1
となる。さらにＣＬ1は遅延回路ＤＹ 2を介して出力回路
ＢＦ7，ＢＦ8の制御信号ＣＬ2となる。
延回路を設けた場合のブロック図である。図中のＢＦ0
〜ＢＦ8は九つの出力回路であり、ＢＦ0〜ＢＦ4の五つ
の回路で一つの群を作り、回路ＢＦ5，ＢＦ6の二つで、
またＢＦ7，ＢＦ8の二つでそれぞれ群を作っている。Ｏ
0〜Ｏ8は出力回路ＢＦ0〜ＢＦ8への入力信号、Ｐ0〜Ｐ8
は出力回路ＢＦ0〜ＢＦ8の出力端子、ＣＬ0〜ＣＬ2は入
力信号Ｏ0〜Ｏ8をラッチする制御信号である。また、Ｄ
Ｙ1，ＤＹ2は制御信号ＣＬ0，ＣＬ1を遅延させる遅延回
路であり、回路全体に許容される最大遅延時間の４.５
×１０-9秒のうち、ＤＹ1で２.７×１０-9秒、ＤＹ2で
１.８×１０-9秒遅延している。制御信号ＣＬ0はそのま
ま出力回路ＢＦ0〜ＢＦ4の制御信号となり、また遅延回
路ＤＹ1を介して出力回路ＢＦ5，ＢＦ6の制御信号ＣＬ1
となる。さらにＣＬ1は遅延回路ＤＹ 2を介して出力回路
ＢＦ7，ＢＦ8の制御信号ＣＬ2となる。
【００２３】図３は出力回路ＢＦ0〜ＢＦ8のいずれか一
つのブロック内の回路構成を示す。出力回路ＢＦは、Ｄ
フリップフロップ回路１とＰチャネルＭＯＳトランジス
タ２、ＮチャネルＭＯＳトランジスタ３で構成されてい
る。したがって出力回路ＢＦ 0〜ＢＦ8のそれぞれは、Ｐ
チャンネルトランジスタとＮチャンネルトランジスタを
有しており、またＶＤＤ、ＶＳＳを共有している。
つのブロック内の回路構成を示す。出力回路ＢＦは、Ｄ
フリップフロップ回路１とＰチャネルＭＯＳトランジス
タ２、ＮチャネルＭＯＳトランジスタ３で構成されてい
る。したがって出力回路ＢＦ 0〜ＢＦ8のそれぞれは、Ｐ
チャンネルトランジスタとＮチャンネルトランジスタを
有しており、またＶＤＤ、ＶＳＳを共有している。
【００２４】以上の構成についてその動作を説明する。
制御信号ＣＬ0が論理値１から論理値０に移ると、まず
入力信号Ｏ0〜Ｏ4が出力回路ＢＦ0〜ＢＦ4に取り込ま
れ、Ｐ 0〜Ｐ4の出力端子に出力される。次に、遅延回路
ＤＹ1により制御信号ＣＬ0が遅延した信号ＣＬ1が論理
値１から０に移り、入力信号Ｏ5，Ｏ6が出力回路Ｂ
Ｆ5，ＢＦ6に取り込まれ、出力端子Ｐ5，Ｐ6に出力され
る。同様に、遅延回路ＤＹ2により制御信号ＣＬ1が遅延
した信号ＣＬ2が論理値１から０に移り、入力信号Ｏ7，
Ｏ8が出力端子Ｐ7，Ｐ8に出力される。
制御信号ＣＬ0が論理値１から論理値０に移ると、まず
入力信号Ｏ0〜Ｏ4が出力回路ＢＦ0〜ＢＦ4に取り込ま
れ、Ｐ 0〜Ｐ4の出力端子に出力される。次に、遅延回路
ＤＹ1により制御信号ＣＬ0が遅延した信号ＣＬ1が論理
値１から０に移り、入力信号Ｏ5，Ｏ6が出力回路Ｂ
Ｆ5，ＢＦ6に取り込まれ、出力端子Ｐ5，Ｐ6に出力され
る。同様に、遅延回路ＤＹ2により制御信号ＣＬ1が遅延
した信号ＣＬ2が論理値１から０に移り、入力信号Ｏ7，
Ｏ8が出力端子Ｐ7，Ｐ8に出力される。
【００２５】図４は入力信号Ｏ0〜Ｏ8が“Ｌ”から
“Ｈ”に変化したときのＶＤＤレベルの変化の様子を示
す。ＣＬ0〜ＣＬ8は出力回路に入力される制御信号、Ｐ
0〜Ｐ8は出力回路から出力される信号、Ｉ0〜Ｉ8は一つ
の出力回路のＰチャンネルトランジスタ、Ｎチャンネル
トランジスタに流れる電流、（ａ）は各出力回路のＩ0
〜Ｉ8を流れる電流の総和、（ｂ）はＶＤＤレベルの変
動を表す。図９（ａ）のＶＤＤに流れ込む電流の波形と
比べると、ピーク値が減少していることがわかる。
“Ｈ”に変化したときのＶＤＤレベルの変化の様子を示
す。ＣＬ0〜ＣＬ8は出力回路に入力される制御信号、Ｐ
0〜Ｐ8は出力回路から出力される信号、Ｉ0〜Ｉ8は一つ
の出力回路のＰチャンネルトランジスタ、Ｎチャンネル
トランジスタに流れる電流、（ａ）は各出力回路のＩ0
〜Ｉ8を流れる電流の総和、（ｂ）はＶＤＤレベルの変
動を表す。図９（ａ）のＶＤＤに流れ込む電流の波形と
比べると、ピーク値が減少していることがわかる。
【００２６】このように、Ｏ0〜Ｏ8が出力されるタイミ
ングを、Ｏ0〜Ｏ4，Ｏ5〜Ｏ6，Ｏ7〜Ｏ8の３グループに
分けることにより、各出力回路内のＰチャンネルトラン
ジスタ，Ｎチャンネルトランジスタに流れる電流が３グ
ループに分かれて同時発生する。したがって、各出力回
路で共有するＶＤＤ，ＶＳＳに流れ込む電流のピークは
三つに分散されるので、全体のピーク値は小さくなり、
ＶＤＤ，ＶＳＳレベルの変動を抑えることができる。
ングを、Ｏ0〜Ｏ4，Ｏ5〜Ｏ6，Ｏ7〜Ｏ8の３グループに
分けることにより、各出力回路内のＰチャンネルトラン
ジスタ，Ｎチャンネルトランジスタに流れる電流が３グ
ループに分かれて同時発生する。したがって、各出力回
路で共有するＶＤＤ，ＶＳＳに流れ込む電流のピークは
三つに分散されるので、全体のピーク値は小さくなり、
ＶＤＤ，ＶＳＳレベルの変動を抑えることができる。
【００２７】特に、出力を制御する各制御信号に、遅延
差を十分に与えられず、波形同士の重なりが大きくなる
場合に有効であり、従来例の回路のように各出力を一つ
ずつ遅延させて出力させる場合より、電流のピークを下
げることができる。したがって、ＶＤＤやＶＳＳに流れ
込む電流のピーク値を下げることが可能となり、ＶＤ
Ｄ，ＶＳＳレベルの変動によるノイズを低減することが
できる。
差を十分に与えられず、波形同士の重なりが大きくなる
場合に有効であり、従来例の回路のように各出力を一つ
ずつ遅延させて出力させる場合より、電流のピークを下
げることができる。したがって、ＶＤＤやＶＳＳに流れ
込む電流のピーク値を下げることが可能となり、ＶＤ
Ｄ，ＶＳＳレベルの変動によるノイズを低減することが
できる。
【００２８】図５〜図７は実際にシミュレーションを行
った結果を示す。条件は、出力回路数が九つ、全体の遅
延時間が４.５×１０-9秒、一つの出力回路からの出力
波形の幅が１５×１０-9秒としている。また、群の分け
方は五つ、二つ、二つであり、２.７×１０-9秒と、１.
８×１０-9秒の遅延回路を一つずつ設けている。図５は
群単位で分けた場合のシミュレーション結果、図６は遅
延回路を設けない構成のシミュレーション結果、また、
図６は各出力回路ごとに遅延回路を設けた構成のシミュ
レーション結果をそれぞれ示す。これらのシミュレーシ
ョンの結果、図７の回路例では図５の回路例の電流のピ
ーク値より１４％小さくなり、図４の本発明の回路例で
は図５の回路例よりも電流ピークが３４％小さくなっ
た。
った結果を示す。条件は、出力回路数が九つ、全体の遅
延時間が４.５×１０-9秒、一つの出力回路からの出力
波形の幅が１５×１０-9秒としている。また、群の分け
方は五つ、二つ、二つであり、２.７×１０-9秒と、１.
８×１０-9秒の遅延回路を一つずつ設けている。図５は
群単位で分けた場合のシミュレーション結果、図６は遅
延回路を設けない構成のシミュレーション結果、また、
図６は各出力回路ごとに遅延回路を設けた構成のシミュ
レーション結果をそれぞれ示す。これらのシミュレーシ
ョンの結果、図７の回路例では図５の回路例の電流のピ
ーク値より１４％小さくなり、図４の本発明の回路例で
は図５の回路例よりも電流ピークが３４％小さくなっ
た。
【００２９】なお、以上の実施例では出力回路を群単位
に分けて遅延回路を設けた方がよい場合のみを示した
が、全体の遅延時間を充分に取ることができ、波形同士
の重ねあわせが少ない場合等には、出力回路ごとに遅延
回路を設けた方が総電流ピークが小さくなる。
に分けて遅延回路を設けた方がよい場合のみを示した
が、全体の遅延時間を充分に取ることができ、波形同士
の重ねあわせが少ない場合等には、出力回路ごとに遅延
回路を設けた方が総電流ピークが小さくなる。
【００３０】したがって、全遅延時間、出力波形の幅、
出力波形の数（出力回路の数）の違いに応じて遅延回路
を群単位に設けるか各出力回路ごとに設けるかを選択す
ることによって、出力回路からの総電流ピークを小さく
することができ、ＶＤＤやＶＳＳの変動を最小限に抑え
ることができる。
出力波形の数（出力回路の数）の違いに応じて遅延回路
を群単位に設けるか各出力回路ごとに設けるかを選択す
ることによって、出力回路からの総電流ピークを小さく
することができ、ＶＤＤやＶＳＳの変動を最小限に抑え
ることができる。
【００３１】
【発明の効果】本発明は複数の出力回路を有する半導体
集積回路の、出力回路の数、出力波形、出力回路全体に
許容される遅延時間に応じて、遅延回路を群単位で設け
るか、各出力回路単位で設けるかを選択するため、ＶＤ
Ｄ，ＶＳＳに流れ込む電流のピーク値を抑えることがで
き、出力時における一時的なＶＤＤ，ＶＳＳの変動を抑
えて半導体集積回路内外部のノイズを低減することがで
きる。
集積回路の、出力回路の数、出力波形、出力回路全体に
許容される遅延時間に応じて、遅延回路を群単位で設け
るか、各出力回路単位で設けるかを選択するため、ＶＤ
Ｄ，ＶＳＳに流れ込む電流のピーク値を抑えることがで
き、出力時における一時的なＶＤＤ，ＶＳＳの変動を抑
えて半導体集積回路内外部のノイズを低減することがで
きる。
【図１】遅延回路を群単位ごとと各出力回路ごとに設け
た場合の比較図
た場合の比較図
【図２】本発明の一実施例の出力回路群のブロック図
【図３】出力回路のブロック内回路図
【図４】図１の実施例のＶＤＤへの影響を示すタイミン
グ図
グ図
【図５】群単位ごとに遅延回路を設けた回路例における
シミュレーション波形図
シミュレーション波形図
【図６】遅延回路を設けない回路例におけるシミュレー
ション波形図
ション波形図
【図７】各出力回路ごとに遅延回路を設けた回路例にお
けるシミュレーション波形図
けるシミュレーション波形図
【図８】従来の遅延回路を設けない出力回路のブロック
図
図
【図９】図７の回路のＶＤＤへの影響を示すタイミング
図
図
【図１０】従来の出力回路ごとに遅延回路を設けた場合
のブロック図
のブロック図
ＢＦ0〜ＢＦ8 出力回路 ＤＹ，ＤＹ1，ＤＹ2 遅延回路 Ｏ0〜Ｏ8 入力信号 Ｐ0〜Ｐ8 出力端子 ＣＬ，ＣＬ0〜ＣＬ8 制御信号 Ｉ0〜Ｉ8 電流 １ Ｄフリップフロップ回路 ２ ＰチャネルＭＯＳトランジスタ ３ ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 複数の出力回路が共有している電源また
は接地部に流れ込む電流のピーク値をより小さくするよ
うに各出力回路ごとに遅延手段を設けるか複数の出力回
路からなる出力回路群ごとに遅延手段を設けるかのいず
れかを選択する半導体集積回路の出力遅延方法であっ
て、半導体集積回路を構成する複数の出力回路全体に許
容される遅延時間が短く前記複数の出力回路からの出力
波形の重なりが大きい場合には、前記複数の出力回路か
らなる出力回路群ごとに遅延手段を設けることにより前
記出力回路群に分けて出力時間差を与えることを特徴と
する半導体集積回路の出力遅延方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077831A JPH06291635A (ja) | 1993-04-05 | 1993-04-05 | 半導体集積回路の出力遅延方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077831A JPH06291635A (ja) | 1993-04-05 | 1993-04-05 | 半導体集積回路の出力遅延方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291635A true JPH06291635A (ja) | 1994-10-18 |
Family
ID=13644995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077831A Pending JPH06291635A (ja) | 1993-04-05 | 1993-04-05 | 半導体集積回路の出力遅延方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291635A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475316B1 (ko) * | 1997-09-04 | 2005-03-10 | 실리콘 이미지, 인크.(델라웨어주 법인) | 피크 주파수들에서의 감소된 전자기 간섭을 위한 다수의동기화된 신호들의 제어 가능 딜레이들 |
| JP2013536957A (ja) * | 2010-08-31 | 2013-09-26 | マイクロン テクノロジー， インク． | チャネルスキュー |
-
1993
- 1993-04-05 JP JP5077831A patent/JPH06291635A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475316B1 (ko) * | 1997-09-04 | 2005-03-10 | 실리콘 이미지, 인크.(델라웨어주 법인) | 피크 주파수들에서의 감소된 전자기 간섭을 위한 다수의동기화된 신호들의 제어 가능 딜레이들 |
| JP2013536957A (ja) * | 2010-08-31 | 2013-09-26 | マイクロン テクノロジー， インク． | チャネルスキュー |
| US9105324B2 (en) | 2010-08-31 | 2015-08-11 | Micron Technology, Inc. | Channel skewing |
| US9542985B2 (en) | 2010-08-31 | 2017-01-10 | Micron Technology, Inc. | Channel skewing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6172545B1 (en) | Delay circuit on a semiconductor device | |
| JP2000151378A (ja) | 半導体集積回路 | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| KR100331946B1 (ko) | 출력버퍼회로 | |
| JP2005065178A (ja) | 半導体集積回路 | |
| JPH0563555A (ja) | マルチモード入力回路 | |
| JPH1013200A (ja) | 可変遅延回路 | |
| US20060208772A1 (en) | Semiconductor integrated circuit and noise-reduction method thereof | |
| US5999019A (en) | Fast CMOS logic circuit with critical voltage transition logic | |
| KR19990009581A (ko) | 고출력 전압 생성용 반도체 회로 | |
| JPH0514167A (ja) | 出力ドライバ回路 | |
| JPH06291635A (ja) | 半導体集積回路の出力遅延方法 | |
| JPH11251912A (ja) | ディジタル・アナログ変換器及び電流源回路 | |
| US20050270078A1 (en) | Delay value adjusting method and semiconductor integrated circuit | |
| US4896056A (en) | Semiconductor IC including circuit for preventing erroneous operation caused by power source noise | |
| US20030005345A1 (en) | Multistage clock delay circuit and method | |
| US6025747A (en) | Logic signal selection circuit | |
| JP2001308694A (ja) | ローノイズバッファ回路 | |
| KR20180018877A (ko) | 레벨 쉬프터 및 그 동작 방법 | |
| US6097043A (en) | Semiconductor integrated circuit and supply method for supplying multiple supply voltages in a semiconductor integrated circuit | |
| JP2003060497A (ja) | 半導体集積回路 | |
| US6377198B1 (en) | Definition of physical level of a logic output by a logic input | |
| US5780942A (en) | Input circuit and semiconductor integrated circuit device including same | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JPH05110419A (ja) | Ｃｍｏｓインバータ回路 |