JPH06274132A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH06274132A JPH06274132A JP6401793A JP6401793A JPH06274132A JP H06274132 A JPH06274132 A JP H06274132A JP 6401793 A JP6401793 A JP 6401793A JP 6401793 A JP6401793 A JP 6401793A JP H06274132 A JPH06274132 A JP H06274132A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- voltage
- image signals
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 正規直交マトリクスを用いて高コントラスト
を実現するための最適な電圧のオン・オフ比を得るため
の全行同時走査を高速処理により行う。 【構成】 直交電極を有する液晶表示器をｎ行同時に走
査する。走査側の第１の回路は所定の関数に従った電圧
値で液晶表示器を駆動する。データ処理に先だって、１
画面分の画信号をｎ組の記憶手段に記憶する。データ側
の第２の回路は記憶手段の各々から１行分に相当する画
信号を複数組に分割、それを略同時に所定の関数に従っ
て演算することで印加電圧を決定し液晶表示器を駆動す
る。更にこの時、記憶手段の読み出し時に電極群に対応
させて画信号を複数に分割させこれを並列処理する。
を実現するための最適な電圧のオン・オフ比を得るため
の全行同時走査を高速処理により行う。 【構成】 直交電極を有する液晶表示器をｎ行同時に走
査する。走査側の第１の回路は所定の関数に従った電圧
値で液晶表示器を駆動する。データ処理に先だって、１
画面分の画信号をｎ組の記憶手段に記憶する。データ側
の第２の回路は記憶手段の各々から１行分に相当する画
信号を複数組に分割、それを略同時に所定の関数に従っ
て演算することで印加電圧を決定し液晶表示器を駆動す
る。更にこの時、記憶手段の読み出し時に電極群に対応
させて画信号を複数に分割させこれを並列処理する。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示器を複数行同時
走査する広義単純マトリクス駆動を利用した液晶表示装
置に関する。
走査する広義単純マトリクス駆動を利用した液晶表示装
置に関する。
【０００２】
【従来の技術】近年液晶表示器の単純マトリクス駆動に
おいては、従来の狭義単純マトリクス駆動である線順次
方式が時分割数が大きくなるときに表示の応答遅れやコ
ントラスト低下あるいはゴーストが生じるのを解消する
ため、全行同時走査をする新しい駆動方式が提案されて
いる。この駆動方式は、例えば日経マイクロデバイス誌
１９９２年８月号に記載されているが、正規直交マトリ
クスを用いて高コントラストを実現するための最適な電
圧のオン・オフ比を得るものである。
おいては、従来の狭義単純マトリクス駆動である線順次
方式が時分割数が大きくなるときに表示の応答遅れやコ
ントラスト低下あるいはゴーストが生じるのを解消する
ため、全行同時走査をする新しい駆動方式が提案されて
いる。この駆動方式は、例えば日経マイクロデバイス誌
１９９２年８月号に記載されているが、正規直交マトリ
クスを用いて高コントラストを実現するための最適な電
圧のオン・オフ比を得るものである。
【０００３】
【発明が解決しようとする課題】ところがこのような全
行同時駆動するためにはフレーム毎に画素単位の電圧を
演算しなければならないので、専用の電子計算器やデジ
タルシグナルプロセサを用いているが、演算速度を相当
に高速化しなければ画素数が大きいときにはフレーム変
化に表示が応答できず、このため画信号処理に高価で大
型の処理設備を必要として、低消費電力であり表示装置
全体が薄型に構成できるという本来的長所を有する液晶
表示装置においては不都合である。
行同時駆動するためにはフレーム毎に画素単位の電圧を
演算しなければならないので、専用の電子計算器やデジ
タルシグナルプロセサを用いているが、演算速度を相当
に高速化しなければ画素数が大きいときにはフレーム変
化に表示が応答できず、このため画信号処理に高価で大
型の処理設備を必要として、低消費電力であり表示装置
全体が薄型に構成できるという本来的長所を有する液晶
表示装置においては不都合である。
【０００４】
【課題を解決するための手段】本発明は上述の点を考慮
してなされたもので、まず第１に、所定の関数に従った
電圧値を用いて液晶表示器の一方の電極群の複数行ｎに
同時に電圧を印加する第１の回路と、１画面分の画信号
を記憶するｎ組の記憶手段と、その記憶手段の各々から
略同時に画信号を受け取り所定の関数に従って印加電圧
を決定し液晶表示器の他方の電極群に電圧を印加する第
２の回路とを設けたもので、より好ましくは第２の回路
として、記憶手段の各々から１行分に相当する画信号を
複数組に分割して各組の画信号を略同時に受け取り該受
け取った各組の画信号を略同時に所定の関数に従って演
算することで印加電圧を決定し液晶表示器の他方の電極
群に電圧を印加するものである。
してなされたもので、まず第１に、所定の関数に従った
電圧値を用いて液晶表示器の一方の電極群の複数行ｎに
同時に電圧を印加する第１の回路と、１画面分の画信号
を記憶するｎ組の記憶手段と、その記憶手段の各々から
略同時に画信号を受け取り所定の関数に従って印加電圧
を決定し液晶表示器の他方の電極群に電圧を印加する第
２の回路とを設けたもので、より好ましくは第２の回路
として、記憶手段の各々から１行分に相当する画信号を
複数組に分割して各組の画信号を略同時に受け取り該受
け取った各組の画信号を略同時に所定の関数に従って演
算することで印加電圧を決定し液晶表示器の他方の電極
群に電圧を印加するものである。
【０００５】また本発明は、第２に、所定の関数に従っ
た電圧値を用いて液晶表示器の複数行を同時に電圧印加
する第１の回路と、１画面分の画信号を記憶する複数組
の記憶手段と、その記憶手段の各々から第２の電極群に
対応する複数組の画信号を受け取り各々の組の画信号を
所定の関数に従って印加電圧を決定し液晶表示器の他方
の電極群に電圧を印加する第２の回路とを設けたもので
ある。
た電圧値を用いて液晶表示器の複数行を同時に電圧印加
する第１の回路と、１画面分の画信号を記憶する複数組
の記憶手段と、その記憶手段の各々から第２の電極群に
対応する複数組の画信号を受け取り各々の組の画信号を
所定の関数に従って印加電圧を決定し液晶表示器の他方
の電極群に電圧を印加する第２の回路とを設けたもので
ある。
【０００６】
【作用】このように複数行についてｎ組の記憶手段の各
々の画信号に基づいて印加電圧を決定するので演算処理
が簡単で高速に行える。また同時に印加するが信号を複
数組に分割するので演算が高速で液晶駆動が容易にな
る。
々の画信号に基づいて印加電圧を決定するので演算処理
が簡単で高速に行える。また同時に印加するが信号を複
数組に分割するので演算が高速で液晶駆動が容易にな
る。
【０００７】
【実施例】図１は本発明実施例の液晶表示装置のブロッ
ク図で、説明のため９×９ドットマトリクス（８１画
素）の表示をする場合を例にとっている。１はツイスト
ネマティック型、スーパーツイストネマティック型等の
広義単純マトリックス型の液晶表示器で、液晶層を挟む
２枚の基板には互いに直交する電極群（図示せず）が設
けられており、走査側は９本の同一方向に平行に配置さ
れた第１の電極群からなり、データ側は奇数番目であっ
て図の上側に端子が導出された電極群と、偶数番目であ
って下側に端子が導出された電極群からなる２組の第２
の電極群からなっている。走査側の第１の電極群を３列
ずつ同時走査する場合を例に取って以下説明する。
ク図で、説明のため９×９ドットマトリクス（８１画
素）の表示をする場合を例にとっている。１はツイスト
ネマティック型、スーパーツイストネマティック型等の
広義単純マトリックス型の液晶表示器で、液晶層を挟む
２枚の基板には互いに直交する電極群（図示せず）が設
けられており、走査側は９本の同一方向に平行に配置さ
れた第１の電極群からなり、データ側は奇数番目であっ
て図の上側に端子が導出された電極群と、偶数番目であ
って下側に端子が導出された電極群からなる２組の第２
の電極群からなっている。走査側の第１の電極群を３列
ずつ同時走査する場合を例に取って以下説明する。
【０００８】２は液晶表示器１に走査側の電圧を印加す
る第１の回路で、印加電圧は所定の関数に従った電圧値
が用いられ、液晶表示器の第１の電極群の複数行ｎ＝３
に同時に電圧を印加するものである。所定の関数として
は正規直交マトリクスのウオルシュ関数があり、この関
数の任意の行ベクトルを重複せずにｎ個取り出してマト
リクスＡとして用いることができる。いま周期の最小公
倍数が７である３個の関数を選択するとして、７つの周
期の各々について３つの関数は各々＋１、−１が当ては
められており、これに対応するＶａ、Ｖｂおよび後述す
るゼロ電位を選択して液晶表示器を駆動することにな
る。図１の第１の回路２において、２１はこのような関
数の周期を指定するためのサイクルカウンタであって７
進シフトレジスタなどからなり、２２はサイクルカウン
タ２１によって指定された周期に対応する関数の値を出
力する関数ＲＯＭである。そして２３はタイミング回路
３の信号にしたがって選択された３本の走査電極に対し
関数ＲＯＭ２２によって定められた値に基づいて対応す
る印加電圧を与え、指定されなかった走査電極に対して
ゼロ電位の印加電圧を与える走査回路である。
る第１の回路で、印加電圧は所定の関数に従った電圧値
が用いられ、液晶表示器の第１の電極群の複数行ｎ＝３
に同時に電圧を印加するものである。所定の関数として
は正規直交マトリクスのウオルシュ関数があり、この関
数の任意の行ベクトルを重複せずにｎ個取り出してマト
リクスＡとして用いることができる。いま周期の最小公
倍数が７である３個の関数を選択するとして、７つの周
期の各々について３つの関数は各々＋１、−１が当ては
められており、これに対応するＶａ、Ｖｂおよび後述す
るゼロ電位を選択して液晶表示器を駆動することにな
る。図１の第１の回路２において、２１はこのような関
数の周期を指定するためのサイクルカウンタであって７
進シフトレジスタなどからなり、２２はサイクルカウン
タ２１によって指定された周期に対応する関数の値を出
力する関数ＲＯＭである。そして２３はタイミング回路
３の信号にしたがって選択された３本の走査電極に対し
関数ＲＯＭ２２によって定められた値に基づいて対応す
る印加電圧を与え、指定されなかった走査電極に対して
ゼロ電位の印加電圧を与える走査回路である。
【０００９】４は、ＶＧＡコントローラ５から１画面分
の画信号を受け取り、その１画面分の画信号を記憶する
ｎ組の記憶手段で、３個のメモリ素子を用いてもよい
し、一連のランダムアクセスメモリをアドレス管理して
３つの領域に分配して用いてもよく、受け取った画信号
の記憶に際しては表示する選択されたｎ行の各々の画信
号がそれぞれ別の記憶手段に記憶されるように接続され
ている。
の画信号を受け取り、その１画面分の画信号を記憶する
ｎ組の記憶手段で、３個のメモリ素子を用いてもよい
し、一連のランダムアクセスメモリをアドレス管理して
３つの領域に分配して用いてもよく、受け取った画信号
の記憶に際しては表示する選択されたｎ行の各々の画信
号がそれぞれ別の記憶手段に記憶されるように接続され
ている。
【００１０】６は記憶手段４の各々から略同時に画信号
を受け取り、所定の関数に従って印加電圧を決定し、液
晶表示器１の他方の電極群に電圧を印加する第２の回路
で、前述のウオルシュ関数の例の場合、演算回路６１、
６２によってマトリクスＡの要素と表示する情報ベクト
ルの要素との積を計算して複数の電圧値を設定し、上下
二つのデータ回路６３、６４によって所定の電圧が印加
される。画信号の受け取りは各記憶手段には同時に走査
される３行の各々に対応する１行分ずつの画信号が記憶
されているので、これをタイミングを合わせて取り出せ
ばよく、その演算は任意の座標ｉ、ｊの画素に対して
（Ｆ／Ｎ1/2）・Σ（ＩijＡi（ΔｔK））で計算され、
印加電圧はこのままではアナログ値になるが少数組の予
め定められた電圧値に近似して差し支えない。
を受け取り、所定の関数に従って印加電圧を決定し、液
晶表示器１の他方の電極群に電圧を印加する第２の回路
で、前述のウオルシュ関数の例の場合、演算回路６１、
６２によってマトリクスＡの要素と表示する情報ベクト
ルの要素との積を計算して複数の電圧値を設定し、上下
二つのデータ回路６３、６４によって所定の電圧が印加
される。画信号の受け取りは各記憶手段には同時に走査
される３行の各々に対応する１行分ずつの画信号が記憶
されているので、これをタイミングを合わせて取り出せ
ばよく、その演算は任意の座標ｉ、ｊの画素に対して
（Ｆ／Ｎ1/2）・Σ（ＩijＡi（ΔｔK））で計算され、
印加電圧はこのままではアナログ値になるが少数組の予
め定められた電圧値に近似して差し支えない。
【００１１】このような構成において、第２の電極群は
奇数と偶数に分けられ、データ回路６３、６４も上下２
組に分けられているので、演算回路も２組準備し、記憶
手段４の各々から第２の電極群の奇数、偶数に対応する
２組の画信号を受け取ることにより、各々奇数組と偶数
組の画信号を所定の関数に従って印加電圧を決定し液晶
表示器１の他方の電極群に電圧を印加すれば、画信号の
振り分けと演算処理を略同時に単純に行うことができ
る。
奇数と偶数に分けられ、データ回路６３、６４も上下２
組に分けられているので、演算回路も２組準備し、記憶
手段４の各々から第２の電極群の奇数、偶数に対応する
２組の画信号を受け取ることにより、各々奇数組と偶数
組の画信号を所定の関数に従って印加電圧を決定し液晶
表示器１の他方の電極群に電圧を印加すれば、画信号の
振り分けと演算処理を略同時に単純に行うことができ
る。
【００１２】図１の各ブロックは原理的な説明を行うた
め構成を簡単にしているので、読み出しや演算のタイミ
ングがずれることもある。そこでより具体的に図１、２
を参照しながら説明する。図２はデータ側の画信号処理
についての説明のため、図１のＶＧＡコントローラ５か
ら演算回路６１、６２までを実現する回路を示してい
る。記憶手段４は３つのメモリ素子として、第１の記憶
手段４１、第２の記憶手段４２、第３の記憶手段４３が
図示され、コントローラ５１からは信号分配器５２を介
して画信号が供給されるように示されているが、プログ
ラムソフトウエアで処理してもよい。この信号線は８ビ
ットパラレルで構成され、１画素分の表示データが４ビ
ットで表現され、１度に２画素ずつのデータが行単位に
送られてくるものとする。
め構成を簡単にしているので、読み出しや演算のタイミ
ングがずれることもある。そこでより具体的に図１、２
を参照しながら説明する。図２はデータ側の画信号処理
についての説明のため、図１のＶＧＡコントローラ５か
ら演算回路６１、６２までを実現する回路を示してい
る。記憶手段４は３つのメモリ素子として、第１の記憶
手段４１、第２の記憶手段４２、第３の記憶手段４３が
図示され、コントローラ５１からは信号分配器５２を介
して画信号が供給されるように示されているが、プログ
ラムソフトウエアで処理してもよい。この信号線は８ビ
ットパラレルで構成され、１画素分の表示データが４ビ
ットで表現され、１度に２画素ずつのデータが行単位に
送られてくるものとする。
【００１３】記憶手段４は転送された画信号を行単位に
記憶するので、９行９列８１画素の表示を行う画信号
は、画信号の転送にしたがって第１の記憶手段４１に１
画素目から９画素目までの画信号を記憶した後、第２の
記憶手段４２に１０画素目から１８画素目までの画信
号、第３の記憶手段４３に１９番目から２７番目までの
画素信号が順次記憶される。そして第１の記憶手段４１
の１０番目以降の記憶領域には２８番目の画素に始まる
１行分の画信号が記憶され以下も同様である。これによ
り１画面分のデータが転送されたときは、第１の記憶手
段４１には１、４、７番目の行に相当する画信号が記憶
され、第２の記憶手段４２には２、５、８番目の行に相
当する画信号、第３の記憶手段４３には３、６、９行に
相当する画信号が各々記憶されることとなる。
記憶するので、９行９列８１画素の表示を行う画信号
は、画信号の転送にしたがって第１の記憶手段４１に１
画素目から９画素目までの画信号を記憶した後、第２の
記憶手段４２に１０画素目から１８画素目までの画信
号、第３の記憶手段４３に１９番目から２７番目までの
画素信号が順次記憶される。そして第１の記憶手段４１
の１０番目以降の記憶領域には２８番目の画素に始まる
１行分の画信号が記憶され以下も同様である。これによ
り１画面分のデータが転送されたときは、第１の記憶手
段４１には１、４、７番目の行に相当する画信号が記憶
され、第２の記憶手段４２には２、５、８番目の行に相
当する画信号、第３の記憶手段４３には３、６、９行に
相当する画信号が各々記憶されることとなる。
【００１４】このように記憶手段４には、同時に走査さ
れる行の画信号が対応して各々の記憶手段に記憶されれ
ばよいので、走査回路２３と液晶表示器１との接続が、
例えば３つのドライバ回路素子により上から順次３行毎
に独立駆動されるように成されていれば上述のようにそ
のまま画信号を行毎に記憶手段４１、４２、４３に振り
分ければよいし、走査回路２３が独立して駆動できる業
番号が離れている場合には、その離れた順に従ってＶＧ
Ａコントローラ５から記憶手段４へのデータ転送を行え
ばよい。具体的に説明するならば、例えば３つの素子か
らなる走査回路を用いて最初のタイミングで１、２、３
行目が独立して同時に駆動でき、次のタイミングで４、
５、６行目が駆動でき、最後のタイミングで７、８、９
行目が駆動できるとき、第１の記憶手段４１には１、
４、７行目が記憶できるようにし、走査回路の素子が最
初のタイミングで１、４、７行目を同時に駆動し、次の
タイミングで２、５、８行目を独立駆動し、最後のタイ
ミングで３、６、９行目を同時独立駆動できるように構
成されていれば、第１の記憶手段４１には１、２、３行
目のデータが記憶されていればよい。
れる行の画信号が対応して各々の記憶手段に記憶されれ
ばよいので、走査回路２３と液晶表示器１との接続が、
例えば３つのドライバ回路素子により上から順次３行毎
に独立駆動されるように成されていれば上述のようにそ
のまま画信号を行毎に記憶手段４１、４２、４３に振り
分ければよいし、走査回路２３が独立して駆動できる業
番号が離れている場合には、その離れた順に従ってＶＧ
Ａコントローラ５から記憶手段４へのデータ転送を行え
ばよい。具体的に説明するならば、例えば３つの素子か
らなる走査回路を用いて最初のタイミングで１、２、３
行目が独立して同時に駆動でき、次のタイミングで４、
５、６行目が駆動でき、最後のタイミングで７、８、９
行目が駆動できるとき、第１の記憶手段４１には１、
４、７行目が記憶できるようにし、走査回路の素子が最
初のタイミングで１、４、７行目を同時に駆動し、次の
タイミングで２、５、８行目を独立駆動し、最後のタイ
ミングで３、６、９行目を同時独立駆動できるように構
成されていれば、第１の記憶手段４１には１、２、３行
目のデータが記憶されていればよい。
【００１５】記憶手段４に記憶された画信号はビット単
位にラッチ回路４５、４６に読み出される。前述のよう
に１画素４ビットを例にしているので、図２において画
素の番号で画信号の記憶状態を図示すると、第１の記憶
手段４１には１〜９、２８〜３６、５５〜６３の画素が
記憶され、最初のラッチタイミングによってラッチ回路
４５には１、１０、１９画素のビットデータ１ａ〜ｄ、
１０ａ〜ｄ、１９ａ〜ｄが記憶される。この場合、８ビ
ットデータが記憶読み出しできるので、２画素分のデー
タを取り扱うことができ、４ビットデータに対応して奇
数番目の第２の電極用のラッチ回路４５と偶数番目の第
２の電極用のラッチ回路４６は各々４組準備されている
が、１行分全ての画信号を演算しなければならないのだ
からこれに限られるものではない。各々のラッチ回路４
５、４６には同時に走査される行の対応する位置の画信
号のビットデータが記憶されるので、これを同時に演算
処理すればよい。前述のウオルシュ関数の演算式は簡単
には＋１と−１に基づくので排他的論理和とフレーム時
間全体の電圧による規格化で処理できるから、関数ＲＯ
Ｍ２２から読み出された指定周期の関数の値と演算器１
（６１１、６２１）により排他的論理和を取り、演算器
２（６１２、６２２）によりアダーを取ってミスマッチ
数演算とすることができる。これによって得られた３ビ
ットのデータはデータ回路６３、６４によって３〜９レ
ベルの電圧値として液晶表示器１に印加される。電圧の
レベル値が少なければミスマッチの発生も多くなり、レ
ベル値が多くなればミスマッチは少なくなる。しかし確
率の小さいところは捨てても実際の表示には影響が出な
いので、上述のようにアダーで演算し吸うレベルの電圧
値としても実用上問題はなく、且つ高速演算が行える。
位にラッチ回路４５、４６に読み出される。前述のよう
に１画素４ビットを例にしているので、図２において画
素の番号で画信号の記憶状態を図示すると、第１の記憶
手段４１には１〜９、２８〜３６、５５〜６３の画素が
記憶され、最初のラッチタイミングによってラッチ回路
４５には１、１０、１９画素のビットデータ１ａ〜ｄ、
１０ａ〜ｄ、１９ａ〜ｄが記憶される。この場合、８ビ
ットデータが記憶読み出しできるので、２画素分のデー
タを取り扱うことができ、４ビットデータに対応して奇
数番目の第２の電極用のラッチ回路４５と偶数番目の第
２の電極用のラッチ回路４６は各々４組準備されている
が、１行分全ての画信号を演算しなければならないのだ
からこれに限られるものではない。各々のラッチ回路４
５、４６には同時に走査される行の対応する位置の画信
号のビットデータが記憶されるので、これを同時に演算
処理すればよい。前述のウオルシュ関数の演算式は簡単
には＋１と−１に基づくので排他的論理和とフレーム時
間全体の電圧による規格化で処理できるから、関数ＲＯ
Ｍ２２から読み出された指定周期の関数の値と演算器１
（６１１、６２１）により排他的論理和を取り、演算器
２（６１２、６２２）によりアダーを取ってミスマッチ
数演算とすることができる。これによって得られた３ビ
ットのデータはデータ回路６３、６４によって３〜９レ
ベルの電圧値として液晶表示器１に印加される。電圧の
レベル値が少なければミスマッチの発生も多くなり、レ
ベル値が多くなればミスマッチは少なくなる。しかし確
率の小さいところは捨てても実際の表示には影響が出な
いので、上述のようにアダーで演算し吸うレベルの電圧
値としても実用上問題はなく、且つ高速演算が行える。
【００１６】
【発明の効果】以上の如く本発明は複数行についての演
算の前に演算させる画信号の各々をグループ分けして記
憶しこれを分割しながら演算処理するので、演算が簡単
で高速に行える。
算の前に演算させる画信号の各々をグループ分けして記
憶しこれを分割しながら演算処理するので、演算が簡単
で高速に行える。
【図１】本発明実施例の液晶表示装置のブロック図であ
る。
る。
【図２】本発明実施例をより詳細に説明するための要部
ブロック図である。
ブロック図である。
１ 液晶表示器 ２ 第１の回路 ３ タイミング回路 ４ 記憶手段 ５ ＶＧＡコントローラ ６ 第２の回路
Claims (3)
- 【請求項１】 略直交する電極群を有した液晶表示器
と、所定の関数に従った電圧値を用いて前記液晶表示器
の一方の電極群の複数行ｎに同時に電圧を印加する第１
の回路と、１画面分の画信号を記憶するｎ組の記憶手段
と、該記憶手段の各々から略同時に画信号を受け取り前
記所定の関数に従って印加電圧を決定し前記液晶表示器
の他方の電極群に電圧を印加する第２の回路とを具備し
たことを特徴とする液晶表示装置。 - 【請求項２】 略直交する電極群を有した液晶表示器
と、所定の関数に従った電圧値を用いて前記液晶表示器
の一方の電極群の複数行ｎに同時に電圧を印加する第１
の回路と、１画面分の画信号を記憶するｎ組の記憶手段
と、該記憶手段の各々から１行分に相当する画信号を複
数組に分割して各組の画信号を略同時に受け取り該受け
取った各組の画信号を略同時に前記所定の関数に従って
演算することで印加電圧を決定し前記液晶表示器の他方
の電極群に電圧を印加する第２の回路とを具備したこと
を特徴とする液晶表示装置。 - 【請求項３】 平行に配置された第１の電極群と、該第
１の電極群に略直交する複数組の第２の電極群を有した
液晶表示器と、所定の関数に従った電圧値を用いて前記
液晶表示器の第１の電極群の複数行に同時に電圧を印加
する第１の回路と、１画面分の画信号を記憶する複数組
の記憶手段と、前記記憶手段の各々から第２の電極群に
対応する複数組の画信号を受け取り各々の組の画信号を
前記所定の関数に従って印加電圧を決定し前記液晶表示
器の他方の電極群に電圧を印加する第２の回路とを具備
したことを特徴とする液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6401793A JPH06274132A (ja) | 1993-03-23 | 1993-03-23 | 液晶表示装置 |
| EP94104532A EP0617397A1 (en) | 1993-03-23 | 1994-03-22 | Liquid crystal display apparatus |
| US08/866,445 US5764213A (en) | 1993-03-23 | 1997-05-30 | Liquid crystal display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6401793A JPH06274132A (ja) | 1993-03-23 | 1993-03-23 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274132A true JPH06274132A (ja) | 1994-09-30 |
Family
ID=13245978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6401793A Pending JPH06274132A (ja) | 1993-03-23 | 1993-03-23 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415620B1 (ko) * | 2001-12-26 | 2004-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 구동방법 |
| KR100431625B1 (ko) * | 1996-12-31 | 2004-10-08 | 삼성전자주식회사 | 액정표시장치 |
-
1993
- 1993-03-23 JP JP6401793A patent/JPH06274132A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431625B1 (ko) * | 1996-12-31 | 2004-10-08 | 삼성전자주식회사 | 액정표시장치 |
| KR100415620B1 (ko) * | 2001-12-26 | 2004-01-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 구동방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5684502A (en) | Driving apparatus for liquid crystal display | |
| JP2637822B2 (ja) | 表示装置の駆動方法 | |
| KR101415564B1 (ko) | 표시 장치의 구동 장치 및 방법 | |
| JP3310082B2 (ja) | 液晶表示装置および液晶一体型タブレットにおける座標検出方法 | |
| JP3410952B2 (ja) | 液晶表示装置およびその駆動方法 | |
| JPH07311564A (ja) | 液晶表示パネルの階調駆動装置 | |
| JPH06274132A (ja) | 液晶表示装置 | |
| CN114999411A (zh) | 显示驱动方法、显示基板和显示装置 | |
| JP3555980B2 (ja) | 液晶表示装置の列信号形成方法 | |
| US6020902A (en) | Image data storing method and image data storing device | |
| TWM275503U (en) | Display device | |
| JPH0667628A (ja) | マトリックス型表示装置及びその駆動方法 | |
| JPH07191806A (ja) | ペン入力機能付き液晶表示装置 | |
| JP2001350451A (ja) | 液晶装置、その駆動装置及びその駆動方法、並びに電子機器 | |
| JP3453987B2 (ja) | 液晶表示装置の駆動方法、液晶表示装置及び電子機器 | |
| US8022914B2 (en) | Display device and method for driving a display device with reduced power consumption | |
| JPH06195043A (ja) | マトリックス形液晶表示装置及びその駆動方法 | |
| JP4673516B2 (ja) | 液晶表示装置の駆動回路 | |
| JP4133079B2 (ja) | 液晶表示装置の駆動方法および駆動回路 | |
| JP3582205B2 (ja) | 表示装置の駆動回路および表示装置 | |
| JPH1031460A (ja) | 液晶表示パネルの駆動装置 | |
| JP3232835B2 (ja) | 直列並列変換回路 | |
| JP2001305512A (ja) | 液晶表示駆動装置及び携帯電話機 | |
| JPH10143120A (ja) | 液晶表示装置 | |
| JPH1039839A (ja) | 液晶表示装置の駆動方法 |