JP3582205B2 - 表示装置の駆動回路および表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置の駆動回路および表示装置に関し、特に複数本の走査線のうちｈ本（ｈは２以上の整数）の走査線を同時に選択し表示を行う、いわゆるマルチライン駆動を行うために必要な表示装置の駆動回路および表示装置に関する。
【０００２】
【従来の技術】
単純マトリクス型の液晶表示装置は、ＴＦＴアクティブマトリクス型液晶表示装置に比べ、基板に高価なスイッチング素子を用いる必要がなく安価であることから、携帯型ＰＣモニタをはじめ広く用いられている。この単純マトリクス型の液晶表示装置の駆動方法として、走査線を１本づつ順次選択する線順次駆動法が知られている。しかし、高速応答の液晶などの表示素子を線順次駆動すると、１回の表示に応じて輝度が変化する、いわゆるフレーム応答を起こし、高コントラストに表示ができない。
【０００３】
そこで、フレーム応答を解消し、高コントラストを得ることを目的として、マルチライン駆動方法が提案されている（例えば、▲１▼ 特願平４−８４００７号公報、▲２▼ 特開平５−４６１２７号公報等）。
【０００４】
まず。マルチライン駆動方法の駆動波形を説明し、次に駆動回路について説明する。
【０００５】
図１４の表示装置と図１５の電圧波形図を用いて、このような駆動方法のうち、４ラインの走査線を同時に選択して単純マトリクス型液晶表示装置を駆動する場合の駆動波形を説明する。
【０００６】
図１４の表示装置は、２枚の透明基板上に、走査線（Ｘ１〜Ｘｎ）、信号線（Ｙ１〜Ｙｍ）を形成している。この走査線と信号線が直交する位置に液晶を保持し画素を形成する表示素子となり、さらに、走査線駆動回路、信号線駆動回路によって構成されている。
【０００７】
この表示装置を駆動するための電圧波形は図１５に示すものになる。
【０００８】
走査線に印加される電圧波形は、あらかじめ選ばれた直交関数系により定義される走査パターンに従って、３つ（＋Ｖ1、０、−Ｖ1）の電圧レベルが適宜選択され、４本の走査線にそれぞれ印加される（図１５（ａ））。
【０００９】
また、このときの走査パターンと、選択ライン上の画素に表示するデータから決まる表示パターンとを比較し、その不一致の数によって決定された電圧レベル（−Ｖ３、−Ｖ２、０、＋Ｖ２、＋Ｖ３の５つの電圧レベルのうちいずれか）が、信号線駆動回路から各信号線に印加される。この電圧レベル数は、同時選択される走査線数に１を和した数となる。４ラインの走査線を同時選択しているため、５レベルの電圧を必要とする。
【００１０】
この走査線と信号線に印加される電圧によって、液晶が駆動される。
【００１１】
以下に信号線に印加される電圧レベルを決定する手順の説明を行う。
【００１２】
走査パターンは、選択電圧が＋Ｖ１の場合（＋）、選択電圧が−Ｖ１の場合（−）、表示パターンは、オン表示のデータの場合（＋）、オフ表示のデータの場合（−）とする。非選択期間は不一致数の考慮はしない。
【００１３】
図１５では、１画面を表示するのに必要な期間を１フレーム期間とし、すべての走査線を１回づつ選択するのに必要な期間を１フィールド期間とし、走査線を１回選択するのに必要な期間を１選択期間とする。ここで、図１５のＨ１ｓｔは最初の選択期間であり、Ｈ２ｎｄは２番目の選択期間である。また、ｆ１ｓｔは最初のフィールド期間であり、ｆ２ｎｄは２番目のフィールド期間である。また、Ｆ１ｓｔは、最初のフレーム期間である。
【００１４】
図１５の場合、ｆ１ｓｔのＨ１ｓｔに選択される４ライン（Ｘ１からＸ４）の走査パターンはあらかじめ（ａ）のように設定されているから、表示画面の状態によらず、常に（＋＋−＋）である。ここで、全面オン表示を行う場合を考えると、（画素（Ｘ１、Ｙ１）、画素（Ｘ２、Ｙ１）、画素（Ｘ３、Ｙ１）及び画素（Ｘ４、Ｙ１））に対応する１列目の表示パターンは、（＋＋＋＋）である。両パターンを順番に比較すると、１番目、２番目及び４番目は極性が一致し、３番目は極性が相違する。つまり、不一致数は１である。不一致数が１の場合、５レベル（＋Ｖ３、＋Ｖ２、０、−Ｖ２、−Ｖ３）ある電圧レベルのうち−Ｖ２を選択する。こうすると、＋Ｖ１を選択している走査線Ｘ１、Ｘ２及びＸ４の場合には、−Ｖ２の選択により液晶素子に印加される電圧は高くなる一方、−Ｖ１を選択している走査線Ｘ３の場合には、−Ｖ２の選択により液晶素子に印加される電圧は低くなる。この信号線に印加する電圧は直交変換時のベクトルの重みに相当し、４回の走査パターンに対してすべての重みを加えると真の表示パターンを再生することができるように電圧レベルを設定する。同様に、不一致数が０の場合は−Ｖ３、不一致数が２の場合は０、不一致数が３の場合は＋Ｖ２、不一致数が４の場合は＋Ｖ３を選択する。Ｖ２とＶ３はその電圧比が（Ｖ２：Ｖ３＝１：２）となるように設定する。
【００１５】
同様の手順で、Ｘ１〜Ｘ４の４ラインの走査線について、Ｙ２からＹｍまでの信号線の列の不一致数を決定し、得られた選択電圧のデータを信号線駆動回路に転送し、最初の選択期間に上記手順によって決められた電圧を印加する。
【００１６】
同様に、全ての走査線（Ｘ１〜Ｘｎ）について、以上の手順を繰り返すと、ｆ１ｓｔが終わる。
【００１７】
同様にｆ２ｎｄ、ｆ３ｒｄ及びｆ４ｔｈも、全ての走査線について、以上の手順を繰り返すと、Ｆ１ｓｔが終わり、画面全体の表示を行うことができる。
【００１８】
上記手順に従い全面オンの場合の信号線（Ｙ１）に印加する電圧波形を求めると、（ｂ）のようになり、画素（Ｘ１、Ｙ１）に印加される電圧波形は、（ｃ）のようになる。走査パターンは、表１のようになる。
【００１９】

表の１ライン、２ライン、３ライン、４ラインは、各々同時選択されている４本の走査線を示している。また、反転信号によって、走査パターンａｂｃｄは、各々の＋と−が反転されるが、ここでは説明を簡単にするため、反転をさせないで１フレーム表示する場合を示している。
【００２０】
ここで、走査線Ｘ１からＸ４に各々、パターンａは、ｆ１ｓｔのＨ１ｓｔで表示され、パターンｂは、ｆ２ｎｄのＨ１ｓｔで表示され、パターンｃは、ｆ３ｒｄのＨ１ｓｔで表示され、パターンｄは、ｆ４ｔｈのＨ１ｓｔで表示されている。
【００２１】
次に、マルチライン駆動方法の回路例は、特開平５−４６１２７に図１６のように構成されている。
【００２２】
この回路例では、ＲＡＭ１６１１から読みだされた同時選択ライン数分並列になっている表示データは、排他的論理和及び加算器１６１４で、排他的論理和と加算によって、一致と不一致数を計算し、シフトレジスタ１６１５へデータを転送している。この転送に使用されているクロック信号１６０４は、パラレル入力分に分周されたクロックである。信号線の総数に対応するデータがすべてそろうと、シフトレジスタ１６１５からラッチ１６１６へパラレルにデータが転送され、このデータに基づいて同時選択数＋１レベルドライバ１６１７は、液晶パネル１６２１へ信号線に電圧を印加する。
【００２３】
このような回路構成の場合、同時選択数＋１レベルドライバ１６１７が、信号線へ電圧を印加するタイミング前に、信号線総数×同時選択する走査線数のすべてのデータ処理を行い、クロック信号１６０４によって、すべてのデータがシフトレジスタ１６１５へ選択期間内に入力されなければならない。
【００２４】
本出願人は、さらに▲１▼信号線方向の表示むらを抑制し、▲２▼表示内容が時々刻々と変化する場合であっても、信号線方向の表示むらが激しくなることもなく、ちらつきも生じさせない。▲３▼走査線方向の表示むらを発生させない。ために、次のような駆動方法を提案している。
【００２５】
図１７に、提案した駆動方法の４ラインを同時に選択する場合の電圧波形を示す。図１５との違いは、各々の選択期間（Ｈ１ｓｔ、Ｈ２ｎｄ、Ｈ３ｒｄ、Ｈ４ｔｈ）をさらに、２個に分割し、分割サブ選択期間（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８）としている点である。この分割により、隣接する走査線に印加される走査信号からのスパイク状の電圧の影響をある期間（図１５では１フレーム）内で打ち消すように、分割サブ選択期間内で入れ替えることができる。
【００２６】
図１７において、走査線Ｘ２とＸ３に印加される電圧波形は、期間Ｓ１と期間Ｓ２で、各々立ち下がりと立ち上がりになっている。また、例えば走査線Ｘ２の電圧波形を見ても、スパイク状の波形は、立ち上がりのスパイク波形１７０３と立ち下がりのスパイク波形１７０４が１個づつとなり、１フレームの実効値電圧として合計すると、このスパイク状の波形の影響は無くなっている。
【００２７】
図１７では、走査線Ｘ１からＸ４には、Ｓ１からＳ８に順番に、表１のパターンで現すと、ａｂ、ｃｄ、ｂａ、ｄｃの順になっている。
【００２８】
この分割サブ選択期間内では、同じ表示データを走査パターンを変えて表示することで、表示素子に印加する実効値電圧を短い期間で均一化している。
【００２９】
この均一化について４ライン同時選択を例にして説明する。
【００３０】
隣接する分割サブ選択期間（例えば、Ｓ１とＳ２）では、互いに直交するため、表示素子への印加電圧を均一化する。例えば、期間Ｓ１で、０電位を選択する場合でも、期間Ｓ２では必ずＶ３電位を選択する。また、期間Ｓ１でＶ２電位を選択する場合、期間Ｓ２では、Ｖ２電位か−Ｖ２電位しか選択しない。これは、同じデータを違う走査パターンによって直交させて表示するためである。
【００３１】
このため期間Ｓ１とＳ２を合わせた短い期間内でも、分割しない場合には、Ｖ３電位だけを選択する場合があったが、Ｖ３電位を選択すると、０電位と組み合わされ、他のＶ２電位、−Ｖ２電位を選択している場合との表示素子に印加される実効値電圧の差が小さくなる。
【００３２】
このように、選択期間を分割したサブ選択期間で走査パターンを変えるマルチライン駆動すると表示画質が良くなる。以降、このサブ選択期間で走査パターンを変えるマルチライン駆動を分割サブマルチライン駆動とする。
【００３３】
【発明が解決しようとする課題】
しかし、従来と同じ駆動回路では、分割サブマルチライン駆動を行うと、分割されたサブ選択期間毎に、すべてのデータをクロック信号１６０４によって、シフトレジスタ１６１５へ入力しなければならない。このため、分割数を２とした場合には、２倍の転送を行うため消費電力も２倍となる。このように、分割数を多くするほど多くの消費電力も大きなものとなる課題を有している。
【００３４】
【課題を解決するための手段】
本発明の表示装置の駆動回路は、ａ）複数の走査線を有する第１の基板と、複数の信号線を有する第２基板と、前記走査線と前記信号線とにより選択される複数の表示要素と、を有する表示装置の駆動回路であって、
ｂ）前記複数の走査線のうちｈ本の走査線（ｈは、２以上の整数）を同時に選択して前記表示要素の駆動を行う駆動回路において、
ｃ）選択期間には選択信号（Ｖ１、−Ｖ１）を与え、非選択期間には、非選択信号（０Ｖ）を与える走査電圧波形を印加し、
ｄ）前記選択期間で、選択される走査線に対応する表示データを読みだし、
ｅ）前記選択期間をさらに分割したサブ選択期間を設け、
ｆ）前記選択期間内に分割したサブ選択期間では、各々同じ表示データに対して、違う走査パターンとの不一致数を判定し、信号線への印加電圧を決定し、
ｇ）選択期間内を分割したサブ選択期間で走査パターンを変える駆動を行うことを特徴とする。
【００３５】
また、分割されたサブ選択期間を区別する信号（ＳＬＰ）を入力することを特徴とする。
【００３６】
また、信号線駆動回路の内部で、分割したサブ選択期間に対応た走査パターンを発生する走査パターン回路を有することを特徴とする。
【００３７】
また、分割されたサブ選択期間を区別するため、選択期間を区別する信号（ＬＰ）に、分割されたサブ選択期間に応じてタイミングを取るパルスを増加させた信号として入力することを特徴とする。
【００３８】
また、信号線駆動回路と走査線駆動回路のリセットタイミングを違えることを特徴とする。
【００３９】
本発明の表示装置の駆動回路は、
ａ）複数の走査線を有する第１の基板と、複数の信号線を有する第２基板と、前記走査線と前記信号線とにより選択される複数の表示要素と、を有する表示装置の駆動方法であって、
ｂ）前記複数の走査線のうちｈ本の走査線（ｈは、２以上の整数）を同時に選択して前記表示要素の駆動を行う駆動回路において、
ｃ）選択期間には選択信号（Ｖ１、−Ｖ１）を与え、非選択期間には、非選択信号（０Ｖ）を与える走査電圧波形を印加し、
ｄ）前記選択期間をさらに分割したサブ選択期間を設け、選択期間を分割したサブ選択期間で走査パターンを変える駆動と、
ｅ）選択期間を分割しない駆動と、
ｆ）を切り替えることができることを特徴とする。
【００４０】
【作用】
請求項１の表示装置の駆動回路は、▲１▼信号線方向の表示むらを抑制し、▲２▼表示内容が時々刻々と変化する場合であっても、信号線方向の表示むらが激しくなることもなく、ちらつきも生じさせない。▲３▼走査線方向の表示むらを発生させない。という分割サブマルチライン駆動を低消費電力で行うことができる駆動回路を提供することができる。
【００４１】
請求項２の表示装置の駆動回路は、分割されたサブ選択期間を区別する信号（ＳＬＰ）を入力することで、簡単に分割サブマルチライン駆動を行える表示装置の駆動回路を提供することができる。
【００４２】
請求項３の表示装置の駆動回路は、信号線駆動回路の内部で、分割したサブ選択期間に対応た走査パターンを発生する走査パターン回路を有することで、分割サブマルチライン駆動に必要な走査パターンを発生することができる表示装置の駆動回路を提供できる。
【００４３】
請求項４の表示装置の駆動回路は、分割されたサブ選択期間を区別するため、選択期間を区別する信号（ＬＰ）に、分割されたサブ選択期間に応じてタイミングを取るパルスを増加させた信号として入力することで、新たに入力端子を設けることなく分割サブマルチライン駆動を行える表示装置の駆動回路を提供することができる。
【００４４】
請求項５の表示装置の駆動回路は、信号線駆動回路と走査線駆動回路のリセットタイミングを違えることで、信号線駆動回路内部の不一致数判定回路にラッチがある場合でも、分割サブマルチライン駆動を行うことができる。
【００４５】
請求項６の表示装置の駆動回路は、表示条件によって任意に駆動方法を選択できるコストパフォーマンスの良い駆動回路を提供することができる。
【００４６】
請求項７の表示装置は、画質が優れたコストパフォーマンスの良い表示装置を提供できる。
【００４７】
【発明の実施の形態】
以下に、実施例に基づいて本発明による表示装置の駆動回路を具体的に説明する。
【００４８】
〔実施例１〕
本実施例は、請求項１、２及び３の表示装置の駆動回路に対応する実施例である。図１に１６０出力の信号線駆動回路のブロック図、図２に１２０出力の走査線駆動回路のブロック図、図３に、信号線駆動回路と走査線駆動回路の接続例を示す。図４は、タイミング図である。
【００４９】
本実施例の表示装置の駆動回路は、選択期間では、フレームメモリから並列に読みだしたデータを変化させずに、選択期間内の分割サブ選択期間では、不一致数判定回路へ走査パターンデータのみを変化させ入力することで、低消費電力に分割サブマルチライン駆動を行うものである。分割されたサブ選択期間毎に、表示データの読みだしを新たに行わないため、入出力のために必要なクロック信号や不一致数を判定する処理の電力を削減し、低消費電力化するものである。
【００５０】
まず信号線駆動回路から説明する。
【００５１】
図１の信号線駆動回路は、タイミング回路１０１、データ入力回路１０２、行アドレスレジスタ１０３、チップイネーブルコントロール回路１０４、入力レジスタ１０５、書き込みレジスタ１０６、フレームメモリ１０７、不一致数判定回路１０８、レベルシフタ１０９、電圧セレクタ１１０より構成されている。この信号線駆動回路では、フレームメモリを内蔵した構成を例に説明しているが、これに限定されるものではなく、フレームメモリを外部に持つ構成でも良い。
【００５２】
タイミング回路１０１は、すべての動作タイミングをコントロールしている。データ入力制御回路１０２は、フレームメモリ１０７への入力データを入力レジスタへ順に入力するために、データの並び変えを行っているものである。行アドレスレジスタ１００３は、フレームメモリの書き込みアドレスと読み出しアドレスを出力するものである。チップイネーブルコントロール回路は、この信号線駆動回路をカスケード接続するために必要なカスケード信号（ＣＥＩ，ＣＥＯ）を制御するものである。入力レジスタ１０５は、データ入力制御回路１０２から出力されたデータ信号（ＤＡＴＡ）を１ライン分（１６０個）貯えるためのレジスタである。書き込みレジスタ１０６は、入力レジスタ１０５で貯えられたデータを４ライン（同時選択ライン数）分貯えるためのレジスタである。このレジスタで貯えられた４ライン（同時選択ライン数）分のデータは、タイミング回路１０１によって、同時にフレームメモリ１０７へ書き込まれる。つまり、フレームメモリへの読み書き動作は、同時選択ライン数を単位として行われる。
【００５３】
フレームメモリ１０７から同時選択ライン数分の表示データが同時に読みだされ、不一致数判定回路１０８が、読みだされたデータと、走査パターンとの不一致数を判定し、５レベルのうちどの電圧レベルを選択するか選択データへと変換する。走査パターンは、タイミング回路から出力される信号ＰＤ［１．．０］によって、表１に示したパターンａ、ｂ、ｃ、ｄが、不一致数判定回路内部で指定される。不一致数判定回路１０８で変換された選択データが、レベルシフタ１０９で、レベルシフトされ、電圧セレクタ１１０で５レベル（−Ｖ３、−Ｖ２、０、Ｖ２、Ｖ３）のうち１レベルの電圧が選択され信号線（Ｙ１からＹ１６０）へ出力される。
【００５４】

図３に示すように、走査パターン信号ＰＤ［１．．０］は、信号線駆動回路から出力され、走査線駆動回路へ入力される。
【００５５】
図２を用いて走査線駆動回路を説明する。図２から、この回路のすべての制御を行う制御回路２０１、走査線の選択位置をシフトさせるシフトレジスタ２０２、制御回路２０１からの走査パターン信号とシフトレジスタ２０２からのシフトデータ（ＳＨ１からＳＨ３０）をデコードし、３レベルの電圧（−Ｖ１、０、Ｖ１）のどれを選択するかを決めたデータとするデコーダ２０３、デコーダ２０３からの信号をレベルシフトするレベルシフタ２０４、３レベルの電圧から１レベルを選択して走査線へ出力する電圧セレクタ２０５より構成されている。
【００５６】
４ライン同時選択の場合、選択期間で、４ライン毎の信号ＳＨ１からＳＨ３０が順番にＨｉｇｈになり、３０選択期間で一巡する。この一巡によって、信号ＦＳは、Ｈｉｇｈをある期間出力する信号として出力される。この信号ＦＳは、ｆ（フィールド）期間の信号になる。
【００５７】
本発明のポイントは、
▲１▼フレームメモリの読みだしを同時選択ライン数分の表示データを単位とすることにより、従来例のように、不一致数の演算のためにクロック信号を使用しないこと。
【００５８】
▲２▼同時選択ライン数の読みだしデータは、選択期間中は変わらず同じであり、選択期間をさらに分割したサブ選択期間で、走査パターンのみを変化させ、出力すること。
【００５９】
である。
【００６０】
ポイント▲１▼は、信号線駆動回路のフレームメモリの読みだしタイミングが、同時選択ライン数分の表示データを、不一致数判定回路１０８によって、すべて並列処理することで、低消費電力化していることである。
【００６１】
ポイント▲２▼について図４を用いて、さらに詳しく説明する。
【００６２】
図４は、フレーム期間を区別する信号ＹＤ、選択期間を区別するための信号ＬＰ、選択期間をさらに分割したサブ選択期間を区別する信号ＳＬＰ、フィールド期間を区別する信号ＦＳ、および、データ信号ＤＡＴＡ、データを入力するためのクロック信号ＸＳＣＬを示したものである。サブ選択期間を区別するために、本実施例では、信号ＳＬＰを入力する。
【００６３】
このタイミングについて説明する。
【００６４】
信号ＹＤ、信号ＦＳ、信号ＬＰ、信号ＤＡＴＡ、信号ＸＳＣＬは、選択期間を分割しない通常のマルチライン駆動の場合でも、同じである。入力ＤＡＴＡとフレームメモリ出力ＤＡＴＡが、信号ＹＤよりも１選択期間早いタイミングになっているが、従来のメモリを持たない駆動回路のタイミングに合わせるために、信号ＹＤの１選択期間前を記憶するような制御をタイミング回路１０１で行っている。
【００６５】
入力タイミングとして、違うのは、信号ＳＬＰが、サブ分割された選択期間を区別するために、信号ＬＰの間に、出力タイミングを取るためのパルスがあることである。図４では、選択期間を２分割する場合を示している。このとき、フレームメモリからの読みだしデータは、選択期間を分割したサブ選択期間では変わらないことがわかる。サブ選択期間では、走査パターン信号ＰＤ［１．．０］のみが変化している。この走査パターン信号ＰＤ［１．．０］を作る走査パターン回路を図５に示す。この走査パターン回路は、図１の信号線駆動回路のタイミング回路１０１内にある。
【００６６】
この走査パターン回路は、Ｄフリップ・フロップ５０２、５０３によって構成される、フィールドをカウントするフィールドカウンタと、Ｄフリップ・フロップ５０５、５０６によって構成される、信号ＬＰと信号ＳＬＰをカウントするカウンタによって構成されている。この各部のタイミングを図６に示す。図６より、走査パターン信号ＰＤ１とＰＤ０によって、ｆ1stフィールドでは、ａｂｂａ・、ｆ2ndフィールドでは、ｃｄｄｃ・、ｆ3rdフィールドでは、ｂａａｂ・、ｆ4thフィールドでは、ｄｃｃｄ・の順になることがわかる。
【００６７】
また、単純マトリックス型液晶パネルの例で説明したが、本発明は、これに限定されるものではなく、ＭＩＭパネルやＥＬパネルなどを用いた表示装置にも適用可能である。
【００６８】
〔実施例２〕
本実施例は、請求項４及び５の表示装置の駆動回路に対応する実施例である。実施例１では、サブ選択期間を区別するために信号ＳＬＰを入力していた。実施例２では、信号ＳＬＰを新たに入力するのではなく、選択期間を区別する信号ＬＰを、分割サブ選択期間に対応して、駆動回路へ入力することで、分割サブマルチライン駆動するものである。
【００６９】
図７は、分割サブマルチライン駆動する場合のタイミングを示したものである。選択期間（Ｈ）の分割数は、２の場合を示している。通常のタイミングと比較すると、選択期間Ｈ内に、信号ＬＰのパルスが２個あることがわかる。このため、選択期間Ｈを２個に分割し、分割サブマルチライン駆動が可能になる。
【００７０】
しかし、この場合、通常のタイミングを２倍の信号ＬＰから作らなければならない。図８に、２倍の信号ＬＰから、通常ＬＰを作るＭＣＬＫ回路を示す。この場合、ＲＥＳＥＴ信号は、ＹＤとＬＰのＮＡＮＤゲートから作られるものとする。このＲＥＳＥＴ信号と２倍になったＬＰ信号を、Ｄフィリップ・フロップ８０１のＲ端子、ＣＬＫ端子へ入力し、分周たＧＡＴＥをかけることで、通常タイミングのＬＰと同じ、信号ＭＣＬＫを作り出している。
【００７１】
図７で説明すると、実施例１とは違い、信号線駆動回路のフレームメモリから読み出すＤＡＴＡのタイミングは、選択期間Ｈ１ｓｔよりもＳ期間分早くなっている。これは、信号線駆動回路の不一致数判定回路１０８内部に、データを一時保持するラッチがある場合には、出力タイミングよりもほぼＳ期間だけ早い時期にデータを確定する必要があるためである。
【００７２】
この場合、信号線駆動回路のフレームメモリのリセットタイミングと、走査線駆動回路の走査線Ｘ１の駆動をはじめるタイミングは、Ｓ期間分だけ（ＬＰパルス間隔）ズレルことになる。これを解決するためには、フレームを区別する信号ＹＤを信号線駆動回路と走査線駆動回路で違える必要がある。
【００７３】
しかし、同一の信号（ＹＤとＬＰ）を入力して、リセットタイミングを異ならせることの方が、信号線駆動回路、走査線駆動回路に各々違う信号を入力するよりも経済的である。
【００７４】
このため、信号線駆動回路のタイミング回路の内部にあるリセット回路と、走査線駆動回路の制御回路の内部にあるリセット回路を違える必要がある。
【００７５】
図９は、信号線駆動回路のタイミング回路内にあるリセット回路であり、図１０は、走査線駆動回路の制御回路内にあるリセット回路である。各々（ａ）に回路図、（ｂ）にタイミング図を示している。信号ＹＤは、パルス数が２倍になった信号ＬＰを２個含むようなＨｉｇｈ期間がある。
【００７６】
図２の信号線駆動回路のリセット回路では、最初の信号ＬＰのパルスをリセットとして出力し、図３の走査線駆動回路のリセット回路では、、次の信号ＬＰのパルスをリセットとして出力している。
【００７７】
このように、信号線駆動回路のリセット回路と、走査線駆動回路のリセット回路のリセットタイミングを違えることで、分割サブマルチライン駆動が可能になる。
【００７８】
以上のような簡単な回路を追加し、ＬＰ信号のパルス数を増加させるだけで簡単に分割サブマルチライン駆動を実現する駆動回路ができる。
【００７９】
〔実施例３〕
本実施例は、請求項６の表示装置の駆動回路に対応する実施例である。
【００８０】
実施例１及び２では、分割サブマルチライン駆動を行う信号線駆動回路と走査線駆動回路の追加、変更回路について説明した。この追加、変更回路は、非常に簡単な回路であった。
【００８１】
実施例３では、通常のマルチライン駆動と、分割サブマルチライン駆動を切り替え可能な駆動回路を示す。これは、低速応答の液晶等を使った表示素子の場合、通常のマルチライン駆動を行うことで、電位切替えが少ない分、低消費電力化できる利点があるためである。また、高速応答の場合には、画質から分割サブマルチライン駆動法を採用する。このように、駆動方法を切り替え可能にすることで、駆動方法別に新規な駆動回路を作るよりも汎用性に富むため、大量生産でき低価格に製造できるメリットがある。
【００８２】
駆動方法の切り替えは、ＬＰのパルス数を変え、表示する駆動法を設定するための端子を１個追加し、信号ＬＳＥＬによって制御する。
【００８３】
この駆動方法を切り替え可能な信号線駆動回路を図１１に、走査線駆動回路を図１２に示す。図１３に表示装置の接続例を示す。
【００８４】
図１１の信号線駆動回路では、タイミング回路へ信号ＬＳＥＬが追加されて、信号ＬＳＥＬがＬｏｗの時、図１１に示した通常のマルチライン駆動を行うための通常タイミング回路１１０１が選択され、信号ＬＳＥＬがＨｉｇｈの時、分割サブ用のタイミング回路１１０２が選択され、図１７に示した分割サブマルチライン駆動を行う。
【００８５】
図１２の走査線駆動回路でも同様に、制御回路に、信号ＬＳＥＬが追加されていて、信号ＬＳＥＬがＬｏｗの時、図１２に示した通常のマルチライン駆動を行うための通常制御回路１２０１が選択され、信号ＬＳＥＬがＨｉｇｈの時、分割サブ用の制御回路１２０２が選択され、図１７に示した分割サブマルチライン駆動を行う。
【００８６】
図１３の全体の接続例では、信号ＬＳＥＬが追加されている点が違うだけで、２種類の駆動方法を選択できる表示装置を提供できる。
【００８７】
【図面の簡単な説明】
【図１】本発明の信号線駆動回路のブロック図。
【図２】本発明の走査線駆動回路のブロック図。
【図３】本発明の駆動回路の接続例を示す図。
【図４】本発明の駆動回路の入力タイミングを示す図。
【図５】本発明の走査パターン回路図。
【図６】本発明の走査パターン回路のタイミング図。
【図７】本発明の駆動回路の入力タイミングを示す図。
【図８】本発明のＭＣＬＫ回路を示す図。
【図９】本発明の信号線駆動回路のリセット回路とタイミング図。
【図１０】本発明の走査線駆動回路のリセット回路とタイミング図。
【図１１】本発明の信号線駆動回路のブロック図。
【図１２】本発明の走査線駆動回路のブロック図。
【図１３】本発明の駆動回路の接続例を示す図。
【図１４】表示装置の図。
【図１５】マルチライン駆動の電圧波形図。
【図１６】従来の駆動回路図。
【図１７】分割サブマルチライン駆動の電圧波形図。
【符号の説明】
１０１ タイミング回路
１０２ データ制御回路
１０３ 行アドレスレジスタ
１０４ チップイネーブルコントロール回路
１０５ 入力レジスタ
１０６ 書込みレジスタ
１０７ フレームメモリ
１０８ 不一致数判定回路（デコーダ）
１０９ レベルシフタ
１１０ 電圧セレクタ
２０１ 制御回路
２０２ シフトレジスタ
２０３ デコーダ
２０４ レベルシフタ
２０５ 電圧セレクタ
３０１ 表示パネル
３０２ 走査線駆動回路
３０３、３０４ 信号線駆動回路
５０１ ＮＡＮＤゲート
５０２、５０３、５０５、５０６ ＤＦＲ（Ｄフィリップ・フロップ）
５０４ ＯＲゲート
５０７、５０８ ＥＸ＿ＯＲゲート
８０１ ＤＦＲ（Ｄフィリップ・フロップ）
８０２ ＡＮＤゲート
８０３ ＯＲゲート
８０４ インバータ
９０１ ＤＦＲ（Ｄフィリップ・フロップ）
９０２ インバータ
９０３ ＮＡＮＤゲート
１００１ ＤＦＲ（Ｄフィリップ・フロップ）
１００２ インバータ
１００３ ＡＮＤゲート
１００４ ＮＡＮＤゲート
１１０１ 通常タイミング回路
１１０２ 分割サブ用タイミング回路
１１０３ タイミング回路
１１０４ データ制御回路
１１０５ 行アドレスレジスタ
１１０６ チップイネーブルコントロール回路
１１０７ 入力レジスタ
１１０８ 書込みレジスタ
１１０９ フレームメモリ
１１１０ 不一致数判定回路
１１１１ レベルシフタ
１１１２ 電圧セレクタ
１２０１ 通常制御回路
１２０２ 分割サブ用制御回路
１２０３ 制御回路
１２０４ シフトレジスタ
１２０５ デコーダ
１２０６ レベルシフタ
１２０７ 電圧セレクタ
１３０１ 表示パネル
１３０２ 走査線駆動回路
１３０３、１３０４ 信号線駆動回路

Claims (3)

1. 複数の走査線を有する第１の基板と、複数の信号線を有する第２基板と、前記走査線により選択される複数の表示要素と、
   を有する表示装置の駆動回路であって、
   前記複数の走査線のうちｈ本の走査線（ｈは、２以上の整数）を同時に選択して前記表示要素の駆動を行う場合に、
   走査線駆動回路は、前記選択期間を分割して複数のサブ選択期間を設け、当該サブ選択期間毎に生成される第１のタイミングパルスまたは第１のリセットパルスに応じて、前記サブ選択期間には選択信号を与え、非選択期間には非選択信号を与える走査電圧波形を印加し、
   信号線駆動回路は、前記選択期間毎に生成される第２のタイミングパルスまたは第２のリセットパルスに応じて、前記選択期間で選択される走査線に対応する表示データを読み出し、
   前記選択期間内を分割した複数のサブ選択期間どうしでは走査パターンが異なっており、前記選択期間内を分割した複数のサブ選択期間どうしでは、前記表示データを読み出すことなく各々同じ表示データに対して、前記異なる走査パターンとの不一致数を判定することにより前記信号線への印加電圧を決定することを特徴とする表示装置の駆動回路。
2. 複数の走査線を有する第１の基板と、複数の信号線を有する第２基板と、前記走査線により選択される複数の表示要素と、
   を有する表示装置の駆動回路であって、
   前記複数の走査線のうちｈ本の走査線（ｈは、２以上の整数）を同時に選択して前記表示要素の駆動を行う場合に、
   選択期間には選択信号を与え、非選択期間には、非選択信号を与える走査電圧波形を印加し、
   前記選択期間を分割して複数のサブ選択期間を設け、前記選択期間内を分割した複数のサブ選択期間どうしでは走査パターンが異なっており、前記選択期間内を分割した複数のサブ選択期間どうしでは、各々同じ表示データに対して、前記異なる走査パターンとの不一致数を判定することにより前記信号線への印加電圧を決定する駆動と、
   前記選択期間を分割しない駆動と、
   が切り替え可能なことを特徴とする表示装置の駆動回路。
3. 請求項１または２に記載の表示装置の駆動回路を備えたことを特徴とする表示装置。

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