JPH06260851A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06260851A JPH06260851A JP5048405A JP4840593A JPH06260851A JP H06260851 A JPH06260851 A JP H06260851A JP 5048405 A JP5048405 A JP 5048405A JP 4840593 A JP4840593 A JP 4840593A JP H06260851 A JPH06260851 A JP H06260851A
- Authority
- JP
- Japan
- Prior art keywords
- input
- offset voltage
- converter
- differential amplifier
- amplifier circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 差動増幅回路を内蔵した半導体集積回路にお
いて、被測定入力と基準入力を切替えるスイッチを設
け、また差動増幅回路の出力にはＡＤコンバータを接続
して、差動増幅回路で生じたオフセット電圧をデジタル
的に補正する。 【構成】 オペアンプ７の入力にスイッチＳＷＡ２，Ｓ
ＷＢ３を設け、入力信号を被測定入力と基準入力に切替
可能にし、オペアンプ７の出力にはＡＤコンバータ８を
接続するＣＰＵ１０はＡＤコンバータ８，制御レジスタ
９、メモリ１３をアクセス可能とする、オフセット補正
は入力信号を被測定入力と基準入力の両方を測定し、Ｃ
ＰＵ１０による演算によりオフセット電圧の補正を行
う。
いて、被測定入力と基準入力を切替えるスイッチを設
け、また差動増幅回路の出力にはＡＤコンバータを接続
して、差動増幅回路で生じたオフセット電圧をデジタル
的に補正する。 【構成】 オペアンプ７の入力にスイッチＳＷＡ２，Ｓ
ＷＢ３を設け、入力信号を被測定入力と基準入力に切替
可能にし、オペアンプ７の出力にはＡＤコンバータ８を
接続するＣＰＵ１０はＡＤコンバータ８，制御レジスタ
９、メモリ１３をアクセス可能とする、オフセット補正
は入力信号を被測定入力と基準入力の両方を測定し、Ｃ
ＰＵ１０による演算によりオフセット電圧の補正を行
う。
Description
【０００１】
【産業上の利用分野】この発明は、差動増幅回路に生じ
るオフセット電圧の補正回路に関する。
るオフセット電圧の補正回路に関する。
【０００２】
【従来の技術】従来、図２に示すように差動増幅回路で
は、利得設定用抵抗ＲＡ４Ａ，ＲＢ４Ｂ，ＲＣ４Ｃの比
で利得がきまり、アナログ信号出力端子ＯＵＴ１６に生
じるオフセット電圧の補正にオフセット電圧補正用抵抗
ＲＤ５，ＲＥ６が必要である。この例を半導体集積回路
に集積したとき、外部に必要な端子は、アナログ信号入
力端子ＩＮ１，アナログ信号出力端子ＯＵＴ１３，Ｔ1
１４，Ｔ2 １５の４端子となり、オフセット電圧を補正
するには、アナログ信号入力端子ＩＮ1 をグランドレベ
ルに固定し、アナログ信号出力端子ＯＵＴ１３に生じる
オフセット電圧をオフセット補正用端子Ｔ1 １４，Ｔ2
１５に接続したオフセット補正抵抗ＲＥ６によって補正
していた。またオフセット電圧補正抵抗ＲＥ６も内蔵し
製造工程上でレーザー等によって抵抗値の補正方法も知
られていた。
は、利得設定用抵抗ＲＡ４Ａ，ＲＢ４Ｂ，ＲＣ４Ｃの比
で利得がきまり、アナログ信号出力端子ＯＵＴ１６に生
じるオフセット電圧の補正にオフセット電圧補正用抵抗
ＲＤ５，ＲＥ６が必要である。この例を半導体集積回路
に集積したとき、外部に必要な端子は、アナログ信号入
力端子ＩＮ１，アナログ信号出力端子ＯＵＴ１３，Ｔ1
１４，Ｔ2 １５の４端子となり、オフセット電圧を補正
するには、アナログ信号入力端子ＩＮ1 をグランドレベ
ルに固定し、アナログ信号出力端子ＯＵＴ１３に生じる
オフセット電圧をオフセット補正用端子Ｔ1 １４，Ｔ2
１５に接続したオフセット補正抵抗ＲＥ６によって補正
していた。またオフセット電圧補正抵抗ＲＥ６も内蔵し
製造工程上でレーザー等によって抵抗値の補正方法も知
られていた。
【０００３】
【発明が解決しようとする課題】しかし、従来の差動増
幅回路で生じるオフセット電圧補正回路では、下記の課
題があった。 半導体集積回路として、差動増幅回路を集積した場
合、オフセット電圧補正用端子アナログ信号出力端子を
必要とし、多くの要素を集積するときに、端子数が増え
半導体集積回路の面積が大きくなり、コスト高になると
共に歩留りも低下していた。
幅回路で生じるオフセット電圧補正回路では、下記の課
題があった。 半導体集積回路として、差動増幅回路を集積した場
合、オフセット電圧補正用端子アナログ信号出力端子を
必要とし、多くの要素を集積するときに、端子数が増え
半導体集積回路の面積が大きくなり、コスト高になると
共に歩留りも低下していた。
【０００４】外付けに補正用抵抗をつけることは、コ
スト高となり、またその抵抗を調整する工程が増え、コ
スト高となっていた。 補正用抵抗も半導体集積回路に内蔵した場合、製造工
程上に調整工程が加わりコスト高となっていた。
スト高となり、またその抵抗を調整する工程が増え、コ
スト高となっていた。 補正用抵抗も半導体集積回路に内蔵した場合、製造工
程上に調整工程が加わりコスト高となっていた。
【０００５】また、一度調整したオフセット電圧は、後
から再調整することは困難で温度変化や経年変化による
ずれを補正できなかった。そこで、この発明の目的は従
来のこのような課題を解決するために差動増幅回路で生
じるオフセット電圧の補正を容易に行うことにある。
から再調整することは困難で温度変化や経年変化による
ずれを補正できなかった。そこで、この発明の目的は従
来のこのような課題を解決するために差動増幅回路で生
じるオフセット電圧の補正を容易に行うことにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、この発明は差動増幅回路を内蔵した半導体集積回路
において、差動増幅回路は利得調整用抵抗、オフセット
電圧補正用抵抗を全て内蔵し、アナログ信号入力部分に
スイッチを設け、スイッチは外部アナログ信号と、基準
電圧を切替えられる構成とし、差動増幅回路の出力はＡ
Ｄコンバータに直接入力し、ＣＰＵは、ＡＤコンバー
タ、メモリ、スイッチを制御できる構成とした。
に、この発明は差動増幅回路を内蔵した半導体集積回路
において、差動増幅回路は利得調整用抵抗、オフセット
電圧補正用抵抗を全て内蔵し、アナログ信号入力部分に
スイッチを設け、スイッチは外部アナログ信号と、基準
電圧を切替えられる構成とし、差動増幅回路の出力はＡ
Ｄコンバータに直接入力し、ＣＰＵは、ＡＤコンバー
タ、メモリ、スイッチを制御できる構成とした。
【０００７】
【作用】上記のように構成された差動増幅回路を内蔵し
た半導体集積回路において、差動増幅回路のオフセット
電圧が必要なとき、まずＣＰＵの命令でスイッチを基準
電圧側とし、ＡＤ変換を行う。ＡＤ変換をして得られた
データをメモリに蓄える。次にスイッチを本来の外部ア
ナログ信号側にしてＡＤ変換を行う。ＡＤ変換をして得
られたデータから、基準電圧の時のデータをＣＰＵによ
り演算することにより、オフセット電圧分を取り除いた
正確な外部アナログ信号が測定でき機械的なオフセット
電圧補正が必要となる。
た半導体集積回路において、差動増幅回路のオフセット
電圧が必要なとき、まずＣＰＵの命令でスイッチを基準
電圧側とし、ＡＤ変換を行う。ＡＤ変換をして得られた
データをメモリに蓄える。次にスイッチを本来の外部ア
ナログ信号側にしてＡＤ変換を行う。ＡＤ変換をして得
られたデータから、基準電圧の時のデータをＣＰＵによ
り演算することにより、オフセット電圧分を取り除いた
正確な外部アナログ信号が測定でき機械的なオフセット
電圧補正が必要となる。
【０００８】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１において、アナログ信号入力端子ＩＮ１
はスイッチＳＷＡ２に接続される。スイッチＳＷＡ２の
もう一方は、利得設定用抵抗ＲＡ４Ａに接続する。スイ
ッチＳＷＢ３は、グランドと利得設定用抵抗ＲＡ４Ａに
接続する。スイッチＳＷＡ２，ＳＷＢ３には制御レジス
タ９の出力コントロール信号ＣＴＬ１２がコントロール
信号として接続される。
説明する。図１において、アナログ信号入力端子ＩＮ１
はスイッチＳＷＡ２に接続される。スイッチＳＷＡ２の
もう一方は、利得設定用抵抗ＲＡ４Ａに接続する。スイ
ッチＳＷＢ３は、グランドと利得設定用抵抗ＲＡ４Ａに
接続する。スイッチＳＷＡ２，ＳＷＢ３には制御レジス
タ９の出力コントロール信号ＣＴＬ１２がコントロール
信号として接続される。
【０００９】差動増幅回路は、利得調整用抵抗ＲＡ４
Ａ，ＲＢ４Ｂ，ＲＣ４Ｃとオフセット電圧補正用抵抗Ｒ
Ｄ５，ＲＥ６とオペアンプ７とで構成される。前記のよ
うに構成された差動増幅回路の出力は直接ＡＤコンバー
タ８の入力に接続する。ＣＰＵ１０はＡＤコンバータ
８、制御レジスタ９、メモリ１３にデータバス１１で互
いに接続され、ＣＰＵ１０によりコントロール可能とな
っている。なお、本発明ではスイッチＳＷＢ３の入力は
グランドとしたが、この基準電圧のレベルは問わないも
のとする。
Ａ，ＲＢ４Ｂ，ＲＣ４Ｃとオフセット電圧補正用抵抗Ｒ
Ｄ５，ＲＥ６とオペアンプ７とで構成される。前記のよ
うに構成された差動増幅回路の出力は直接ＡＤコンバー
タ８の入力に接続する。ＣＰＵ１０はＡＤコンバータ
８、制御レジスタ９、メモリ１３にデータバス１１で互
いに接続され、ＣＰＵ１０によりコントロール可能とな
っている。なお、本発明ではスイッチＳＷＢ３の入力は
グランドとしたが、この基準電圧のレベルは問わないも
のとする。
【００１０】次に、図１により本発明に係る差動増幅回
路のオフセット電圧補正の動作について説明する。アナ
ログ信号入力端子ＩＮ１の電圧を測定するには、まずＣ
ＰＵ１０より制御レジスタ９にコントロール信号ＣＴＬ
１２をスイッチＳＷＢ３側の入力が差動増幅回路に入力
するように命令を与える。差動増幅回路の入力は、スイ
ッチＳＷＢ３側が選択され、グランドレベルが入力され
る。
路のオフセット電圧補正の動作について説明する。アナ
ログ信号入力端子ＩＮ１の電圧を測定するには、まずＣ
ＰＵ１０より制御レジスタ９にコントロール信号ＣＴＬ
１２をスイッチＳＷＢ３側の入力が差動増幅回路に入力
するように命令を与える。差動増幅回路の入力は、スイ
ッチＳＷＢ３側が選択され、グランドレベルが入力され
る。
【００１１】次に、ＣＰＵ１０よりＡＤコンバータ８に
ＡＤ変換実行の命令を与え、ＡＤコンバータ８によるＡ
Ｄ変換を行う。ＡＤ変換が終了したら、ＡＤ変換して得
られたデジタルデータをＡＤコンバータ８よりＣＰＵ１
０によってメモリ１３に蓄えておく。そして、ＣＰＵ１
０より制御レジスタ９にコントロール信号ＣＴＬ１２を
スイッチＳＷＡ２側の入力が差動増幅回路に入力するよ
うに命令を与える。差動増幅回路の入力はスイッチＳＷ
Ａ２側が選択され、本来のアナログ入力端子ＩＮ１の電
圧が入力される。
ＡＤ変換実行の命令を与え、ＡＤコンバータ８によるＡ
Ｄ変換を行う。ＡＤ変換が終了したら、ＡＤ変換して得
られたデジタルデータをＡＤコンバータ８よりＣＰＵ１
０によってメモリ１３に蓄えておく。そして、ＣＰＵ１
０より制御レジスタ９にコントロール信号ＣＴＬ１２を
スイッチＳＷＡ２側の入力が差動増幅回路に入力するよ
うに命令を与える。差動増幅回路の入力はスイッチＳＷ
Ａ２側が選択され、本来のアナログ入力端子ＩＮ１の電
圧が入力される。
【００１２】前回と同様にＣＰＵ１０よりＡＤコンバー
タ８にＡＤ変換実行の命令を与え、ＡＤコンバータ８に
よるＡＤ変換を行う。ＡＤ変換が終了したら、前回行っ
たグランドレベルでのＡＤ変換を実行してメモリ１３に
蓄えられているデジタルデータを今回ＡＤ変換をして得
られたデジタルデータに、ＣＰＵ１０により引き算をす
る。グランドレベルをＡＤ変換して得られたデータはオ
フセット電圧になるため、アナログ入力電圧からオフセ
ット電圧を引いた値は正しいアナログ入力電圧となるわ
けである。
タ８にＡＤ変換実行の命令を与え、ＡＤコンバータ８に
よるＡＤ変換を行う。ＡＤ変換が終了したら、前回行っ
たグランドレベルでのＡＤ変換を実行してメモリ１３に
蓄えられているデジタルデータを今回ＡＤ変換をして得
られたデジタルデータに、ＣＰＵ１０により引き算をす
る。グランドレベルをＡＤ変換して得られたデータはオ
フセット電圧になるため、アナログ入力電圧からオフセ
ット電圧を引いた値は正しいアナログ入力電圧となるわ
けである。
【００１３】ここで、オフセット電圧補正用抵抗ＲＤ
５，ＲＥ６は製造上のばらつき、温度、経年変化等のオ
フセット電圧を変動させる要因の影響を受けても、必ず
グランドレベルよりもオフセット電圧は、大きくしてお
くことが重要である。もしも、オフセット電圧がグラン
ドレベルよりも小さくなってしまった場合には、正しい
測定はできなくなる。アナログ信号入力端子ＩＮ１の電
圧を測定するときに毎回前記のような手段で測定を行う
ことにより、温度変化や経年変化によるオフセット電圧
のずれも補正することができ、またＡＤコンバータ８自
体のオフセット誤差も補正することも可能となる。
５，ＲＥ６は製造上のばらつき、温度、経年変化等のオ
フセット電圧を変動させる要因の影響を受けても、必ず
グランドレベルよりもオフセット電圧は、大きくしてお
くことが重要である。もしも、オフセット電圧がグラン
ドレベルよりも小さくなってしまった場合には、正しい
測定はできなくなる。アナログ信号入力端子ＩＮ１の電
圧を測定するときに毎回前記のような手段で測定を行う
ことにより、温度変化や経年変化によるオフセット電圧
のずれも補正することができ、またＡＤコンバータ８自
体のオフセット誤差も補正することも可能となる。
【００１４】
【発明の効果】本発明は、以上説明したように差動増幅
回路の入力にスイッチを設け、差動増幅回路の出力にＡ
Ｄコンバータを接続し、ＣＰＵによりデジタル的にオフ
セット電圧を補正する構成とすることにより、半導体集
積回路の端子数を減らし、外付けのオフセット補正抵抗
も不要となる。またオフセット電圧補正用抵抗を調整す
る工程も省略できる効果がある。特に、測定時に毎回オ
フセット補正ができることから、温度変化や経年変化に
対しても正確に測定できる効果がある。
回路の入力にスイッチを設け、差動増幅回路の出力にＡ
Ｄコンバータを接続し、ＣＰＵによりデジタル的にオフ
セット電圧を補正する構成とすることにより、半導体集
積回路の端子数を減らし、外付けのオフセット補正抵抗
も不要となる。またオフセット電圧補正用抵抗を調整す
る工程も省略できる効果がある。特に、測定時に毎回オ
フセット補正ができることから、温度変化や経年変化に
対しても正確に測定できる効果がある。
【図１】本発明に係る半導体集積回路の説明図である。
【図２】従来の半導体集積回路の説明図である。
１ アナログ信号入力端子ＩＮ ２ スイッチＳＷＡ ３ スイッチＳＷＢ ４Ａ 利得調整用抵抗 ４Ｂ 利得調整用抵抗 ４Ｃ 利得調整用抵抗 ５ オフセット電圧補正用抵抗 ６ オフセット電圧補正用抵抗 ７ オペアンプ ８ ＡＤコンバータ ９ 制御レジスタ １０ ＣＰＵ １１ データバス １２ コントロール信号ＣＴＬ １３ メモリ １４ オフセット電圧補正用端子 １５ オフセット電圧補正用端子 １６ アナログ信号出力端子ＯＵＴ
Claims (3)
- 【請求項１】 差動増幅回路を内蔵した、半導体集積回
路において、前記差動増幅回路の利得設定手段と、前記
差動増幅回路のオフセット電圧補正手段と、 前記差動増幅回路の出力を測定するＡＤコンバータと、 前記ＡＤコンバータを制御する手段と、前記ＡＤコンバ
ータの出力を記憶する手段と、 前記差動増幅回路の入力を被測定入力と基準入力に切替
える手段と、 前記ＡＤコンバータの出力を記憶する手段に記憶された
データと前記ＡＤコンバータの出力とを演算する手段と
を有することを特徴とする半導体集積回路。 - 【請求項２】 前記オフセット電圧補正用手段によるオ
フセット電圧を前記基準入力より大きくしておくことを
特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記オフセット電圧補正用手段によるオ
フセット電圧を前記基準入力より小さくしておくことを
特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048405A JPH06260851A (ja) | 1993-03-09 | 1993-03-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048405A JPH06260851A (ja) | 1993-03-09 | 1993-03-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260851A true JPH06260851A (ja) | 1994-09-16 |
Family
ID=12802399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048405A Pending JPH06260851A (ja) | 1993-03-09 | 1993-03-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486635B1 (en) | 2000-03-02 | 2002-11-26 | Fujitsu Limited | Monitor signal output circuit, battery pack, battery voltage monitor circuit, battery system, apparatus, battery voltage monitor method, and battery voltage monitor program storage medium |
| US7015849B2 (en) | 2002-11-08 | 2006-03-21 | Olympus Corporation | Control circuit |
-
1993
- 1993-03-09 JP JP5048405A patent/JPH06260851A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486635B1 (en) | 2000-03-02 | 2002-11-26 | Fujitsu Limited | Monitor signal output circuit, battery pack, battery voltage monitor circuit, battery system, apparatus, battery voltage monitor method, and battery voltage monitor program storage medium |
| EP1736785A1 (en) | 2000-03-02 | 2006-12-27 | Fujitsu Limited | Battery voltage monitoring |
| US7015849B2 (en) | 2002-11-08 | 2006-03-21 | Olympus Corporation | Control circuit |
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