JPH0685669A - オートゼロ補正回路 - Google Patents
オートゼロ補正回路Info
- Publication number
- JPH0685669A JPH0685669A JP29587191A JP29587191A JPH0685669A JP H0685669 A JPH0685669 A JP H0685669A JP 29587191 A JP29587191 A JP 29587191A JP 29587191 A JP29587191 A JP 29587191A JP H0685669 A JPH0685669 A JP H0685669A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- voltage
- input
- turned
- zero correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】
【目的】 スイッチング動作に伴うチャージインジェク
ションによる測定誤差を軽減できるオートゼロ補正回路
を実現することにある。 【構成】 入力電圧とアース電圧をそれぞれスイッチを
介して交互に入力するように構成されたオートゼロ補正
回路において、アース電圧の測定周期を入力電圧の測定
周期よりも長くしたことを特徴とする。
ションによる測定誤差を軽減できるオートゼロ補正回路
を実現することにある。 【構成】 入力電圧とアース電圧をそれぞれスイッチを
介して交互に入力するように構成されたオートゼロ補正
回路において、アース電圧の測定周期を入力電圧の測定
周期よりも長くしたことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、オートゼロ補正回路に
関するものであり、詳しくは、半導体スイッチのチャー
ジインジェクションの影響の軽減に関するものである。
関するものであり、詳しくは、半導体スイッチのチャー
ジインジェクションの影響の軽減に関するものである。
【0002】
【従来の技術】一般に、A/D変換器を用いた測定装置
では、ゼロ点の精度を高めるために、自動的にアース電
圧を測定してゼロ点のレベルを校正するオートゼロキャ
リブレーションが行われている。
では、ゼロ点の精度を高めるために、自動的にアース電
圧を測定してゼロ点のレベルを校正するオートゼロキャ
リブレーションが行われている。
【0003】図2はこのようなオートゼロキャリブレー
ションのために従来から用いられているオートゼロ補正
回路の一例を示す回路図である。図において、入力信号
が加えられる入力端子1は、抵抗RとコンデンサCで構
成される入力フィルタ2および制御信号Mで駆動される
スイッチ3を介してアンプ4に接続されている。一方、
アンプ4の入力端子は制御信号Zで駆動されるスイッチ
5を介してアースにも接続されている。そして、アンプ
4の出力端子にはA/D変換器6が接続され、A/D変
換器6の出力端子はCPU7に接続されている。なお、
スイッチ3,5を駆動する制御信号M,ZはCPU7か
ら出力される。
ションのために従来から用いられているオートゼロ補正
回路の一例を示す回路図である。図において、入力信号
が加えられる入力端子1は、抵抗RとコンデンサCで構
成される入力フィルタ2および制御信号Mで駆動される
スイッチ3を介してアンプ4に接続されている。一方、
アンプ4の入力端子は制御信号Zで駆動されるスイッチ
5を介してアースにも接続されている。そして、アンプ
4の出力端子にはA/D変換器6が接続され、A/D変
換器6の出力端子はCPU7に接続されている。なお、
スイッチ3,5を駆動する制御信号M,ZはCPU7か
ら出力される。
【0004】図3は図2の動作を説明するタイミングチ
ャートである。スイッチ3を駆動する制御信号Mおよび
スイッチ5を駆動する制御信号Zは、互いに一方がオフ
になってから他方がオンになるように関連付けられてい
る。A/D変換器6は、スイッチ3がオンでスイッチ5
がオフの状態で入力電圧M0,M1,M2,…をA/D変
換し、スイッチ3がオフでスイッチ5がオンの状態でア
ース電圧Z0,Z1,Z 2,…をA/D変換する。そし
て、CPU7は、これら入力電圧とアース電圧の差(M
0−Z0),(M1−Z1),(M2−Z2),…を測定値と
して出力する。
ャートである。スイッチ3を駆動する制御信号Mおよび
スイッチ5を駆動する制御信号Zは、互いに一方がオフ
になってから他方がオンになるように関連付けられてい
る。A/D変換器6は、スイッチ3がオンでスイッチ5
がオフの状態で入力電圧M0,M1,M2,…をA/D変
換し、スイッチ3がオフでスイッチ5がオンの状態でア
ース電圧Z0,Z1,Z 2,…をA/D変換する。そし
て、CPU7は、これら入力電圧とアース電圧の差(M
0−Z0),(M1−Z1),(M2−Z2),…を測定値と
して出力する。
【0005】このような処理を行うことにより、アンプ
4およびA/D変換器6のオフセッの影響を取り除くこ
とができる。これは、とりわけ熱電対などのμVレベル
の微小入力を測定する場合に有効である。
4およびA/D変換器6のオフセッの影響を取り除くこ
とができる。これは、とりわけ熱電対などのμVレベル
の微小入力を測定する場合に有効である。
【0006】ところで、このような回路における問題点
はスイッチ3,5にある。すなわち、これらのスイッチ
3,5は、その動作原理からオン,オフ回数が多いため
に機械的な接点を持ったスイッチ(リレー)は使えな
い。そこで、J−FET,MOS−FET,C−MOS
アナログスイッチなどの半導体スイッチが用いられてい
る。
はスイッチ3,5にある。すなわち、これらのスイッチ
3,5は、その動作原理からオン,オフ回数が多いため
に機械的な接点を持ったスイッチ(リレー)は使えな
い。そこで、J−FET,MOS−FET,C−MOS
アナログスイッチなどの半導体スイッチが用いられてい
る。
【0007】図4はスイッチ3としてJ−FETを用い
た場合の回路図である。図において、J−FET8のソ
ースは抵抗RとコンデンサCの接続点に接続され、ドレ
インはアンプ4として用いる演算増幅器9の非反転入力
端子に接続されている。この演算増幅器9の出力端子は
抵抗10と11の直列回路を介してアースに接続され、
これら抵抗10と11の接続点は非反転入力端子に接続
されるとともにバッファアンプ12および抵抗13を介
してJ−FET8のゲートに接続されている。また、こ
のJ−FET8のゲートにはトランジスタ14のコレク
タが接続されている。このトランジスタ14のエミッタ
は電源−Vsに接続され、ベースには抵抗15を介して
制御信号Mの入力端子16が接続されている。
た場合の回路図である。図において、J−FET8のソ
ースは抵抗RとコンデンサCの接続点に接続され、ドレ
インはアンプ4として用いる演算増幅器9の非反転入力
端子に接続されている。この演算増幅器9の出力端子は
抵抗10と11の直列回路を介してアースに接続され、
これら抵抗10と11の接続点は非反転入力端子に接続
されるとともにバッファアンプ12および抵抗13を介
してJ−FET8のゲートに接続されている。また、こ
のJ−FET8のゲートにはトランジスタ14のコレク
タが接続されている。このトランジスタ14のエミッタ
は電源−Vsに接続され、ベースには抵抗15を介して
制御信号Mの入力端子16が接続されている。
【0008】
【発明が解決しようとする課題】ところが、図4の構成
では、J−FET8のゲート・ソース間が容量結合され
ていることから、図5に示すようにゲート電圧VGの一
部が入力電圧Vinに飛び込んでしまうチャージインジェ
クションという問題がある。このようなにチャージイン
ジェクションが発生すると測定値が変化してしまい好ま
しくない。
では、J−FET8のゲート・ソース間が容量結合され
ていることから、図5に示すようにゲート電圧VGの一
部が入力電圧Vinに飛び込んでしまうチャージインジェ
クションという問題がある。このようなにチャージイン
ジェクションが発生すると測定値が変化してしまい好ま
しくない。
【0009】このような現象は、 入力部にR−Cフィルタなど、電荷を蓄えるものがあ
る 入力電圧とアース電圧の切り換え周期が短い 場合などに大きな影響を及ぼす。しかし、のR−Cフ
ィルタは測定結果のS/N向上のためには不可欠であ
り、は測定動作の高速化要求の高まりに対して避けら
れない問題である。なお、これらはJ−FETに固有の
問題ではなく、MOS−FET,C−MOSアナログス
イッチについても共通に発生する。本発明はこのような
問題点を解決するものであり、その目的は、スイッチン
グ動作に伴うチャージインジェクションによる測定誤差
を軽減できるオートゼロ補正回路を実現することにあ
る。
る 入力電圧とアース電圧の切り換え周期が短い 場合などに大きな影響を及ぼす。しかし、のR−Cフ
ィルタは測定結果のS/N向上のためには不可欠であ
り、は測定動作の高速化要求の高まりに対して避けら
れない問題である。なお、これらはJ−FETに固有の
問題ではなく、MOS−FET,C−MOSアナログス
イッチについても共通に発生する。本発明はこのような
問題点を解決するものであり、その目的は、スイッチン
グ動作に伴うチャージインジェクションによる測定誤差
を軽減できるオートゼロ補正回路を実現することにあ
る。
【0010】
【課題を解決するための手段】本発明は、このような問
題点を解決するために、入力電圧とアース電圧をそれぞ
れスイッチを介して交互に入力するように構成されたオ
ートゼロ補正回路において、アース電圧の測定周期を入
力電圧の測定周期よりも長くしたことを特徴とする。
題点を解決するために、入力電圧とアース電圧をそれぞ
れスイッチを介して交互に入力するように構成されたオ
ートゼロ補正回路において、アース電圧の測定周期を入
力電圧の測定周期よりも長くしたことを特徴とする。
【0011】
【作用】このような本発明では、入力電圧とアース電圧
を切り換えるためのスイッチング動作は従来よりも少な
くなる。これにより、チャージインジェクションが発生
する機会が減り、チャージインジェクションによる測定
誤差を軽減できる。
を切り換えるためのスイッチング動作は従来よりも少な
くなる。これにより、チャージインジェクションが発生
する機会が減り、チャージインジェクションによる測定
誤差を軽減できる。
【0012】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。本発明の回路構成は図2と同様であり、スイッチン
グの動作タイミングが異なっている。図1は本発明の一
実施例を示すタイミングチャートである。すなわち、図
1の例では、入力電圧を4回測定する毎にアース電圧を
1回測定している。そして、オートゼロ補正演算は、従
来と同様に、アース電圧を用いてCPU7で行う。
る。本発明の回路構成は図2と同様であり、スイッチン
グの動作タイミングが異なっている。図1は本発明の一
実施例を示すタイミングチャートである。すなわち、図
1の例では、入力電圧を4回測定する毎にアース電圧を
1回測定している。そして、オートゼロ補正演算は、従
来と同様に、アース電圧を用いてCPU7で行う。
【0013】このようにスイッチング駆動することによ
り、チャージインジェクションが発生する機会は従来の
駆動に比べて1/4に減り、チャージインジェクション
による測定誤差を軽減できる。なお、入力電圧とアース
電圧を測定する回数の関係は4:1に限るものではなく
てN(Nは2以上の整数):1であればよく、従来のよ
うな1:1の回数関係に比べてチャージインジェクショ
ンが発生する機会は1/Nに減り、チャージインジェク
ションによる測定誤差を少なくできる。
り、チャージインジェクションが発生する機会は従来の
駆動に比べて1/4に減り、チャージインジェクション
による測定誤差を軽減できる。なお、入力電圧とアース
電圧を測定する回数の関係は4:1に限るものではなく
てN(Nは2以上の整数):1であればよく、従来のよ
うな1:1の回数関係に比べてチャージインジェクショ
ンが発生する機会は1/Nに減り、チャージインジェク
ションによる測定誤差を少なくできる。
【0014】また、スイッチング直後の測定値はチャー
ジインジェクションの影響を受けるので、CPU7によ
り測定値を平均化したり、デジタルフィルタなどでノイ
ズ的な測定値の変動を除去する手段を設ければよい。
ジインジェクションの影響を受けるので、CPU7によ
り測定値を平均化したり、デジタルフィルタなどでノイ
ズ的な測定値の変動を除去する手段を設ければよい。
【0015】図6は本発明に適した他の回路図であり、
入力電圧系統に光絶縁型スイッチ17を設けたものであ
る。この光絶縁型スイッチ17は、受光素子の出力電圧
でオンオフ駆動されるMOSFET18とMOSFET
18の受光素子を照射するように配置された発光ダイオ
ード19とで構成されている。なお、発光ダイオード1
9のアノードは抵抗20を介して電源+Vに接続され、
カソードはトランジスタ21のコレクタに接続されてい
る。また、トランジスタ21のベースにはCPU7から
制御信号Mが加えられ、エミッタは接地されている。
入力電圧系統に光絶縁型スイッチ17を設けたものであ
る。この光絶縁型スイッチ17は、受光素子の出力電圧
でオンオフ駆動されるMOSFET18とMOSFET
18の受光素子を照射するように配置された発光ダイオ
ード19とで構成されている。なお、発光ダイオード1
9のアノードは抵抗20を介して電源+Vに接続され、
カソードはトランジスタ21のコレクタに接続されてい
る。また、トランジスタ21のベースにはCPU7から
制御信号Mが加えられ、エミッタは接地されている。
【0016】このように構成される光絶縁型スイッチ1
7のMOSFET18と発光ダイオード19は、物理的
な距離が比較的大きくとられているので容量結合は小さ
くなり、電気的には完全に絶縁されている。従って、制
御信号が入力電圧系統に飛び込む量は極めて小さくな
り、入力電圧系統に大きなフィルタが接続されても、高
速にオンオフを繰り返しても、高精度の測定が可能であ
り、本発明のように駆動することによりさらに精度の高
い測定が実現できる。
7のMOSFET18と発光ダイオード19は、物理的
な距離が比較的大きくとられているので容量結合は小さ
くなり、電気的には完全に絶縁されている。従って、制
御信号が入力電圧系統に飛び込む量は極めて小さくな
り、入力電圧系統に大きなフィルタが接続されても、高
速にオンオフを繰り返しても、高精度の測定が可能であ
り、本発明のように駆動することによりさらに精度の高
い測定が実現できる。
【0017】
【発明の効果】以上説明したように、本発明によれば、
スイッチ動作に起因した測定値の変化の少ないオートゼ
ロ補正回路が実現でき、A/D変換器を用いた各種の測
定装置の高速化,高精度化に有効である。
スイッチ動作に起因した測定値の変化の少ないオートゼ
ロ補正回路が実現でき、A/D変換器を用いた各種の測
定装置の高速化,高精度化に有効である。
【図1】本発明の動作を説明するタイミングチャートで
ある。
ある。
【図2】従来から用いられているオートゼロ補正回路の
一例を示す回路図である。
一例を示す回路図である。
【図3】従来の動作を説明するタイミングチャートであ
る。
る。
【図4】入力系統のスイッチとしてJ−FETを用いた
回路図である。
回路図である。
【図5】図4の動作波形図である。
【図6】本発明に適した他の回路図である。
1 入力端子 2 R−Cフィルタ 3 入力電圧系統スイッチ 4 アンプ 5 アース系統スイッチ 6 A/D変換器 7 CPU 17 光絶縁型MOSスイッチ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年9月14日
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図1
【補正方法】変更
【補正内容】
【図1】
Claims (1)
- 【請求項1】入力電圧とアース電圧をそれぞれスイッチ
を介して交互に入力するように構成されたオートゼロ補
正回路において、 アース電圧の測定周期を入力電圧の測定周期よりも長く
したことを特徴とするオートゼロ補正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29587191A JPH0685669A (ja) | 1991-11-12 | 1991-11-12 | オートゼロ補正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29587191A JPH0685669A (ja) | 1991-11-12 | 1991-11-12 | オートゼロ補正回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685669A true JPH0685669A (ja) | 1994-03-25 |
Family
ID=17826261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29587191A Pending JPH0685669A (ja) | 1991-11-12 | 1991-11-12 | オートゼロ補正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0685669A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002237744A (ja) * | 2001-02-08 | 2002-08-23 | Hioki Ee Corp | Fetスイッチおよびオートゼロ補正回路 |
JP2006253909A (ja) * | 2005-03-09 | 2006-09-21 | Fujitsu Ltd | 半導体装置 |
JP2007024625A (ja) * | 2005-07-14 | 2007-02-01 | Yazaki Corp | 電圧測定方法および電圧測定装置 |
JP2009002758A (ja) * | 2007-06-20 | 2009-01-08 | Hioki Ee Corp | インピーダンス測定装置 |
JP2009282050A (ja) * | 2009-09-03 | 2009-12-03 | Nec Access Technica Ltd | 電流検出装置 |
JP2010276386A (ja) * | 2009-05-26 | 2010-12-09 | Panasonic Electric Works Co Ltd | 電圧検出器および電源装置および点灯装置および電力計測システム |
-
1991
- 1991-11-12 JP JP29587191A patent/JPH0685669A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002237744A (ja) * | 2001-02-08 | 2002-08-23 | Hioki Ee Corp | Fetスイッチおよびオートゼロ補正回路 |
JP4705724B2 (ja) * | 2001-02-08 | 2011-06-22 | 日置電機株式会社 | オートゼロ補正回路 |
JP2006253909A (ja) * | 2005-03-09 | 2006-09-21 | Fujitsu Ltd | 半導体装置 |
JP2007024625A (ja) * | 2005-07-14 | 2007-02-01 | Yazaki Corp | 電圧測定方法および電圧測定装置 |
JP2009002758A (ja) * | 2007-06-20 | 2009-01-08 | Hioki Ee Corp | インピーダンス測定装置 |
JP2010276386A (ja) * | 2009-05-26 | 2010-12-09 | Panasonic Electric Works Co Ltd | 電圧検出器および電源装置および点灯装置および電力計測システム |
JP2009282050A (ja) * | 2009-09-03 | 2009-12-03 | Nec Access Technica Ltd | 電流検出装置 |
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