JPH06259254A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH06259254A JPH06259254A JP5083158A JP8315893A JPH06259254A JP H06259254 A JPH06259254 A JP H06259254A JP 5083158 A JP5083158 A JP 5083158A JP 8315893 A JP8315893 A JP 8315893A JP H06259254 A JPH06259254 A JP H06259254A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
- G06F9/4486—Formation of subprogram jump address
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 データメモリと復帰データ用記憶装置とアド
レス発生器とを有している、データ処理装置におけるプ
ログラム飛越しの発生時に、復帰データを記憶しかつ読
出す装置において、復帰データの高速記憶および読み出
しを可能にする。 【構成】 アドレス発生器１０はスイッチ１４を介して
同時に２つの連続するアドレスを発生し、プログラム飛
越しの発生時に第１アドレスが、復帰の発生時にデータ
メモリのアドレス入力側に供給され、プログラム飛越し
後、古い第１アドレスに等しい新しい第２アドレスと古
い第１アドレスに１だけインクリメントされたのに等し
い新しい第１アドレスとが発生され、復帰後ただちに、
古い第２アドレスに等しい新しい第１アドレスと古い第
２アドレスに１だけインクリメントされたのに等しい新
しい第２アドレスとが発生される。
レス発生器とを有している、データ処理装置におけるプ
ログラム飛越しの発生時に、復帰データを記憶しかつ読
出す装置において、復帰データの高速記憶および読み出
しを可能にする。 【構成】 アドレス発生器１０はスイッチ１４を介して
同時に２つの連続するアドレスを発生し、プログラム飛
越しの発生時に第１アドレスが、復帰の発生時にデータ
メモリのアドレス入力側に供給され、プログラム飛越し
後、古い第１アドレスに等しい新しい第２アドレスと古
い第１アドレスに１だけインクリメントされたのに等し
い新しい第１アドレスとが発生され、復帰後ただちに、
古い第２アドレスに等しい新しい第１アドレスと古い第
２アドレスに１だけインクリメントされたのに等しい新
しい第２アドレスとが発生される。
Description
【０００１】
【産業上の利用分野】本発明は、大容量のデータメモリ
と、復帰データ、例えばプログラムアドレス用記憶装置
と、それぞれのプログラム飛越しに応答して、先行する
プログラムに依存して発生されるアドレスに隣接するア
ドレスまたは先行する復帰に依存して発生されるアドレ
スを発生し、かつそれぞれの復帰に応答して、先行する
プログラム飛越しに依存して活性化されるアドレスまた
は先行する復帰に依存して発生されるアドレスに隣接す
るアドレスを発生する、前記記憶装置に対するアドレス
発生器とを有している、データ処理装置におけるプログ
ラム飛越しの発生時に、前記復帰データを記憶しかつ読
み出す装置に関する。
と、復帰データ、例えばプログラムアドレス用記憶装置
と、それぞれのプログラム飛越しに応答して、先行する
プログラムに依存して発生されるアドレスに隣接するア
ドレスまたは先行する復帰に依存して発生されるアドレ
スを発生し、かつそれぞれの復帰に応答して、先行する
プログラム飛越しに依存して活性化されるアドレスまた
は先行する復帰に依存して発生されるアドレスに隣接す
るアドレスを発生する、前記記憶装置に対するアドレス
発生器とを有している、データ処理装置におけるプログ
ラム飛越しの発生時に、前記復帰データを記憶しかつ読
み出す装置に関する。
【０００２】
【従来の技術】飛越しは、サブプログラムが１つのプロ
グラム内で呼び出されたときまたは例えば外部の、１つ
のプログラム実行期間に割り込み要求が生じたときプロ
グラム実行において発生する可能性がある。これらの場
合に、プログラムアドレス計数器は、重要なサブプログ
ラムまたは割り込みプログラムの開始アドレスにセット
されている。このプログラムの実行後一般に、プログラ
ム飛越しが行われたところの主プログラム、即ちいわば
飛越しが生じたところの同じ位置またはこの位置の後の
次の命令アドレスへの復帰が自動的に行われる。それ故
に、この位置または後続の命令アドレスは、飛越しの実
行の前に記憶されなければならない。
グラム内で呼び出されたときまたは例えば外部の、１つ
のプログラム実行期間に割り込み要求が生じたときプロ
グラム実行において発生する可能性がある。これらの場
合に、プログラムアドレス計数器は、重要なサブプログ
ラムまたは割り込みプログラムの開始アドレスにセット
されている。このプログラムの実行後一般に、プログラ
ム飛越しが行われたところの主プログラム、即ちいわば
飛越しが生じたところの同じ位置またはこの位置の後の
次の命令アドレスへの復帰が自動的に行われる。それ故
に、この位置または後続の命令アドレスは、飛越しの実
行の前に記憶されなければならない。
【０００３】しばしば、別のプログラム飛越しがサブプ
ログラムまたは割り込みプログラムの中に生じ、その結
果結局、２、３のサブプログラムまたは割り込みプログ
ラムが入れ子され、それに関連した復帰データ、即ち例
えば飛越し位置における命令アドレスは、所謂スタック
に記憶しなければならない。
ログラムまたは割り込みプログラムの中に生じ、その結
果結局、２、３のサブプログラムまたは割り込みプログ
ラムが入れ子され、それに関連した復帰データ、即ち例
えば飛越し位置における命令アドレスは、所謂スタック
に記憶しなければならない。
【０００４】更に、１プログラム内に、別のデータ、例
えば実際のプログラムまたはより高いレベルのプログラ
ムにおいて使用される計算結果が発生する可能性があ
る。それ故に、“復帰データ”という用語は以下、プロ
グラム飛越しの命令アドレスのみならず、プログラム飛
越しに基づいてまたはプログラム飛越しの後に形成され
るデータであって、復帰の期間または復帰の後、より高
いレベルのプログラムにおいて要求されかつ一時的にス
タックに記憶されるすべてのデータを意味している。
えば実際のプログラムまたはより高いレベルのプログラ
ムにおいて使用される計算結果が発生する可能性があ
る。それ故に、“復帰データ”という用語は以下、プロ
グラム飛越しの命令アドレスのみならず、プログラム飛
越しに基づいてまたはプログラム飛越しの後に形成され
るデータであって、復帰の期間または復帰の後、より高
いレベルのプログラムにおいて要求されかつ一時的にス
タックに記憶されるすべてのデータを意味している。
【０００５】それぞれの飛越し後に、次のプログラム飛
越しに基づいて復帰データを取り出すために次のレジス
タがアドレス指定されるレジスタバンクの形のスタック
を使用することが公知である。サブプログラムを実行し
かつ次のより高いレベルのプログラムへ復帰を行うべき
とき、書き込まれた最後のレジスタが、１だけデクリメ
ントすることによって個々のレジスタをアドレス指定す
ることによって読み出される。
越しに基づいて復帰データを取り出すために次のレジス
タがアドレス指定されるレジスタバンクの形のスタック
を使用することが公知である。サブプログラムを実行し
かつ次のより高いレベルのプログラムへ復帰を行うべき
とき、書き込まれた最後のレジスタが、１だけデクリメ
ントすることによって個々のレジスタをアドレス指定す
ることによって読み出される。
【０００６】このことを図１を参照して説明する。図１
には、連続的するアドレスｎ，ｎ＋１，ｎ＋２によって
示されている３つのレジスタを有するレジスタバンク２
が略示されている。復帰データがプログラム飛越しに基
づいてレジスタｎに書き込まれているものと仮定する。
この書き込み動作後ただちに、レジスタのアドレスをイ
ンクリメントすることができるので、左側に矢印で示さ
れているように、レジスタｎ＋１が既にアドレス指定さ
れている。最後のプログラム飛越しによって呼び出され
たサブプログラムの中で、その完了以前に新しいプログ
ラム飛越しが発生したとき、関連の復帰データは、既に
アドレス指定されているレジスタｎ＋１に直接書き込む
ことができる。それからアドレスは、レジスタｎ＋２に
インクリメントされる。しかし、最後のプログラム飛越
しによって呼び出されたサブプログラムがプログラム飛
越しなく終了すれば、このサブプログラムの終わりに、
復帰データを得るために、レジスタｎを読み出さなけれ
ばならない。その結果、まずアドレスは１だけデクリメ
ントしなければならず、そのために、損失時間を意味す
る少なくとも１クロックサイクルを要する。
には、連続的するアドレスｎ，ｎ＋１，ｎ＋２によって
示されている３つのレジスタを有するレジスタバンク２
が略示されている。復帰データがプログラム飛越しに基
づいてレジスタｎに書き込まれているものと仮定する。
この書き込み動作後ただちに、レジスタのアドレスをイ
ンクリメントすることができるので、左側に矢印で示さ
れているように、レジスタｎ＋１が既にアドレス指定さ
れている。最後のプログラム飛越しによって呼び出され
たサブプログラムの中で、その完了以前に新しいプログ
ラム飛越しが発生したとき、関連の復帰データは、既に
アドレス指定されているレジスタｎ＋１に直接書き込む
ことができる。それからアドレスは、レジスタｎ＋２に
インクリメントされる。しかし、最後のプログラム飛越
しによって呼び出されたサブプログラムがプログラム飛
越しなく終了すれば、このサブプログラムの終わりに、
復帰データを得るために、レジスタｎを読み出さなけれ
ばならない。その結果、まずアドレスは１だけデクリメ
ントしなければならず、そのために、損失時間を意味す
る少なくとも１クロックサイクルを要する。
【０００７】それに代わってレジスタのアドレスがプロ
グラム飛越しの後インクリメントされなかったとき、次
の、直接後続するプログラム飛越しに応答してインクリ
メントを実施しなければならず、その結果復帰データを
記憶するために付加的な時間がかかる。しかしその場合
復帰は遅延なしに行うことができる。
グラム飛越しの後インクリメントされなかったとき、次
の、直接後続するプログラム飛越しに応答してインクリ
メントを実施しなければならず、その結果復帰データを
記憶するために付加的な時間がかかる。しかしその場合
復帰は遅延なしに行うことができる。
【０００８】図２に示されているように、信号処理およ
びそれに関連して極めて高速用には特別に設計されてい
ない汎用のマイクロプロセッサにおける特別なレジスタ
バンクを断念し、かつそれに代わって復帰データ用の汎
用データメモリを使用することも公知である。プログラ
ム飛越しまたは復帰に基づいて、データメモリ１２はレ
ジスタ４によってアドレス指定される。このレジスタの
出力側は加算器／減算器装置６を介してその入力側に接
続されている。レジスタ４がその都度、プログラム飛越
しに基づいて、復帰データに対するスタックを含んでい
るデータメモリ１２のアドレス部分における次に空いて
いるメモリロケーションをアドレス指定するものと仮定
すれば、データバス８および接続線１５を介してデータ
メモリ１２に供給される復帰データが書き込まれ、かつ
その後ただちに、レジスタ４のこのアドレスが“１”だ
けインクリメントされかつ、接続線１７における関連の
プログラム飛越し信号によって加算動作に接続されてい
る加算器／減算器装置６によってレジスタ４に書き込ま
れる。復帰の場合、復帰接続線１９における関連の信号
が装置６を減算に切換えかつレジスタ４に含まれている
アドレスがまず“１”だけデクリメントされ、その後ア
ドレス指定されたメモリロケーションが読み出されかつ
その内容が接続線１５を介してデータバス８に現れる。
これにより、復帰データの記憶のためにデータメモリ１
２の１つの書き込みサイクルが必要であり、一方その復
帰にも、レジスタ４におけるアドレスのインクリメント
が必要である。両方の動作とも損失時間を生じる。
びそれに関連して極めて高速用には特別に設計されてい
ない汎用のマイクロプロセッサにおける特別なレジスタ
バンクを断念し、かつそれに代わって復帰データ用の汎
用データメモリを使用することも公知である。プログラ
ム飛越しまたは復帰に基づいて、データメモリ１２はレ
ジスタ４によってアドレス指定される。このレジスタの
出力側は加算器／減算器装置６を介してその入力側に接
続されている。レジスタ４がその都度、プログラム飛越
しに基づいて、復帰データに対するスタックを含んでい
るデータメモリ１２のアドレス部分における次に空いて
いるメモリロケーションをアドレス指定するものと仮定
すれば、データバス８および接続線１５を介してデータ
メモリ１２に供給される復帰データが書き込まれ、かつ
その後ただちに、レジスタ４のこのアドレスが“１”だ
けインクリメントされかつ、接続線１７における関連の
プログラム飛越し信号によって加算動作に接続されてい
る加算器／減算器装置６によってレジスタ４に書き込ま
れる。復帰の場合、復帰接続線１９における関連の信号
が装置６を減算に切換えかつレジスタ４に含まれている
アドレスがまず“１”だけデクリメントされ、その後ア
ドレス指定されたメモリロケーションが読み出されかつ
その内容が接続線１５を介してデータバス８に現れる。
これにより、復帰データの記憶のためにデータメモリ１
２の１つの書き込みサイクルが必要であり、一方その復
帰にも、レジスタ４におけるアドレスのインクリメント
が必要である。両方の動作とも損失時間を生じる。
【０００９】
【発明の課題】それ故、本発明の課題は、復帰データの
一層の高速の記憶および読み出しを可能にする、冒頭に
述べた形式の装置を提供することである。
一層の高速の記憶および読み出しを可能にする、冒頭に
述べた形式の装置を提供することである。
【００１０】
【発明の概要】本発明によれば、この課題は、アドレス
発生器がスイッチを介して同時に２つの連続するアドレ
スを発生し、該２つのアドレスの第１のアドレスは、プ
ログラム飛越しの発生時に前記データメモリの前記アド
レス入力側に供給され、一方第２のアドレスは復帰の発
生時に同データメモリの同アドレス入力側に供給され、
それぞれのプログラム飛越し後ただちに、前記古い第１
アドレスに等しい新しい第２アドレスと前記古い第１ア
ドレスに１だけインクリメントされたのに等しい新しい
第１アドレスとが発生され、それぞれの復帰後ただち
に、前記古い第２アドレスに等しい新しい第１アドレス
と前記古い第２アドレスに１だけインクリメントされた
のに等しい新しい第２アドレスとが発生されるようにし
たことによって解決される。
発生器がスイッチを介して同時に２つの連続するアドレ
スを発生し、該２つのアドレスの第１のアドレスは、プ
ログラム飛越しの発生時に前記データメモリの前記アド
レス入力側に供給され、一方第２のアドレスは復帰の発
生時に同データメモリの同アドレス入力側に供給され、
それぞれのプログラム飛越し後ただちに、前記古い第１
アドレスに等しい新しい第２アドレスと前記古い第１ア
ドレスに１だけインクリメントされたのに等しい新しい
第１アドレスとが発生され、それぞれの復帰後ただち
に、前記古い第２アドレスに等しい新しい第１アドレス
と前記古い第２アドレスに１だけインクリメントされた
のに等しい新しい第２アドレスとが発生されるようにし
たことによって解決される。
【００１１】復帰データの記憶および読み出しは非常に
高速で行うことができる。というのは本発明によれば、
プログラム飛越しの発生時に復帰データを記憶すべきで
あるメモリロケーションまたはレジスタに対するアドレ
ス並びに復帰の発生時に復帰データを導出すべきアドレ
スが直接使用可能であるからでありかつ２つのアドレス
を供給するためのスイッチの制御にたいした時間を要し
ないからである。このことは、レジスタバンクをスタッ
クのために使用するとき、殊にスタックが汎用データメ
モリに含まれているときに当て嵌まる。後者の場合、復
帰データの記憶および読み出しに要する時間は、西独国
特許出願第Ｐ４２１１９６６号明細書に記載されている
付加的なレジスタを使用する場合も、低減することがで
きる。
高速で行うことができる。というのは本発明によれば、
プログラム飛越しの発生時に復帰データを記憶すべきで
あるメモリロケーションまたはレジスタに対するアドレ
ス並びに復帰の発生時に復帰データを導出すべきアドレ
スが直接使用可能であるからでありかつ２つのアドレス
を供給するためのスイッチの制御にたいした時間を要し
ないからである。このことは、レジスタバンクをスタッ
クのために使用するとき、殊にスタックが汎用データメ
モリに含まれているときに当て嵌まる。後者の場合、復
帰データの記憶および読み出しに要する時間は、西独国
特許出願第Ｐ４２１１９６６号明細書に記載されている
付加的なレジスタを使用する場合も、低減することがで
きる。
【００１２】本発明の実施例において、有利には２つの
アドレスが同時に発生され、その際前記アドレス発生器
は２つのレジスタおよび２つの加算器／減算器装置を有
しており、前記レジスタのそれぞれの出力側は、前記加
算器／減算器装置のそれぞれ１つを介してその入力側に
接続されている。レジスタおよび加算器／減算器装置の
２重構成は実際にはこのような付加的なハードウェアを
要しない。というのはアドレスは、実際にはサブプログ
ラムの極端な入れ子は殆ど生じないので、データメモリ
をスタックのために使用するとき、データメモリの全体
のアドレス空間に比べて僅かな数のビットしか有してい
ないから有利である。
アドレスが同時に発生され、その際前記アドレス発生器
は２つのレジスタおよび２つの加算器／減算器装置を有
しており、前記レジスタのそれぞれの出力側は、前記加
算器／減算器装置のそれぞれ１つを介してその入力側に
接続されている。レジスタおよび加算器／減算器装置の
２重構成は実際にはこのような付加的なハードウェアを
要しない。というのはアドレスは、実際にはサブプログ
ラムの極端な入れ子は殆ど生じないので、データメモリ
をスタックのために使用するとき、データメモリの全体
のアドレス空間に比べて僅かな数のビットしか有してい
ないから有利である。
【００１３】本発明の別の実施例において、２つのアド
レスを同時に発生しかつ上述の方法で変形することがで
き、その場合前記アドレス発生器は、２つのプログラミ
ング可能なカウンタを有しており、該プログラミング可
能なカウンタのそれぞれの出力側は、それぞれ別のカウ
ンタのプログラミング入力側に接続されており、前記別
のカウンタは計数入力側に加わるパルスによって相互に
反対の計数方向においてインクリメントされる。このた
めに、単一制御装置を有する相応の構成の２つのカウン
タのみが必要である。
レスを同時に発生しかつ上述の方法で変形することがで
き、その場合前記アドレス発生器は、２つのプログラミ
ング可能なカウンタを有しており、該プログラミング可
能なカウンタのそれぞれの出力側は、それぞれ別のカウ
ンタのプログラミング入力側に接続されており、前記別
のカウンタは計数入力側に加わるパルスによって相互に
反対の計数方向においてインクリメントされる。このた
めに、単一制御装置を有する相応の構成の２つのカウン
タのみが必要である。
【００１４】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１５】アドレスに隣接する領域に、このメモリロ
ケーションのそれぞれの内容が示されている。記号ｘ
は、有効内容がこのアドレスにおいて存在していること
を表し、一方記号−は、有効内容が存在していないかま
たはもはや存在していないことを意味している。
ケーションのそれぞれの内容が示されている。記号ｘ
は、有効内容がこのアドレスにおいて存在していること
を表し、一方記号−は、有効内容が存在していないかま
たはもはや存在していないことを意味している。
【００１６】図３には、スタックが５つの異なった時点
Ｔ１ないしＴ５における、例えば５つのアドレスととも
に示されている。時点Ｔ１において、スタックは、アド
レス１および２において２つのプログラム飛越しの復帰
データを含んでいる。それからこのスタックに対するア
ドレス発生器は、次のプログラム飛越しのデータを記憶
すべきメモリロケーション３を指示する第１アドレスＡ
１を発生する。同時に、続いて復帰が生じるとき最後に
記憶されかつ要求される復帰データを含んでいる第２の
メモリロケーションを指示するアドレスＡ２が発生され
る。
Ｔ１ないしＴ５における、例えば５つのアドレスととも
に示されている。時点Ｔ１において、スタックは、アド
レス１および２において２つのプログラム飛越しの復帰
データを含んでいる。それからこのスタックに対するア
ドレス発生器は、次のプログラム飛越しのデータを記憶
すべきメモリロケーション３を指示する第１アドレスＡ
１を発生する。同時に、続いて復帰が生じるとき最後に
記憶されかつ要求される復帰データを含んでいる第２の
メモリロケーションを指示するアドレスＡ２が発生され
る。
【００１７】以下に説明する実施例に対して、別のプロ
グラム飛越しが生じるものと仮定する。その場合復帰デ
ータは、矢印で示されているように、メモリロケーショ
ン３に記憶されかつ引き続いてすべてのアドレスＡ２お
よびＡ１は１だけインクリメントされ、その結果時点Ｔ
２において示されている状態が生じる。復帰が先行して
いない別のプログラム飛越しが生じるとき、復帰データ
はメモリロケーション４に記憶されかつアドレスＡ１お
よびＡ２は再び１だけインクリメントされ、その結果時
点Ｔ３に示されている状態が生じる。アドレスＡ１は、
（まだ）有効データを含んでいないメモリロケーション
５を指示し、一方アドレスＡ２は、最後のプログラム飛
越しの復帰データが記憶されているメモリロケーション
４を指示する。
グラム飛越しが生じるものと仮定する。その場合復帰デ
ータは、矢印で示されているように、メモリロケーショ
ン３に記憶されかつ引き続いてすべてのアドレスＡ２お
よびＡ１は１だけインクリメントされ、その結果時点Ｔ
２において示されている状態が生じる。復帰が先行して
いない別のプログラム飛越しが生じるとき、復帰データ
はメモリロケーション４に記憶されかつアドレスＡ１お
よびＡ２は再び１だけインクリメントされ、その結果時
点Ｔ３に示されている状態が生じる。アドレスＡ１は、
（まだ）有効データを含んでいないメモリロケーション
５を指示し、一方アドレスＡ２は、最後のプログラム飛
越しの復帰データが記憶されているメモリロケーション
４を指示する。
【００１８】飛越しが行われた最後のサブプログラムは
割り込みなしに実行されたものと仮定し、その結果復帰
が行われる。復帰データは、矢印によって示されている
ように、アドレスＡ２によってアドレス指定された第４
のメモリロケーションから取り出される。その後ただち
に両方のアドレスとも１だけデクリメントされ、その結
果Ｔ４において示されている状態が生じる。別のプログ
ラム飛越し生じるとき、復帰データはアドレスＡ１によ
ってアドレス指定されるメモリロケーション４に記憶さ
れる。しかしながらこの例において、先行する、割り込
まれたサブプログラムも割り込みなしに完了したと仮定
すれば、続いて復帰が再び生じ、それから再びデータ
が、矢印によって示されているように、アドレスＡ２に
よってアドレス指定されるメモリロケーション３から読
み出される。続いて、両方のアドレスは再び１だけデク
リメントされ、その結果Ｔ５に示されている状態が生じ
る。
割り込みなしに実行されたものと仮定し、その結果復帰
が行われる。復帰データは、矢印によって示されている
ように、アドレスＡ２によってアドレス指定された第４
のメモリロケーションから取り出される。その後ただち
に両方のアドレスとも１だけデクリメントされ、その結
果Ｔ４において示されている状態が生じる。別のプログ
ラム飛越し生じるとき、復帰データはアドレスＡ１によ
ってアドレス指定されるメモリロケーション４に記憶さ
れる。しかしながらこの例において、先行する、割り込
まれたサブプログラムも割り込みなしに完了したと仮定
すれば、続いて復帰が再び生じ、それから再びデータ
が、矢印によって示されているように、アドレスＡ２に
よってアドレス指定されるメモリロケーション３から読
み出される。続いて、両方のアドレスは再び１だけデク
リメントされ、その結果Ｔ５に示されている状態が生じ
る。
【００１９】図３には、プログラム飛越しおよび復帰の
任意のシーケンスに対して、要求されたスタックの必要
なメモリロケーションを常に直接アドレス指定すること
ができることも示されている。
任意のシーケンスに対して、要求されたスタックの必要
なメモリロケーションを常に直接アドレス指定すること
ができることも示されている。
【００２０】図４に示されている装置に対して、スタッ
クは汎用データメモリ１２に含まれているものと仮定す
る。アドレス発生器１０は２つのアドレスをその出力側
１１および１３に発生する。これらアドレスは互いに１
だけ異なっており、高い方のアドレスが出力側１１に生
じるものと仮定する。プログラム飛越しが生じたとき、
線１７に、スイッチ１４を左側に切り換える信号が現
れ、その結果出力側１１に現れるアドレスが、データメ
モリ１２のアドレス入力側に供給される。しかし、復帰
が生じかつ従って信号が線１９に現れたとき、スイッチ
１４は右側の位置に切り換えられ、その結果出力側１３
に現れるアドレスがアドレス入力側１６に供給される。
クは汎用データメモリ１２に含まれているものと仮定す
る。アドレス発生器１０は２つのアドレスをその出力側
１１および１３に発生する。これらアドレスは互いに１
だけ異なっており、高い方のアドレスが出力側１１に生
じるものと仮定する。プログラム飛越しが生じたとき、
線１７に、スイッチ１４を左側に切り換える信号が現
れ、その結果出力側１１に現れるアドレスが、データメ
モリ１２のアドレス入力側に供給される。しかし、復帰
が生じかつ従って信号が線１９に現れたとき、スイッチ
１４は右側の位置に切り換えられ、その結果出力側１３
に現れるアドレスがアドレス入力側１６に供給される。
【００２１】アドレス発生器１０は２つのレジスタ２２
および２６を有しており、それらの出力側２３および２
７は、それぞれ加算器／減算器２４，２８を介して当該
レジスタの入力側２１，２５に接続されている。プログ
ラム飛越しの発生時に、線１７における信号が両方の加
算器／減算器２４，２８を“加算”に切り換え、かつデ
ータバス８からの復帰データが接続線１５を介してデー
タメモリ１２に書き込まれた後、図３を参照して説明す
るように、１ステップだけインクリメントされたアドレ
スが２つのレジスタ２２，２６に書き込まれる。しかし
復帰の発生時には、線１９における信号が両方の加算器
／減算器２４，２８を“減算”に切り換えかつ、データ
メモリ１２からの復帰データの読み出し後、１だけデク
リメントされたアドレスが両方のレジスタ２２，２６に
書き込まれる。それから図３に示されているように、ア
ドレスＡ１およびＡ２が出力側１１および１３において
連続的に発生される。
および２６を有しており、それらの出力側２３および２
７は、それぞれ加算器／減算器２４，２８を介して当該
レジスタの入力側２１，２５に接続されている。プログ
ラム飛越しの発生時に、線１７における信号が両方の加
算器／減算器２４，２８を“加算”に切り換え、かつデ
ータバス８からの復帰データが接続線１５を介してデー
タメモリ１２に書き込まれた後、図３を参照して説明す
るように、１ステップだけインクリメントされたアドレ
スが２つのレジスタ２２，２６に書き込まれる。しかし
復帰の発生時には、線１９における信号が両方の加算器
／減算器２４，２８を“減算”に切り換えかつ、データ
メモリ１２からの復帰データの読み出し後、１だけデク
リメントされたアドレスが両方のレジスタ２２，２６に
書き込まれる。それから図３に示されているように、ア
ドレスＡ１およびＡ２が出力側１１および１３において
連続的に発生される。
【００２２】図５には、２つのカウンタ３２および３６
を有するアドレス発生器１０の構成が示されている。カ
ウンタ３２の出力側３３は、アドレスＡ１を供給するア
ドレス発生器１０の出力側１１並びにカウンタ３６のプ
ログラミング入力側３５に接続されている。同様に、カ
ウンタ３６の出力側３７は、アドレスＡ２を供給す、ア
ドレス発生器１０の出力側並びにカウンタ３２のプログ
ラミング入力側３１に接続されている。
を有するアドレス発生器１０の構成が示されている。カ
ウンタ３２の出力側３３は、アドレスＡ１を供給するア
ドレス発生器１０の出力側１１並びにカウンタ３６のプ
ログラミング入力側３５に接続されている。同様に、カ
ウンタ３６の出力側３７は、アドレスＡ２を供給す、ア
ドレス発生器１０の出力側並びにカウンタ３２のプログ
ラミング入力側３１に接続されている。
【００２３】プログラム飛越しの場合、接続線１７にお
ける信号がスイッチ１４をアドレス発生器１０の出力側
１１に切り換え、その後カウンタ３２は１だけインクリ
メントされかつ同時にカウンタのその前の状態がカウン
タ３６に転送される。復帰の発生時には、接続線１９に
おける信号がスイッチ１４を右側の位置に切り換え、そ
の結果データメモリ１２のアドレス入力側１６（簡単に
するために略示されているにすぎない）は、アドレス発
生器１０の出力側に発生されるアドレスＡ２を受け取
り、その後カウンタ３６は１だけデクリメントされ、カ
ウンタのその前の状態が同時にカウンタ３２に転送され
る。
ける信号がスイッチ１４をアドレス発生器１０の出力側
１１に切り換え、その後カウンタ３２は１だけインクリ
メントされかつ同時にカウンタのその前の状態がカウン
タ３６に転送される。復帰の発生時には、接続線１９に
おける信号がスイッチ１４を右側の位置に切り換え、そ
の結果データメモリ１２のアドレス入力側１６（簡単に
するために略示されているにすぎない）は、アドレス発
生器１０の出力側に発生されるアドレスＡ２を受け取
り、その後カウンタ３６は１だけデクリメントされ、カ
ウンタのその前の状態が同時にカウンタ３２に転送され
る。
【００２４】これらカウンタ３２および３６のこの制御
は図３からわかる。というのはプログラム飛越しの発生
時に、状態Ｔ１から状態Ｔ２への移行、それから状態Ｔ
３への移行に基づいて、新しいアドレスＡ２は常に古い
アドレスＡ１に等しいことがわかる。状態Ｔ３から状態
Ｔ４への、かつそれから状態Ｔ５への移行から、飛越し
の発生時において新しいアドレスＡ１が常に先行するア
ドレスＡ２に等しいことがわかる。
は図３からわかる。というのはプログラム飛越しの発生
時に、状態Ｔ１から状態Ｔ２への移行、それから状態Ｔ
３への移行に基づいて、新しいアドレスＡ２は常に古い
アドレスＡ１に等しいことがわかる。状態Ｔ３から状態
Ｔ４への、かつそれから状態Ｔ５への移行から、飛越し
の発生時において新しいアドレスＡ１が常に先行するア
ドレスＡ２に等しいことがわかる。
【００２５】図５に示されている装置の２つのカウンタ
３２および３６が同じカウント値からカウントしなけれ
ばならないとき、第１のプログラム飛越しの後両方のカ
ウンタは自動的に互いに相対的に１だけシフトされる。
このために図５に示されている装置の簡単な制御が生じ
る。
３２および３６が同じカウント値からカウントしなけれ
ばならないとき、第１のプログラム飛越しの後両方のカ
ウンタは自動的に互いに相対的に１だけシフトされる。
このために図５に示されている装置の簡単な制御が生じ
る。
【図１】レジスタバンクの略図である。
【図２】復帰データの汎用メモリが使用される公知例を
示す略図である。
示す略図である。
【図３】プログラム飛越しおよび復帰の発生時にスタッ
クにおけるアドレスのインクリメントを説明する図であ
る。
クにおけるアドレスのインクリメントを説明する図であ
る。
【図４】２つのアドレスを発生するための本発明の装置
の第１実施例のブロック略図である。
の第１実施例のブロック略図である。
【図５】２つのアドレスを発生するための本発明の装置
の別の実施例のブロック略図である。
の別の実施例のブロック略図である。
１０ アドレス発生器、 １２ データメモリ、 １４
スイッチ、 ２２，２６ レジスタ、 ２４，２８
加算器／減算器装置、 ３２，３６ プログラミング可
能なカウンタ
スイッチ、 ２２，２６ レジスタ、 ２４，２８
加算器／減算器装置、 ３２，３６ プログラミング可
能なカウンタ
【手続補正書】
【提出日】平成５年６月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】これらカウンタ３２および３６のこの制御
は図３からわかる。というのはプログラム飛越しの発生
時に、状態Ｔ１から状態Ｔ２への移行、それから状態Ｔ
３への移行に基づいて、新しいアドレスＡ２は常に古い
アドレスＡ１に等しいことがわかる。状態Ｔ３から状態
Ｔ４への、かつそれから状態Ｔ５への移行から、復帰の
発生時において新しいアドレスＡ１が常に先行するアド
レスＡ２に等しいことがわかる。
は図３からわかる。というのはプログラム飛越しの発生
時に、状態Ｔ１から状態Ｔ２への移行、それから状態Ｔ
３への移行に基づいて、新しいアドレスＡ２は常に古い
アドレスＡ１に等しいことがわかる。状態Ｔ３から状態
Ｔ４への、かつそれから状態Ｔ５への移行から、復帰の
発生時において新しいアドレスＡ１が常に先行するアド
レスＡ２に等しいことがわかる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディートマール ローレンツ ドイツ連邦共和国 エアランゲン ブッケ ンホーファー ヴェーク 54 (72)発明者 ヨハネス シュック ドイツ連邦共和国 レーテンバッハ アン デア ペグニッツ フリードリッヒ−ノ イパー−シュトラーセ 74
Claims (3)
- 【請求項１】 大容量のデータメモリと、復帰データ、
例えばプログラムアドレス用記憶装置と、それぞれのプ
ログラム飛越しに応答して、先行するプログラムに依存
して発生されるアドレスに隣接するアドレスまたは先行
する復帰に依存して発生されるアドレスを発生し、かつ
それぞれの復帰に応答して、先行するプログラム飛越し
に依存して活性化されるアドレスまたは先行する復帰に
依存して発生されるアドレスに隣接するアドレスを発生
する、前記記憶装置に対するアドレス発生器とを有して
いる、データ処理装置におけるプログラム飛越しの発生
時に、前記復帰データを記憶しかつ読み出す装置におい
て、 前記アドレス発生器（１０）はスイッチ（１４）を介し
て同時に２つの連続するアドレスを発生し、該２つのア
ドレスの第１のアドレスは、プログラム飛越しの発生時
に前記データメモリ（１２）の前記アドレス入力側（１
４）に供給され、一方第２のアドレスは復帰の発生時に
同データメモリの同アドレス入力側に供給され、それぞ
れのプログラム飛越し後ただちに、前記古い第１アドレ
スに等しい新しい第２アドレスと前記古い第１アドレス
に１だけインクリメントされたのに等しい新しい第１ア
ドレスとが発生され、それぞれの復帰後ただちに、前記
古い第２アドレスに等しい新しい第１アドレスと前記古
い第２アドレスに１だけインクリメントされたのに等し
い新しい第２アドレスとが発生されることを特徴とする
データ処理装置。 - 【請求項２】 前記アドレス発生器は２つのレジスタ
（２２，２６）および２つの加算器／減算器装置（２
４，２８）を有しており、前記レジスタ（２２，２６）
それぞれの出力側（２３，２７）は、前記加算器／減算
器装置（２４，２８）のそれぞれ１つを介してその入力
側（２１，２５）に接続されている請求項１記載のデー
タ処理装置。 - 【請求項３】 前記アドレス発生器（１０）は、２つの
プログラミング可能なカウンタ（３２，３６）を有して
おり、該プログラミング可能なカウンタ（３２，３６）
それぞれの出力側（３３，３７）は、それぞれ別のカウ
ンタ（３６，３２）のプログラミング入力側（３５，３
１）に接続されており、前記別のカウンタ（３６，３
２）は計数入力側（３４，３８）に加わるパルスによっ
て相互に反対の計数方向においてインクリメントされる
請求項１記載のデータ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4211967.7 | 1992-04-09 | ||
| DE4211967A DE4211967A1 (de) | 1992-04-09 | 1992-04-09 | Anordnung zum Abspeichern und Auslesen von Rücksprungdaten |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259254A true JPH06259254A (ja) | 1994-09-16 |
Family
ID=6456487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5083158A Pending JPH06259254A (ja) | 1992-04-09 | 1993-04-09 | データ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0565188A1 (ja) |
| JP (1) | JPH06259254A (ja) |
| DE (1) | DE4211967A1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2472782A1 (fr) * | 1979-12-27 | 1981-07-03 | Cii Honeywell Bull | Procede de gestion des adresses de retour dans une serie de branchements vers des sous-microprogrammes successifs dans un microprogramme et dispositif pour la mise en oeuvre de ce procede |
| US4394729A (en) * | 1980-10-16 | 1983-07-19 | Ncr Corporation | Jump return stack |
-
1992
- 1992-04-09 DE DE4211967A patent/DE4211967A1/de not_active Withdrawn
-
1993
- 1993-04-02 EP EP93200981A patent/EP0565188A1/de not_active Withdrawn
- 1993-04-09 JP JP5083158A patent/JPH06259254A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0565188A1 (de) | 1993-10-13 |
| DE4211967A1 (de) | 1993-10-14 |
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