JPH06252714A - マーク率１／２パターン再生器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 マーク率１／４又は１／８と対応した原マー
ク率１／２のパターンの再生を短時間に行う。 【構成】 マーク率再生回路２１により、マーク率１／
４又は１／８に対するマーク率１／２の仮再生パターン
が作られ擬似ランダムパターン発生回路２２へ入力され
る。また真データ記憶回路２３に供給されそのビット１
が真データとして記憶される。この記憶回路２３のパタ
ーン発生回路２２における帰還段と終段との対応シフト
データが、共に真であることがアンド回路２４で検出さ
れ、この時のみパターン発生回路２２は帰還データが仮
再生パターンに替えて入力され、記憶回路２３にも真デ
ータが記憶される。このアンド回路２４の出力カウンタ
２５で検出されパターン発生回路２２は自走状態となり
マーク率１／２のパターンが連続的に得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、誤り率を測
定するためにもちいられ、マーク率が１／２のｎ乗のパ
ターンから、これと対応する擬似ランダムパターンを再
生するマーク率１／２パターン再生器に関する。

【０００２】

【従来の技術】従来の誤り率検出器を図６に示す。端子
１１からの入力データは排他的論理和回路１２の一方の
端子に供給される。又クロック端子１３からの入力デー
タと同期したクロックがスキップ回路１４を通じてパタ
ーン発生器１５に供給される。このパターン発生器１５
から、その入力されたクロックと同期した基準パターン
が発生される。これと同時にそのクロックがカウンタ１
６で計数される。パターン発生器１５からの基準パター
ンは排他的論理和回路１２の他方の入力端子に供給さ
れ、よって排他的論理和回路１２から入力パターンと基
準パターンとが不一致のとき論理１が出力される。この
排他的論理和回路１２の出力は同期制御回路１７に供給
される。同期制御回路１７はパターン発生器１５の入力
クロックと同期して動作し、端子１８からの起動信号に
よりリセットされて起動される。排他的論理和回路１２
からの不一致の数が所定数に達すると、同期制御回路１
７の端子１９からリセット信号を出し、カウンタ１６を
リセットするとともにスキップ回路１４を制御してクロ
ックを１つ阻止するか、或いは、１つ多くのパルスを加
える。これによりパターン発生器１５から発生するパタ
ーンの位相が１ビットシフトされる。このようにして入
力パターンとパターン発生器１５の基準パターンとが一
致するまでパターン発生器１６の発生パターンの位相が
順次シフトされる。

【０００３】パターン発生器１５は通常シフトレジスタ
の最終段と途中の段と各出力の排他的論理和を入力側に
帰還して構成される擬似ランダムパターン発生器を備
え、入力パターンのマーク率が１／２の場合はその擬似
ランダムパターン発生器の出力パターンが直接基準パタ
ーンとされ、マーク率が１／２で無い場合は、例えば１
／４の場合は、発生擬似ランダムパターンの順次隣接す
るビットの論理積をとってマーク率が１／４の基準パタ
ーンとされる。パターン発生器１５内の擬似ランダムパ
ターン発生器のシフトダウン数がｎ段の場合は、ｎ回連
続して誤りが無い状態が検出された場合は、その発生し
た基準パターンとは入力パターンと同期した状態とな
る。

【０００４】

【発明が解決しようとする課題】上述したように、入力
パターンに同期した基準パターンを発生して、これによ
り入力パターンの誤り割合を調べるが、その前に入力パ
ターンに基準パターンを同期させる必要がある。その同
期動作を１ビットづつシフトして同期を取っていると、
同期状態になるまで長い時間がかかる。目的とするパタ
ーンが擬似ランダムパターンである場合は、入力パター
ンをパターン発生器１５中の擬似ランダムパターン発生
器に順次取り込んで、その全シフト段に入力パターンを
取り込んだ状態で自走状態にすれば短時間で同期状態が
得られる。しかし目的とするパターンのマーク率が１／
４或いは１／８或いは３／４等、各種の場合があるが、
これらの場合においては入力パターンを、パターン発生
器１５内に取り込んで自走状態にすることはできない。
従って、入力パターンに発生基準パターンが同期するよ
うにさせるため発生基準パターンを１ビットづつシフト
させる必要があった。従って、例えばシフト段が２３の
場合このパターンの周期は２²³−１ビットであって、ク
ロック周波数を１００ＭＨｚとすると、同期するには最
悪で８３．９ｍＳとなる。シフト段数が３１の場合は、
パターン周期は２³¹−１ビットとなり、従って同期が確
立するまで最も悪いと２１．５秒もかかってしまう。

【０００５】この発明の目的は、マーク率が１／２でな
い入力パターンと対応したもとのマーク率が１／２の擬
似ランダムパターンを再生することができるパターン再
生器を提供することを目的とする。このように入力パタ
ーンと対応したマーク率が１／２のパターンを再生する
ことができれば、その再生したマーク率が１／２のパタ
ーンを擬似ランダムパターン発生器内に入れて、この擬
似ランダムパターン発生器を自走状態とし、その擬似ラ
ンダムパターン発生器の発生擬似ランダムパターンから
入力パターンと対応したマーク率の基準パターンを作
り、その基準パターンと入力パターンとの比較を行う場
合短時間で入力パターンと同期した基準パターンを得る
ことができる。

【０００６】

【課題を解決するための手段】この発明によれば、入力
された入力パターンデータはマーク率再生回路におい
て、その入力パターンとこれをシフトしたパターンとの
論理和をとることによって部分的に再生されたマーク率
１／２の仮再生パターンが生成される。その仮再生パタ
ーンは擬似ランダムパターン発生回路に帰還データに変
えて入力され、又その仮再生パターン中の１は真を示す
データとして、擬似ランダムパターン発生回路のシフト
段数と同一段数を持つ循環形シフトレジスタからなる真
データ記憶回路に入力される。擬似ランダムパターン発
生回路内の帰還段と終段の各データが真であることが検
出されると、その時だけ擬似ランダムパターン発生回路
の帰還データがその入力側に帰還され、又真データ記憶
回路の入力側に真であるデータが書き込まれる。真デー
タ記憶回路における記憶データの状態によって、マーク
率１／２のパターンの再生が確立されたか否かの判定が
なされ、これが再生が確立されたと判定されると、擬似
ランダムパターン発生回路は帰還データを入力する自走
形に切り換えられる。

【０００７】この発明の原理となるものを先ず説明す
る。擬似ランダムパターンは１と０の割合が同等であっ
て、マーク率が１／２と考えられる。実際には１周期の
ビット長が奇数であるため１／２から極わずか異なって
いる。マーク率が１／２の擬似ランダムパターンの隣り
合う２ビットについて順次論理積をとるとマーク率が１
／４のパターンとなり、隣り合う３ビットについて順次
論理積をとっていくとマーク率が１／８のパターンとな
る。即ち図１０に示すように、マーク率が１／２のパタ
ーンの各ビットを順次Ｄ₂₁、Ｄ₂₂、Ｄ₂₃、Ｄ₂₄、Ｄ₂₅と
し、これら各ビットがそれぞれ図に示すような１、０の
値をとった場合、これと対応したマーク率が１／４のパ
ターンの各ビットをそれぞれＤ₄₁、Ｄ₄₂、Ｄ₄₃、Ｄ₄₄と
するとき図に示すようなパターンとなる。ここでＤ₄₁＝
Ｄ₂₁・Ｄ₂₂、Ｄ₄₂＝Ｄ₂₂・Ｄ₂₃、Ｄ ₄₃＝Ｄ₂₃・Ｄ₂₄……
である。又マーク率が１／８のパターンのその各ビット
をＤ ₈₁、Ｄ₈₂、Ｄ₈₃……とすると、前記マーク率が１／
２のパターンと対応したマーク率が１／８の時図に示す
ようになる。ここでＤ₈₁＝Ｄ₂₁・Ｄ₂₂・Ｄ₂₃であり、Ｄ
₈₂＝Ｄ₂₂・Ｄ₂₃・Ｄ₂₄であり、Ｄ₈₃＝Ｄ₂₃・Ｄ₂₄・Ｄ₂₅
であり、以下同様である。

【０００８】このような関係にあるから、逆にマーク率
が１／４のパターンのビットＤ₄₁が１であるということ
は、もとのマーク率が１／２のパターンのビットＤ₂₁と
Ｄ₂₂が共に１でなければならない。同様にマーク率が１
／８のパターンのビットＤ₈₁が１であればもとのマーク
率が１／２のパターンのビットＤ₂₁・Ｄ₂₂・Ｄ₂₃は共に
１でなければならない。そこでマーク率が１／４のパタ
ーンを、その各ビットの隣り合うものについて順次論理
和をとればマーク率が１／２のパターンに一部が再生さ
れることになる。同様にマーク率が１／８のパターンの
隣り合う３ビットについて順次論理和をとればマーク率
が１／２のパターンの一部が再生されることになる。

【０００９】図１０の関係から、マーク率１／２に再生
されたパターンが１の場合は、これが真であるから、こ
の情報を真データ記憶回路に保持し、この真データが擬
似ランダムパターン発生回路と同期して真データ記憶回
路内で循環シフトされ、擬似ランダムパターン発生回路
の帰還段と対応する真データ記憶回路のシフト段と終段
とが共に真データであればその時の擬似ランダムパター
ン発生回路の帰還データも真であるから、その時の擬似
ランダムパターン発生回路の帰還データをその入力側に
帰還入力し、又、真データであることを示すデータを真
データ記憶回路に入力し、且つその真データ記憶回路の
記憶データが全て真であることを示す状態になれば擬似
ランダムパターン発生回路のデータが入力パターンと対
応した正しいマーク率１／２のパターンとなったことに
なり、この状態で擬似ランダムパターン発生回路を自走
状態にすればよい。

【００１０】

【実施例】図１にこの発明の実施例を示す。入力端子１
１からの１／２ⁿ のマーク率の入力パターンがマーク率
再生回路２１に入力される。マーク率再生回路２１にお
いて入力パターンと、これがシフトされたパターンとの
論理和がとられて、入力パターンと対応したマーク率１
／２のパターンに仮再生され、この仮再生パターンが擬
似ランダムパターン発生回路２２に供給される。擬似ラ
ンダムパターン発生回路２２は端子１３のクロックと同
期して、つまり入力パターンとビット同期して動作する
が、最初の状態においては仮再生パターンがデータとし
て擬似ランダムパターン発生回路２２に入力される。又
真データ記憶回路２３が設けられる。真データ記憶回路
２３は擬似ランダムパターン発生回路２２と同一シフト
段を持つ循環形シフトレジスタから構成されており、端
子１３のクロックによりシフト動作される。マーク率再
生回路２１からの仮再生パターン中のビットが１の情報
が真データとして真データ記憶回路に入力される。真デ
ータ記憶回路２３における擬似ランダムパターン発生回
路２２の帰還段と対応するシフト段及び終段の両データ
が真であればこのことがアンド回路２４で検出されてオ
ア回路２６を通じて擬似ランダムパターン発生回路２２
及び真データ記憶回路２３にそのことが通知され、その
時だけ擬似ランダムパターン発生回路２２は仮再生パタ
ーンに代えて自分の帰還データが入力側に帰還入力さ
れ、又真データ記憶回路２３においては、真を示すデー
タ、つまり１が入力される。

【００１１】アンド回路２４の出力はカウンタ２５で計
数され、この計数値が所定値、つまり真データ記憶回路
２３の全てのシフト段が全て１となったことが検出され
ると、擬似ランダムパターン発生回路２２はその入力が
仮再生パターンから自己の帰還データに切り換えられて
自走状態とされる。これにより入力パターンと対応した
マーク率が１／２のパターンが再生されたことになる。

【００１２】誤り率を検出する場合においては、擬似ラ
ンダムパターン発生回路２２よりのパターン再生が確立
された擬似ランダムパターンが基準パターン変換回路３
１へ供給され、ここで入力パターンと同一のマーク率の
パターンの基準パターンに変換され、これが排他的論理
和回路１２に供給される。一方、マーク率再生回路２１
を通過した入力パターンはシフトレジスタ３２におい
て、基準パターン変換回路３１における遅れが調整され
たのち、排他的論理和回路１２に供給されて基準パター
ンとの不一致、つまり誤りが検出される。

【００１３】マーク率再生回路２１の具体例を図２に示
す。入力端子１１からの入力パターンは極性制御回路３
７を介してシフトレジスタ３８に供給される。シフトレ
ジスタ３８は２段のシフトレジスタであって、その初段
３８ａと終段３８ｂとからなり、終段３８ｂよりの出力
はセレクタ３９の入力端子Ｄ₀ に供給されるとともに、
初段３８ａの出力との論理和がオア回路４１でとられ
て、オア回路４１の出力はセレクタ３９の入力端子Ｄ₁
に供給される。またオア回路４１の出力とシフトレジス
タ３８の入力との論理和がオア回路４２でとられて、セ
レクタ３９の入力端子Ｄ₂ に供給される。セレクタ３９
は端子４３、４４の制御信号Ａ、Ｂが共に低レベルＬの
ときは端子Ｄ₀ の入力を出力し、制御信号Ａが高レベル
Ｈ、制御信号Ｂが低レベルＬの場合は入力端子Ｄ₁ の入
力を出力し、制御信号Ａが低レベル、制御信号Ｂが高レ
ベルの時は入力端子Ｄ₂ の入力を出力する。入力端子Ｄ
₀ よりの信号は入力パターンと同一であり、これは入力
パターンのマーク率が１／２の場合この入力端子Ｄ₀ が
選択される。

【００１４】オア回路４１の出力は隣接ビットの論理和
が順次とられたものであり、マーク率が１／４の入力パ
ターンの一部がマーク率１／２のパターンに再生され、
従ってマーク率が１／４の入力パターンの場合は入力端
子Ｄ₁ が選択される。オア回路４２の出力は隣接する３
つのビットの論理和が順次ずらされてとられ、従ってマ
ーク率が１／８の入力パターンの一部がオア回路４２で
マーク率１／２のパターンとして再生され、マーク率が
１／８の入力パターンの場合は入力端子Ｄ₂ が選択され
る。入力パターンのマーク率が３／４の場合は極性制御
端子４５を高レベルとして極性制御回路３７の排他的論
理和回路によって入力パターンの極性を反転して、マー
ク率が１／４のパターンに変換してシフトレジスタ３８
に供給する。同様に入力パターンのマーク率が７／８の
場合は、端子４５を高レベルＨとして入力パターンの極
性を反転してマーク率が１／８のパターンとしてシフト
レジスタ３８に供給する。セレクタ３９の出力はマーク
率再生回路２１の出力として擬似ランダムパターン発生
回路２２へ供給される。又、シフトレジスタ３８の出力
はマーク率再生回路２１を通過した入力パターンとして
シフトレジスタ３２へ供給される。

【００１５】擬似ランダムパターン発生回路２２は、例
えば図３に示すようにシフト段が４６₁ 乃至４６_N のＮ
段のシフトレジスタ４６を備え、そのＮ段目２２_N の出
力とＫ段目２２_K の出力との排他的論理和が回路４７で
とられ、この出力は、入力選択回路４８においてマーク
率再生回路２１よりの仮再生パターンとのいずれかが選
択されて初段４６₁ に供給される。

【００１６】つぎに図４を参照して真データ記憶回路２
３の具体例を説明する。この真データ記憶回路２３は循
環型シフトレジスタ５１を備え、このシフト段５１₁ 乃
至５１_N は擬似ランダムパターン発生回路２２のシフト
段数Ｎと等しくされており、且つ、端子１３のクロック
でシフトされる。又、終段５１_N の出力はオア回路５２
を介して初段５１₁ の入力側に帰還されており、循環型
シフトレジスタとして構成されている。マーク率再生回
路２１の仮再生パターンがアンド回路５３の一方の入力
として与えられ、このアンド回路５３の他方の入力とし
てアンド回路２４の出力がオア回路２６を通じて反転し
て与えられている。従って、アンド回路２４の出力が０
の状態においては仮再生パターンの内、ビット１につい
てはこれは真データであるので、アンド回路５３を通
じ、更にオア回路５２を通じて、最初のシフト段５１₁
に真を示すデータとして入力される。真データ記憶回路
２３の擬似ランダムパターン発生回路２２の帰還段４６
_K と同一シフト段５１_K の出力と、終段５１_N の出力と
が、アンド回路２４に供給される。このデータが共に真
を示すもの、１であれば、その時擬似ランダムパターン
発生回路２２の帰還データ、つまり排他的論理和回路４
７の出力も真である。従って、これらシフト段５１_K ，
５１_N のデータが真であると、アンド回路２４の出力が
１となり、この１によってアンド回路５３は禁止され
て、替わりにオア回路５２を通じて真であることを示す
データ１が初段シフト段５１₁ に入力される。

【００１７】またこのようにして擬似ランダムパターン
発生回路２２の帰還データが真であることが検出される
ごとに、擬似ランダムパターン発生回路２２に対しても
その時の帰還データが入力選択回路を通じてシフトレジ
スタ４６の入力側に帰還される。この帰還データが真で
あることが検出されるとそのことが図１のカウンタ２５
で計数され、よって真データ記憶回路２３内の全シフト
段が全て１になった時には、擬似ランダムパターン発生
回路２２の各シフト段のデータも真となったことにな
る。この時マーク率１／２のパターンが再生され、よっ
てこの状態で擬似ランダムパターン発生回路２２が自走
状態に切り換えられる。

【００１８】基準パターン変換回路３１は、例えば図５
に示すように構成される。即ちパターン再生が確立され
た状態の擬似ランダムパターン発生回路２２よりの擬似
ランダムパターンが２段のシフトレジスタ６４に供給さ
れ、そのシフトレジスタは端子１３よりのクロックによ
ってシフトされ、その終段のシフト段６４₂ の出力がセ
レクタ６５の入力端子Ｄ₀ に供給され、これとともに初
段のシフト段６４₁ の出力との論理積が回路６６でとら
れて、回路６６の出力がセレクタ６５の入力端子Ｄ₁ に
供給され、この回路６６の出力とシフトレジスタ６４の
入力との論理積が回路６７でとられ、その出力がセレク
タ６５の入力端子Ｄ₂ に供給される。セレクタ６５は端
子４３、４４の制御信号Ａ、Ｂによりその入力が選択さ
れるが、この入力の選択は図２におけるセレクタ３９に
対する選択と同様に行われる。セレクタ６５の出力は排
他的論理和回路１２に基準パターンとして供給される。

【００１９】アンド回路６６においては隣接する２ビッ
トの論理積が順次とられてマーク率が１／４のパターン
として出力される。アンド回路６７においては、隣接す
る３つの論理積が順次とられてマーク率１／８のパター
ンとされて出力される。このようにして得られた基準パ
ターンと入力パターンとが排他的論理和回路１２におい
て比較されることになる。

【００２０】次に同期制御回路１７の具体例を図６を参
照して説明する。端子１８からの起動信号はオア回路６
８を通じてリセット信号として端子１９に供給される。
一方、誤り検出回路である排他的論理和回路１２の出力
は、カウンタ７１のイネーブル端子に供給され、誤りが
検出されるとカウンタ７１がイネーブル状態となる。
又、端子１３よりのクロックがゲート７２を通じてカウ
ンタ７１及び７３に計数入力として与えられる。カウン
タ７３は常時動作可能とされており、従ってクロックの
数を計数し、つまり入力パターンのビット数が計数され
るが、カウンタ７１は誤りが検出されたときだけ計数可
能となるから、カウンタ７１は誤ったビット数が計数さ
れることになる。カウンタ７１の計数値が所定値よりも
大きくなるとその出力がオア回路６８を通じてリセット
信号として端子１９に供給され、各部がリセットされ
る。つまり誤りが著しく多い場合は基準パターンと入力
パターンとが同期していないと判定されて初期状態に戻
される。カウンタ７１の出力はオア回路７４を通じてＤ
型フリップフロップ７５にも供給され、従って、次のク
ロックによってＤ型フリップフロップ７５にカウンタ７
１の出力がとりこまれて、その出力はオア回路７６を通
じてカウンタ７１、７３のリセット端子へ与えられてこ
れらがリセットされる。オア回路７６には端子１８から
の起動信号も与えられている。カウンタ７３が所定値に
達すると、この所定計数値はカウンタ７１の所定計数値
より著しく大きな値であり、この所定値に達したときカ
ウンタ７３より出力が生じ、これはオア回路７４に供給
されるとともにＤ型フリップフロップ７７をトリガし
て、その高レベルがＤ型フリップフロップ７７に取り込
まれ、Ｄ型フリップフロップ７７は端子７８に同期確立
信号を出力する。

【００２１】先に示した図１０の関係から、再生パター
ンの任意のビットＤ_K が１の場合は前述したように真で
あり、又、１の隣の０であった場合も真であるから、結
局この任意のビットＤ_K が真である条件は、その前のビ
ットＤ_K-1 と当該ビットＤ_Kと次のビットＤ_K+1 との論
理和が１であればよい。従って図７Ａに図１と対応する
部分に同一符号を付けて示すように、マーク率再生回路
２１よりの仮再生パターンを３ビットのシフトレジスタ
５４へ入力し、その真ん中のシフト段の出力を擬似ラン
ダムパターン発生回路２２へ供給するとともに、このシ
フトレジスタ５４の３つのシフト段の各出力をオア回路
５５に供給し、そのオア回路５５の出力を真データ記憶
回路２３に供給する。このようにすれば、注目ビットの
前後からも真データの判断が行われ、つまり注目データ
が０の場合もその隣が１であれば真データとされて、真
データ記憶回路２３に１が入力され、真データ記憶回路
２３内の各シフト段が１になるのが図１の場合よりも速
くなる。

【００２２】図７Ｂに図１と対応する部分に同一符号を
付けて示すように、擬似ランダムパターン発生回路２２
の帰還シフト段４６_K のビットが真であることを検出す
る回路５６と終段４６_N のデータが真であることを検出
する回路５７とを設け、この真検出回路５６、５７が共
に真であることを検出したときは、その時の擬似ランダ
ムパターン発生回路２２の帰還データは真であるから、
その帰還データが帰還されるように回路５６、５７の出
力の論理積をアンド回路５８でとり、その時のアンド回
路５８の出力により擬似ランダムパターン発生回路２２
の入力をその時だけ仮再生パターンから帰還データ側に
切替え、又、真データ記憶回路２３も１を入力する。
又、先に示した場合の実施例についても言えることであ
るが、この例においては真データ記憶回路２３の全ての
シフト段５１₁ 乃至５１_N の全データの論理積をアンド
回路５９でとって、このアンド回路２９の出力が高レベ
ルになったときに擬似ランダムパターン発生回路２２を
自走状態にする。尚、初期状態から行う場合に擬似ラン
ダムパターン発生回路２２の内部は全て０となってお
り、この状態で真検出回路５６、５７が誤って真を検出
しないように、端子１９からのリセット信号によりカウ
ンタ６１をリセットし、このカウンタ６１で端子１３の
クロックを計数し、これが擬似ランダムパターン発生回
路２２のシフト段数Ｎだけ計数すると、カウンタ６１の
出力で真検出回路５６、５７が有効になるようにする。

【００２３】真検出回路５６、５７の具体例を図８に示
す。擬似ランダムパターン発生回路２２の各シフト段４
６_K-2 乃至４６_K+2 の各データ、Ｄ_K-2 乃至Ｄ_K+2 が入
力され、そのＤ_K-1 とＤ_K とＤ_K+1 との論理和がオア回
路８１でとられ、Ｄ_K-2 とＤ _K-1 との論理積がアンド回
路８２でとられ、Ｄ_K-1 とＤ_K+1 との論理積がアンド回
路８３でとられ、Ｄ_K+1 とＤ_K+2 の論理積がアンド回路
８４でとられ、アンド回路８２、８３、８４の出力とＤ
_K との論理和がオア回路８５でとられ、オア回路８１、
８５はそれぞれゲート８６、８７に供給され、ゲート８
６は端子４３の制御信号Ａで開かれ、つまりこの場合は
入力パターンがマーク率１／４の場合であり、ゲート４
７は端子４４の制御信号Ｂで開かれ、この場合は入力パ
ターンがマーク率１／８の場合であり、ゲート８６、８
７の出力はオア回路８８を通じてゲート８９へ供給され
る。ゲート８９はカウンタ６１の出力によって禁止が解
除され、つまり開かれてオア回路８８の出力が出力され
るようにされる。最終段４６_N のデータが真であること
を検出する真検出回路５７も図８と同様に構成され、こ
の場合はその入力データがＤ_K-2 乃至Ｄ_K+2 に対してＤ
_N-2 乃至Ｄ_N+2 が入力されるものとなる。従ってこの場
合は、擬似ランダムパターン発生回路２２としては終段
４６_N の後段に２つシフト段を直列に接続しておく必要
がある。

【００２４】上述においてはこの発明の入力パターンが
マーク率１／４、１／８、３／４、７／８の場合につい
て述べたが、一般に１／２ⁿ の場合にも適応でき、この
場合マーク率再生回路においては入力パターンと、その
それぞれ１ビットずつシフトしたパターンとで全体でｎ
列のパターン系列を作り、対応するものの論理和をとれ
ばよい。

【００２５】

【発明の効果】以上述べたようにこの発明によれば、入
力パターンをマーク率１／２のパターンに再生し、これ
を擬似ランダムパターン発生回路に入力するとともに、
その擬似ランダムパターン発生回路の各シフト段と対応
してこれが真であるかどうかを記憶し、その擬似ランダ
ムパターン発生回路における帰還データが真であること
を検出すると、これと対応してその真データを擬似ラン
ダムパターン発生回路にその時帰還し、又、真データ記
憶回路に真データを入れることにより真データ記憶回路
においてその全てのシフト段が真データを表す状態にな
ったとき、擬似ランダムパターン発生回路の状態は入力
パターンデータと対応したマーク率１／２のパターンと
なり、これより擬似ランダムパターン発生回路は自走状
態とされる。従って、更にこれより入力データと対応し
たマーク率の基準データを作る場合、各１ビットずつシ
フトする必要はなく、極めて短時間で基準データを作る
ことができる。

【図面の簡単な説明】

【図１】この発明の実施例を示すブロック図。

【図２】図１中のマーク率再生回路２１の具体例を示す
ブロック図。

【図３】図１中の擬似ランダムパターン発生回路２２の
具体例を示すブロック図。

【図４】図１中の真データ記憶回路２３の具体例を示す
ブロック図。

【図５】図１中の基準パターン変換回路３１の具体例を
示すブロック図。

【図６】図１中の同期制御回路１７の具体例を示すブロ
ック図。

【図７】この発明の他の実施例を示すブロック図。

【図８】図７Ｂ中の真値検出回路５６の具体例を示す論
理回路図。

【図９】従来のビット誤り率検出回路を示すブロック
図。

【図１０】従来のマーク率１／２のパターンと、これと
対応したマーク率１／４、マーク率１／８のパターンと
の関係例を示す図。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 マーク率１／２ⁿ のパターンを入力し
   て、これと対応するマーク率が１／２のパターンを再生
   するパターン再生器であって、 上記入力パターンと、これをシフトしたパターンとの論
   理和をとって、マーク率１／２の仮再生パターンを作る
   マーク率再生回路と、 上記入力パターンとビット同期して擬似ランダムパター
   ンを発生する擬似ランダムパターン発生回路と、 上記擬似ランダムパターンと同一シフト段を持つ循環形
   シフトレジスタからなり、上記擬似ランダムパターン発
   生回路と同期してシフトされ、上記マーク率再生回路よ
   りの仮再生パターン中の１が真データとして入力される
   真データ記憶回路と、 上記擬似ランダムパターン発生回路の帰還段と終段のデ
   ータが共に真データであれば、そのときの上記擬似ラン
   ダムパターン発生回路の帰還データを、上記仮再生パタ
   ーンに代えて帰還入力するとともに、上記真データ記憶
   回路に真データを書き込む手段と、 上記真データ記憶回路の全てのシフト段が真データとな
   ると、上記擬似ランダムパターン発生回路の入力を、上
   記仮再生パターンから、その帰還データに切り換えて擬
   似ランダムパターン発生回路を自走状態とする手段と、 を具備するマーク率１／２パターン再生器。