JPH06252284A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06252284A JPH06252284A JP5040797A JP4079793A JPH06252284A JP H06252284 A JPH06252284 A JP H06252284A JP 5040797 A JP5040797 A JP 5040797A JP 4079793 A JP4079793 A JP 4079793A JP H06252284 A JPH06252284 A JP H06252284A
- Authority
- JP
- Japan
- Prior art keywords
- metal film
- semiconductor device
- lead frame
- semiconductor element
- plastic substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】低価格、高信頼性、短納期を可能とし、かつ高
速化対応、低熱抵抗化の要求を満たす多ピンＱＦＰタイ
プの半導体装置を提供する。 【構成】プラスチック積層基板１０の一積層面に金属膜
９ａを形成し、この金属膜９ａに半導体素子３をマウン
ト材７を介して搭載し、半導体素子３と金属膜９ａとを
金属細線６ｂにより結線することによって金属膜９ａは
グランド電極を形成する。また、他の金属膜９ｂは金属
細線６ｃと結線され電源電極を形成する。また、プリン
ト配線インナーリード１１は金属細線６ａと結線され
る。これにより、信号線である金属細線６ａは金属膜と
の間でストリップラインを形成し、クロストークの低減
ができグランドバウンスを抑えることが可能となる。ま
た、トランスファモールドを行わなくてすむので、半導
体装置の品質向上、低価格、工期短縮が可能となる。
速化対応、低熱抵抗化の要求を満たす多ピンＱＦＰタイ
プの半導体装置を提供する。 【構成】プラスチック積層基板１０の一積層面に金属膜
９ａを形成し、この金属膜９ａに半導体素子３をマウン
ト材７を介して搭載し、半導体素子３と金属膜９ａとを
金属細線６ｂにより結線することによって金属膜９ａは
グランド電極を形成する。また、他の金属膜９ｂは金属
細線６ｃと結線され電源電極を形成する。また、プリン
ト配線インナーリード１１は金属細線６ａと結線され
る。これにより、信号線である金属細線６ａは金属膜と
の間でストリップラインを形成し、クロストークの低減
ができグランドバウンスを抑えることが可能となる。ま
た、トランスファモールドを行わなくてすむので、半導
体装置の品質向上、低価格、工期短縮が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は高集積化された半導体素
子を搭載する半導体装置に関し、特に表面実装タイプの
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型半導
体装置に関する。
子を搭載する半導体装置に関し、特に表面実装タイプの
ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型半導
体装置に関する。
【０００２】
【従来の技術】従来の高集積化されたゲートアレイ、シ
ステム、マイコン等の半導体素子は、当初、信号端子お
よび電源端子が多く、延べ１００本以上のリード端子が
要求され、かつ大消費電力化に伴い素子の発熱も多くな
るため、アウターリード端子を格子状に配列して実装密
度を高くしたセラミックＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａ
ｒｒａｙ）型のパッケージに搭載されることが多かっ
た。
ステム、マイコン等の半導体素子は、当初、信号端子お
よび電源端子が多く、延べ１００本以上のリード端子が
要求され、かつ大消費電力化に伴い素子の発熱も多くな
るため、アウターリード端子を格子状に配列して実装密
度を高くしたセラミックＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａ
ｒｒａｙ）型のパッケージに搭載されることが多かっ
た。
【０００３】しかし、これらの半導体素子を搭載した半
導体装置が実装されるコンピュータ、テスタ等の電気機
器の小型軽量化に伴い、半導体装置は表面実装タイプの
要求が増え始め、最近はＱＦＰがその主役を担ってい
る。ＱＦＰはアウターリードがパッケージから４方向に
導出され、ガルウイング状に曲げ成形されたタイプであ
る。そして、主にガラス封止タイプ（ＱＦＰ−Ｇ）とプ
ラスチックトランスファモールドタイプ（ＱＦＰ−Ｐ）
が広く使われている。
導体装置が実装されるコンピュータ、テスタ等の電気機
器の小型軽量化に伴い、半導体装置は表面実装タイプの
要求が増え始め、最近はＱＦＰがその主役を担ってい
る。ＱＦＰはアウターリードがパッケージから４方向に
導出され、ガルウイング状に曲げ成形されたタイプであ
る。そして、主にガラス封止タイプ（ＱＦＰ−Ｇ）とプ
ラスチックトランスファモールドタイプ（ＱＦＰ−Ｐ）
が広く使われている。
【０００４】図５に従来の代表的なＱＦＰ−Ｇの断面図
を示す。セラミック基板１４の中央にマウント材７を用
いて搭載された半導体素子３は、リードフレーム４のイ
ンナーリード４ａとの間を金属細線６により接続され、
セラミックキャップ１３が封止ガラス１５により気密封
止される。
を示す。セラミック基板１４の中央にマウント材７を用
いて搭載された半導体素子３は、リードフレーム４のイ
ンナーリード４ａとの間を金属細線６により接続され、
セラミックキャップ１３が封止ガラス１５により気密封
止される。
【０００５】また、図６に従来の代表的なＱＦＰ−Ｐの
断面図を示す。リードフレーム４の中央のアイランド１
７に搭載された半導体素子３は、インナーリード４ａと
の間を金属細線６により接続され、封止樹脂１６により
トランスファモールド成形されている。
断面図を示す。リードフレーム４の中央のアイランド１
７に搭載された半導体素子３は、インナーリード４ａと
の間を金属細線６により接続され、封止樹脂１６により
トランスファモールド成形されている。
【０００６】図７は従来装置のうち比較的近年開発さ
れ、その生産が急速に拡大しているＱＦＰ−Ｐの複合リ
ードフレームタイプの断面図である。すなわち、複合リ
ードフレームは、リードフレーム４の開口寸法より広い
面積を持ち半導体素子４を搭載したグランド電極板１８
を、リードフレーム４の下側に絶縁テープ１９により接
着してグランド電極を形成していることが特徴である。
この複合リードフレームタイプのＱＦＰ−Ｐは、半導体
素子の発熱をグランド電極板１８を介してリードフレー
ム４に放散する効果がある上、同時スイッチングにより
生ずるノイズ（グランドバウンス）を低減することがで
きる。
れ、その生産が急速に拡大しているＱＦＰ−Ｐの複合リ
ードフレームタイプの断面図である。すなわち、複合リ
ードフレームは、リードフレーム４の開口寸法より広い
面積を持ち半導体素子４を搭載したグランド電極板１８
を、リードフレーム４の下側に絶縁テープ１９により接
着してグランド電極を形成していることが特徴である。
この複合リードフレームタイプのＱＦＰ−Ｐは、半導体
素子の発熱をグランド電極板１８を介してリードフレー
ム４に放散する効果がある上、同時スイッチングにより
生ずるノイズ（グランドバウンス）を低減することがで
きる。
【０００７】しかしながら、上述したＱＦＰ−Ｇおよび
ＱＦＰ−Ｐタイプの半導体装置には、次に述べるような
欠点がある。まず、ＱＦＰ−Ｇの欠点は、第１に重量が
重くトランスファモールドタイプの２〜３倍にもなるこ
とである。第２にはガラス封止温度が高いことである。
４００℃以上の熱処理が必要となるため、高集積化した
半導体素子にダメージを与える。第３には高速化対応の
困難性にある。熱膨張差が大きいため銅リードフレーム
が採用できないこと、ガラスの誘電率が大きいこと、か
つリードフレームの多層化が耐熱性の面から難しいこと
により、配線インダクタンスが大きくその分ノイズ電圧
も大きくなる。
ＱＦＰ−Ｐタイプの半導体装置には、次に述べるような
欠点がある。まず、ＱＦＰ−Ｇの欠点は、第１に重量が
重くトランスファモールドタイプの２〜３倍にもなるこ
とである。第２にはガラス封止温度が高いことである。
４００℃以上の熱処理が必要となるため、高集積化した
半導体素子にダメージを与える。第３には高速化対応の
困難性にある。熱膨張差が大きいため銅リードフレーム
が採用できないこと、ガラスの誘電率が大きいこと、か
つリードフレームの多層化が耐熱性の面から難しいこと
により、配線インダクタンスが大きくその分ノイズ電圧
も大きくなる。
【０００８】次に、ＱＦＰ−Ｐの欠点は、第１に放熱性
が低いことである。半導体素子を取り巻く材料は大部分
が樹脂である。よってセラミックに比べ熱伝導率が１／
２０〜１／３０と小さいため、素子の発熱を放散するこ
とができない。第２に耐湿性が悪いことである。すなわ
ち、樹脂には透湿性があり、また離型性を良くしている
ため、熱ストレスを受けるとリードフレームと樹脂との
界面から半導体装置内に向けて水分の浸入がある。ま
た、複合リードフレームタイプのＱＦＰ−Ｐでは、半導
体素子、電源電極板またはグランド電極板の占有面積の
比率が高くなるため、樹脂との熱膨張率の差からくる応
力が高くなり、実装時に樹脂内に浸入した水分の気化体
積膨張により、樹脂の界面剥離やクラックを引き起こす
ことがある。第３に、開発工期が長いことである。トラ
ンスファモールド成形金型の製作期間が２〜６ケ月と長
いため、製品の立上げの律速となりやすい。
が低いことである。半導体素子を取り巻く材料は大部分
が樹脂である。よってセラミックに比べ熱伝導率が１／
２０〜１／３０と小さいため、素子の発熱を放散するこ
とができない。第２に耐湿性が悪いことである。すなわ
ち、樹脂には透湿性があり、また離型性を良くしている
ため、熱ストレスを受けるとリードフレームと樹脂との
界面から半導体装置内に向けて水分の浸入がある。ま
た、複合リードフレームタイプのＱＦＰ−Ｐでは、半導
体素子、電源電極板またはグランド電極板の占有面積の
比率が高くなるため、樹脂との熱膨張率の差からくる応
力が高くなり、実装時に樹脂内に浸入した水分の気化体
積膨張により、樹脂の界面剥離やクラックを引き起こす
ことがある。第３に、開発工期が長いことである。トラ
ンスファモールド成形金型の製作期間が２〜６ケ月と長
いため、製品の立上げの律速となりやすい。
【０００９】一方、上述したＱＦＰ−Ｇ、ＱＦＰ−Ｐの
多くの欠点を改善し、これらに代る半導体装置としてプ
ラスチック基板を用いた樹脂封止型半導体装置が昨今検
討されている（例えば特開昭６４−１１３５６号）。こ
の半導体装置は、図８の断面図に示すように、プラスチ
ック基板２ａの中央部に半導体素子３が搭載され、半導
体素子３を金属細線６により接続したリードフレーム４
が、プラスチックキャップ１ａによって中空部２０を形
成するように気密封止されている。
多くの欠点を改善し、これらに代る半導体装置としてプ
ラスチック基板を用いた樹脂封止型半導体装置が昨今検
討されている（例えば特開昭６４−１１３５６号）。こ
の半導体装置は、図８の断面図に示すように、プラスチ
ック基板２ａの中央部に半導体素子３が搭載され、半導
体素子３を金属細線６により接続したリードフレーム４
が、プラスチックキャップ１ａによって中空部２０を形
成するように気密封止されている。
【００１０】この半導体装置の特徴は、軽量で、比較的
高速な半導体素子に対応が可能なほか、ガラス封止と違
い１５０℃以下での低温樹脂封止が可能となるため、素
子へのダメージが少なく、かつリードフレーム仕上げ処
理も、封止工程を代表とする組立工程において熱履歴以
下の温度で溶融、酸化等のない処理であれば、組立投入
の前工程で処理可能である。
高速な半導体素子に対応が可能なほか、ガラス封止と違
い１５０℃以下での低温樹脂封止が可能となるため、素
子へのダメージが少なく、かつリードフレーム仕上げ処
理も、封止工程を代表とする組立工程において熱履歴以
下の温度で溶融、酸化等のない処理であれば、組立投入
の前工程で処理可能である。
【００１１】また、封止樹脂の選択においても、トラン
スファモールド成形用樹脂と違いリードフレームの金属
と密着性が良く、加熱時の流動性をある程度無視できる
樹脂が選択できるので、信頼性の高い半導体装置が得ら
れる。さらには、セラミック成形金型、トランスファモ
ールド成形金型が不要となるため、工期、コストの削減
という利点を有している。また、低温樹脂封止が可能と
いうことは、リードフレームの選択幅を広げることにな
る。すなわち、透磁率の低い銅材の採用が可能な上、複
合リードフレームの採用も制約なく自由に選択できる。
スファモールド成形用樹脂と違いリードフレームの金属
と密着性が良く、加熱時の流動性をある程度無視できる
樹脂が選択できるので、信頼性の高い半導体装置が得ら
れる。さらには、セラミック成形金型、トランスファモ
ールド成形金型が不要となるため、工期、コストの削減
という利点を有している。また、低温樹脂封止が可能と
いうことは、リードフレームの選択幅を広げることにな
る。すなわち、透磁率の低い銅材の採用が可能な上、複
合リードフレームの採用も制約なく自由に選択できる。
【００１２】
【発明が解決しようとする課題】この従来のプラスチッ
ク基板樹脂封止型半導体装置は、上述したようにＱＦＰ
−Ｇ、ＱＦＰ−Ｐに比べ、低価格、軽量、低温履歴、高
速対応が可能な上、高品質、短納期である特徴を有して
いる。しかし、より高速な半導体素子への対応、また低
熱抵抗に対しては要求を充分に満足し得なかった。
ク基板樹脂封止型半導体装置は、上述したようにＱＦＰ
−Ｇ、ＱＦＰ−Ｐに比べ、低価格、軽量、低温履歴、高
速対応が可能な上、高品質、短納期である特徴を有して
いる。しかし、より高速な半導体素子への対応、また低
熱抵抗に対しては要求を充分に満足し得なかった。
【００１３】まず、高速化対応の問題点について述べ
る。多ピンになると半導体装置が大きくなるためインナ
ーリードも長くなり、インダクタンスや線間容量も大き
くなる。また、高速動作時のスイッチングノイズや線間
のクロストークが大きくなる。そこで、電源ピンおよび
グランドピンの数を増やして流入電流を減らす対策が必
要となる。しかし、電源ピンおよびグランドピンの本数
を増やすことは逆に半導体装置サイズの大型化を招き、
リード長が伸びるといった悪循環を引き起こす。そこ
で、電源電極、グランド電極を設け、半導体素子から自
由に結線でき特定ピンの局所的な電流集中を避け、電源
系の低インダクタンスによる低ノイズを実現しながら、
電源ピンの数を減らすことなくリード数の少ない半導体
装置が必要となる。しかしながら、この従来の半導体装
置は、単層リードフレームを用いていたためグランドバ
ウンス、クロストークの問題があり、高速化対応がとれ
なかった。
る。多ピンになると半導体装置が大きくなるためインナ
ーリードも長くなり、インダクタンスや線間容量も大き
くなる。また、高速動作時のスイッチングノイズや線間
のクロストークが大きくなる。そこで、電源ピンおよび
グランドピンの数を増やして流入電流を減らす対策が必
要となる。しかし、電源ピンおよびグランドピンの本数
を増やすことは逆に半導体装置サイズの大型化を招き、
リード長が伸びるといった悪循環を引き起こす。そこ
で、電源電極、グランド電極を設け、半導体素子から自
由に結線でき特定ピンの局所的な電流集中を避け、電源
系の低インダクタンスによる低ノイズを実現しながら、
電源ピンの数を減らすことなくリード数の少ない半導体
装置が必要となる。しかしながら、この従来の半導体装
置は、単層リードフレームを用いていたためグランドバ
ウンス、クロストークの問題があり、高速化対応がとれ
なかった。
【００１４】次に、低熱抵抗化の対応についての問題点
を述べる。半導体素子の高集積化に伴い、半導体素子の
消費電力は増加する。ＣＭＯＳゲートアレイなどでは、
クロック周波数の増加に伴い消費電力は増加し、２０Ｍ
Ｈｚでは１Ｗ、４０ＭＨｚでは２Ｗに至る。ところが、
この従来のプラスチック基板を用いた半導体装置では、
半導体素子から発熱する熱の伝導がプラスチック基板を
介して封止樹脂、リードフレームという系路をとるた
め、熱抵抗が大きく、ＱＦＰ−Ｇの２〜３倍でかつＱＦ
Ｐ−Ｐ相当の値となっていた。このように、消費電力１
Ｗを超える半導体素子への対応がとれないという問題が
あった。
を述べる。半導体素子の高集積化に伴い、半導体素子の
消費電力は増加する。ＣＭＯＳゲートアレイなどでは、
クロック周波数の増加に伴い消費電力は増加し、２０Ｍ
Ｈｚでは１Ｗ、４０ＭＨｚでは２Ｗに至る。ところが、
この従来のプラスチック基板を用いた半導体装置では、
半導体素子から発熱する熱の伝導がプラスチック基板を
介して封止樹脂、リードフレームという系路をとるた
め、熱抵抗が大きく、ＱＦＰ−Ｇの２〜３倍でかつＱＦ
Ｐ−Ｐ相当の値となっていた。このように、消費電力１
Ｗを超える半導体素子への対応がとれないという問題が
あった。
【００１５】さらに、上述した従来のプラスチック基板
樹脂封止型半導体装置に比べ、より低価格、薄型、高信
頼性の半導体装置が要求されており、これらの要件を満
たすことも大きな課題となっている。
樹脂封止型半導体装置に比べ、より低価格、薄型、高信
頼性の半導体装置が要求されており、これらの要件を満
たすことも大きな課題となっている。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
プラスチック基板の素子搭載面に金属膜を形成し、この
上に半導体素子を搭載し、プラスチックキャップまたは
樹脂で封止する半導体装置である。このプラスチック基
板は一片面に金属膜が形成された単層構造か、または複
数層の金属膜が形成された積層基板構造である。
プラスチック基板の素子搭載面に金属膜を形成し、この
上に半導体素子を搭載し、プラスチックキャップまたは
樹脂で封止する半導体装置である。このプラスチック基
板は一片面に金属膜が形成された単層構造か、または複
数層の金属膜が形成された積層基板構造である。
【００１７】そして、この金属膜と半導体素子電極とを
金属細線接続することによって、金属膜は電源電極また
はグランド電極となる。さらに、この金属膜は半導体素
子のヒートスプレッダとして機能し、またプラスチック
基板の機械的強度の向上、樹脂への水分の浸入を防ぐ透
湿防止効果を備えている。
金属細線接続することによって、金属膜は電源電極また
はグランド電極となる。さらに、この金属膜は半導体素
子のヒートスプレッダとして機能し、またプラスチック
基板の機械的強度の向上、樹脂への水分の浸入を防ぐ透
湿防止効果を備えている。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。図１〜図４は本発明の実施例１〜４の半導体装置を
それぞれ示す断面図である。
る。図１〜図４は本発明の実施例１〜４の半導体装置を
それぞれ示す断面図である。
【００１９】まず、図１を用いて実施例１を説明する。
ポリフェニレンサルファイド樹脂、フッ化エチレン樹
脂、エポキシ樹脂、ポリイミド樹脂等のエンジニアリン
グプラスチックからなる厚さ０．５〜２ｍｍのプラスチ
ック基板２の一片面に、厚さ１０〜１００μｍのＣｕ箔
を接着またはＣｕ、Ａｌ、Ｎｉ等を蒸着しさらに無電解
めっきにより厚さ数〜数十μｍ形成した後、必要に応じ
さらにＮｉおよびＡｕめっきを施してグランド電極用の
金属膜９を形成する。この金属膜９上の外周囲に、予め
エポキシ樹脂、ポリイミド樹脂にＳｉＯ2 等のフィラー
を充填した封止樹脂５を印刷し、リードフレーム４を上
部から加熱圧着する。この時の封止樹脂５は硬化または
Ｂステージ化しておく。
ポリフェニレンサルファイド樹脂、フッ化エチレン樹
脂、エポキシ樹脂、ポリイミド樹脂等のエンジニアリン
グプラスチックからなる厚さ０．５〜２ｍｍのプラスチ
ック基板２の一片面に、厚さ１０〜１００μｍのＣｕ箔
を接着またはＣｕ、Ａｌ、Ｎｉ等を蒸着しさらに無電解
めっきにより厚さ数〜数十μｍ形成した後、必要に応じ
さらにＮｉおよびＡｕめっきを施してグランド電極用の
金属膜９を形成する。この金属膜９上の外周囲に、予め
エポキシ樹脂、ポリイミド樹脂にＳｉＯ2 等のフィラー
を充填した封止樹脂５を印刷し、リードフレーム４を上
部から加熱圧着する。この時の封止樹脂５は硬化または
Ｂステージ化しておく。
【００２０】次に、半導体素子３をプラスチック基板２
の金属膜９の中央部にＡｇペースト等のマウント材７で
搭載し、ＡｌまたはＡｕからなる金属細線６ａ、６ｂに
より半導体素子３とインナーリード４ａおよび金属膜９
とを結線する。そして、プラスチック基板２と同様に一
片面に金属膜８を形成したプラスチックキャップ１に予
め封止樹脂５を印刷してＢステージ化しておき、これを
プラスチック基板２に重ね合せ加熱する。リードフレー
ム４は厚さ０．１〜０．２５ｍｍのＣｕ材を用い、金属
細線６ａをボンディングするインナーリード４ａ部には
ＡｇまたはＡｕめっきを施しておき、実装部となるアウ
ターリード４ｂにはＳｎまたは半田めっきが５〜３０μ
ｍ厚で施されている。
の金属膜９の中央部にＡｇペースト等のマウント材７で
搭載し、ＡｌまたはＡｕからなる金属細線６ａ、６ｂに
より半導体素子３とインナーリード４ａおよび金属膜９
とを結線する。そして、プラスチック基板２と同様に一
片面に金属膜８を形成したプラスチックキャップ１に予
め封止樹脂５を印刷してＢステージ化しておき、これを
プラスチック基板２に重ね合せ加熱する。リードフレー
ム４は厚さ０．１〜０．２５ｍｍのＣｕ材を用い、金属
細線６ａをボンディングするインナーリード４ａ部には
ＡｇまたはＡｕめっきを施しておき、実装部となるアウ
ターリード４ｂにはＳｎまたは半田めっきが５〜３０μ
ｍ厚で施されている。
【００２１】図２の実施例２は、実施例１の単層リード
フレームに対し、リードフレームを多層化し複合リード
フレームとしたものである。この複合リードフレーム
は、半導体素子搭載用のグランド電極板１８がリードフ
レーム４にポリイミドフィルム等の厚さ０．１〜０．２
ｍｍの絶縁テープ１９を介して接着される。グランド電
極板１８はリードフレーム４の開口寸法より大きく、リ
ードフレーム４のインナーリード下面に接着されるのが
特徴である。このグランド電極板１８に半導体素子３が
搭載された後、金属細線６ａによりリードフレーム４に
信号線、電源線が結線され、金属細線６ｂはグランド電
極板１８にグランド結線される。次に、この複合リード
フレームは、プラスチック基板２上の金属膜９にＡｇペ
ーストまたは半田合金等の導電性接着剤１２を介して電
気的に接続される。この実施例の構造は、複合リードフ
レームのグランド電極機能およびヒートスプレッダ機能
をより大きく効果的にしたものである。グランド電極板
１８とプラスチック基板２は半導体素子搭載前に接着し
ておいてもよい。また、プラスチックキャップ１は外側
片面に金属膜８を形成し、内側に凹部キャビティを形成
して中空封止している。なお、本実施例はリードフレー
ム４とグランド電極板１８との２層構造であるが、電極
層を増やして多層複合リードフレームとすることもでき
る。
フレームに対し、リードフレームを多層化し複合リード
フレームとしたものである。この複合リードフレーム
は、半導体素子搭載用のグランド電極板１８がリードフ
レーム４にポリイミドフィルム等の厚さ０．１〜０．２
ｍｍの絶縁テープ１９を介して接着される。グランド電
極板１８はリードフレーム４の開口寸法より大きく、リ
ードフレーム４のインナーリード下面に接着されるのが
特徴である。このグランド電極板１８に半導体素子３が
搭載された後、金属細線６ａによりリードフレーム４に
信号線、電源線が結線され、金属細線６ｂはグランド電
極板１８にグランド結線される。次に、この複合リード
フレームは、プラスチック基板２上の金属膜９にＡｇペ
ーストまたは半田合金等の導電性接着剤１２を介して電
気的に接続される。この実施例の構造は、複合リードフ
レームのグランド電極機能およびヒートスプレッダ機能
をより大きく効果的にしたものである。グランド電極板
１８とプラスチック基板２は半導体素子搭載前に接着し
ておいてもよい。また、プラスチックキャップ１は外側
片面に金属膜８を形成し、内側に凹部キャビティを形成
して中空封止している。なお、本実施例はリードフレー
ム４とグランド電極板１８との２層構造であるが、電極
層を増やして多層複合リードフレームとすることもでき
る。
【００２２】図３は実施例３を示し、実施例１と同様リ
ードフレーム４は単層であるがアイランド１７を有して
おり、実施例２の多層リードフレーム構造とは異なる。
このリードフレーム４はトランスファモールド成形タイ
プと同じ構造で、アイランド１７は実施例２と同様プラ
スチック基板２上の金属膜９と導電性接着剤１２により
電気的に接続され、グランド電極を形成している。また
キャップは用いずに、封止樹脂１６により樹脂封止され
ている。この時、封止樹脂１６が半導体装置から流れ出
るのを防ぐために、流れ止めとして封止樹脂と同一材ま
たはＡｌ等の金属からなる樹脂枠２１をリードフレーム
４上に配置している。
ードフレーム４は単層であるがアイランド１７を有して
おり、実施例２の多層リードフレーム構造とは異なる。
このリードフレーム４はトランスファモールド成形タイ
プと同じ構造で、アイランド１７は実施例２と同様プラ
スチック基板２上の金属膜９と導電性接着剤１２により
電気的に接続され、グランド電極を形成している。また
キャップは用いずに、封止樹脂１６により樹脂封止され
ている。この時、封止樹脂１６が半導体装置から流れ出
るのを防ぐために、流れ止めとして封止樹脂と同一材ま
たはＡｌ等の金属からなる樹脂枠２１をリードフレーム
４上に配置している。
【００２３】図４は実施例４であり、実施例１に対しプ
ラスチック基板に代ってプリント配線基板構造のプラス
チック積層板１０を用いたものである。このプラスチッ
ク積層板１０は、ガラス／エポキシまたはガラス／ＢＴ
レジン（ビスマレイミド・トリアジン）に銅箔を張り付
けたものである。プリント配線インナーリード１１はプ
リント配線により形成され、その下層に電源電極用およ
びグランド電極用の金属膜９ｂ、９ａがそれぞれ絶縁さ
れた状態で積層され、搭載された半導体素子３との間を
それぞれ金属細線６ａ、６ｃ、６ｂで結線している。そ
して、金属膜８を内部側に有するプラスチックキャップ
１を用いて封止樹脂５により封止している。
ラスチック基板に代ってプリント配線基板構造のプラス
チック積層板１０を用いたものである。このプラスチッ
ク積層板１０は、ガラス／エポキシまたはガラス／ＢＴ
レジン（ビスマレイミド・トリアジン）に銅箔を張り付
けたものである。プリント配線インナーリード１１はプ
リント配線により形成され、その下層に電源電極用およ
びグランド電極用の金属膜９ｂ、９ａがそれぞれ絶縁さ
れた状態で積層され、搭載された半導体素子３との間を
それぞれ金属細線６ａ、６ｃ、６ｂで結線している。そ
して、金属膜８を内部側に有するプラスチックキャップ
１を用いて封止樹脂５により封止している。
【００２４】
【発明の効果】以上説明したように本発明は、プラスチ
ック基板に金属膜を形成し、この上部に直接またはリー
ドフレームのアイランドあるいは複合リードフレームを
介した形で半導体素子を搭載し、かつこの金属膜と半導
体素子電極の一部を金属細線により結線することによっ
て電源電極またはグランド電極を形成できるので、電源
系のインダクタンスを低減でき、かつ電源系のグランド
バウンスを低減することができる上、信号線となる金属
細線に対してはストリップラインとしてクロストークを
抑えられる。
ック基板に金属膜を形成し、この上部に直接またはリー
ドフレームのアイランドあるいは複合リードフレームを
介した形で半導体素子を搭載し、かつこの金属膜と半導
体素子電極の一部を金属細線により結線することによっ
て電源電極またはグランド電極を形成できるので、電源
系のインダクタンスを低減でき、かつ電源系のグランド
バウンスを低減することができる上、信号線となる金属
細線に対してはストリップラインとしてクロストークを
抑えられる。
【００２５】また、実施例４のプラスチック積層基板構
造では、電源、グランドの結線は電源電極、グランド電
極に自由にボンディングできるため、必要な電源リー
ド、グランドリード数の割りには少ないリード数の半導
体装置となり、その寸法を小さくすることが可能とな
る。また、電源電極とグランド電極との間にはデカップ
リングコンデンサの効果も生じる上、信号線の特性イン
ピーダンスもプリント基板の配線抵抗である５０Ωに合
わせることによって、実装基板との整合もとれる。これ
らの理由により、高速化に対応した半導体装置を実現で
きる。
造では、電源、グランドの結線は電源電極、グランド電
極に自由にボンディングできるため、必要な電源リー
ド、グランドリード数の割りには少ないリード数の半導
体装置となり、その寸法を小さくすることが可能とな
る。また、電源電極とグランド電極との間にはデカップ
リングコンデンサの効果も生じる上、信号線の特性イン
ピーダンスもプリント基板の配線抵抗である５０Ωに合
わせることによって、実装基板との整合もとれる。これ
らの理由により、高速化に対応した半導体装置を実現で
きる。
【００２６】また、半導体素子からの発熱も、この金属
膜を介して半導体装置全体およびリードフレーム等へ放
散することが可能となり、金属膜のない従来の半導体装
置の熱抵抗に比べ大幅に低減でき、２Ｗを越える半導体
素子の搭載も可能となった。
膜を介して半導体装置全体およびリードフレーム等へ放
散することが可能となり、金属膜のない従来の半導体装
置の熱抵抗に比べ大幅に低減でき、２Ｗを越える半導体
素子の搭載も可能となった。
【００２７】さらに本発明によれば、低価格、薄型、高
信頼性も実現できた。それは、一つにトランスファモー
ルドタイプの複合リードフレームに比べ、プラスチック
基板の金属膜はリードフレームの役割りを成すため、電
源電極、グランド電極を有するにもかかわらず一層少な
い複合リードフレームと同じ効果がある。よって、グラ
ンド電極のみのような構造ではリードフレームは単層の
みでも可能であり、従来のリードフレームがそのまま使
用可能である。また、半導体装置全体に占める電源電極
板、グランド電極板の面積比が従来のトランスファモー
ルドタイプの複合リードフレームでは大きいため、封止
樹脂に与える熱ストレスが大きくなり実装時の樹脂クラ
ック、樹脂剥離を起こし耐湿性を損ねていたが、本発明
はプラスチック基板上に金属膜を有する上、金型成型法
と違い樹脂には密着の向上が期待できる。よって、薄型
はもちろん、高信頼性で低価格の半導体装置としてトラ
ンスファモールドの優位に立つことが可能である。ま
た、プラスチック基板の成型もプレート状のものを切断
するだけで可能な上、リードフレームも単層での応用が
広くなるため、トランスファモールドの複合リードフレ
ーム構造に比べ価格、工期ともに半減することも可能で
ある。
信頼性も実現できた。それは、一つにトランスファモー
ルドタイプの複合リードフレームに比べ、プラスチック
基板の金属膜はリードフレームの役割りを成すため、電
源電極、グランド電極を有するにもかかわらず一層少な
い複合リードフレームと同じ効果がある。よって、グラ
ンド電極のみのような構造ではリードフレームは単層の
みでも可能であり、従来のリードフレームがそのまま使
用可能である。また、半導体装置全体に占める電源電極
板、グランド電極板の面積比が従来のトランスファモー
ルドタイプの複合リードフレームでは大きいため、封止
樹脂に与える熱ストレスが大きくなり実装時の樹脂クラ
ック、樹脂剥離を起こし耐湿性を損ねていたが、本発明
はプラスチック基板上に金属膜を有する上、金型成型法
と違い樹脂には密着の向上が期待できる。よって、薄型
はもちろん、高信頼性で低価格の半導体装置としてトラ
ンスファモールドの優位に立つことが可能である。ま
た、プラスチック基板の成型もプレート状のものを切断
するだけで可能な上、リードフレームも単層での応用が
広くなるため、トランスファモールドの複合リードフレ
ーム構造に比べ価格、工期ともに半減することも可能で
ある。
【図１】本発明の実施例１のプラスチック基板および単
層リードフレーム構造の断面図である。
層リードフレーム構造の断面図である。
【図２】本発明の実施例２のプラスチック基板および複
合リードフレーム構造の断面図である。
合リードフレーム構造の断面図である。
【図３】本発明の実施例３のプラスチック基板およびア
イランド付単層リードフレーム構造の断面図である。
イランド付単層リードフレーム構造の断面図である。
【図４】本発明の実施例４のプラスチック積層基板構造
の断面図である。
の断面図である。
【図５】従来のガラス封止タイプ（ＱＦＰ−Ｇ）の半導
体装置の断面図である。
体装置の断面図である。
【図６】従来のトランスファモールドタイプ（ＱＦＰ−
Ｐ）の半導体装置の断面図である。
Ｐ）の半導体装置の断面図である。
【図７】従来の複合リードフレーム構造のトランスファ
モールドタイプ（ＱＦＰ−Ｐ）の半導体装置の断面図で
ある。
モールドタイプ（ＱＦＰ−Ｐ）の半導体装置の断面図で
ある。
【図８】従来のプラスチック基板樹脂封止構造の半導体
装置の断面図である。
装置の断面図である。
１、１ａ プラスチックキャップ ２、２ａ プラスチック基板 ３ 半導体素子 ４ リードフレーム ４ａ インナーリード ４ｂ アウターリード ５、５ａ 封止樹脂 ６、６ａ、６ｂ、６ｃ 金属細線 ７ マウント材 ８、９、９ａ、９ｂ、９ｃ 金属膜 １０ プラスチック積層基板 １１ プリント配線インナーリード １２ 導電性接着剤 １３ セラミックキャップ １４ セラミック基板 １５ 封止ガラス １６ 封止樹脂 １７ アイランド １８ グランド電極板 １９ 絶縁テープ ２０ 中空部 ２１ 樹脂枠
Claims (7)
- 【請求項１】 中央の半導体素子搭載部に半導体素子を
搭載したプラスチック基板と、前記半導体素子の周囲に
配置され半導体素子との間を金属細線により電気的に接
続するインナーリードとを備え、前記プラスチック基板
を樹脂材を用いて封止する半導体装置において、前記プ
ラスチック基板は一片面に金属膜が形成された単層のプ
ラスチック基板もしくは多層の金属膜を有するプラスチ
ック積層基板であることを特徴とする半導体装置。 - 【請求項２】 前記プラスチック基板の金属膜は半導体
素子の一部電極と結線され、少なくとも電源電極または
グランド電極を形成している請求項１記載の半導体装
置。 - 【請求項３】 前記インナーリードが形成されたリード
フレームは、単層のリードフレームまたは多層の複合リ
ードフレームである請求項１記載の半導体装置。 - 【請求項４】 前記単層リードフレームのアイランドま
たは複合リードフレームの電極板は半導体素子の一部電
極と結線され、かつ前記リードフレームまたは電極板上
に導電性接着剤を介して接続されている請求項１記載の
半導体装置。 - 【請求項５】 前記プラスチック積層基板の多層金属膜
の最上層金属膜はプリント配線されたインナーリードが
形成され、これらの多層金属膜と半導体素子の一部電極
とがそれぞれ結線されている請求項１記載の半導体装
置。 - 【請求項６】 封止材としてプラスチック基板または少
なくとも一片面に金属膜を形成したプラスチック基板か
らなるプラスチックキャップを用い、搭載した半導体素
子まわりを中空または充填樹脂封止した請求項１記載の
半導体装置。 - 【請求項７】 半導体素子を搭載した前記プラスチック
基板もしくはプラスチック積層基板上に半導体素子を囲
む樹脂枠を設け、この枠内に樹脂を充填して封止する請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040797A JP2546125B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040797A JP2546125B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252284A true JPH06252284A (ja) | 1994-09-09 |
| JP2546125B2 JP2546125B2 (ja) | 1996-10-23 |
Family
ID=12590621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040797A Expired - Fee Related JP2546125B2 (ja) | 1993-03-02 | 1993-03-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546125B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047771A (ja) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| JPWO2012144070A1 (ja) * | 2011-04-22 | 2014-07-28 | 三菱電機株式会社 | 半導体装置 |
| JP2016504769A (ja) * | 2012-12-20 | 2016-02-12 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | 電子部品グループの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177609A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 表面弾性波デバイス |
| JPH0499362A (ja) * | 1990-08-18 | 1992-03-31 | Seiko Epson Corp | 半導体装置 |
-
1993
- 1993-03-02 JP JP5040797A patent/JP2546125B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177609A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 表面弾性波デバイス |
| JPH0499362A (ja) * | 1990-08-18 | 1992-03-31 | Seiko Epson Corp | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047771A (ja) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
| JPWO2012144070A1 (ja) * | 2011-04-22 | 2014-07-28 | 三菱電機株式会社 | 半導体装置 |
| US9153512B2 (en) | 2011-04-22 | 2015-10-06 | Mitsubishi Electric Corporation | Semiconductor device with an insulating terminal table |
| JP5847165B2 (ja) * | 2011-04-22 | 2016-01-20 | 三菱電機株式会社 | 半導体装置 |
| DE112011105178B4 (de) * | 2011-04-22 | 2017-11-09 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
| JP2016504769A (ja) * | 2012-12-20 | 2016-02-12 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | 電子部品グループの製造方法 |
| US9961779B2 (en) | 2012-12-20 | 2018-05-01 | Continental Teves Ag & Co. Ohg | Method for producing an electronic assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546125B2 (ja) | 1996-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2547697B2 (ja) | 多層リードフレームアセンブリを作る方法および多層集積回路ダイパッケージ | |
| US5874784A (en) | Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor | |
| US6285075B1 (en) | Integrated circuit package with bonding planes on a ceramic ring using an adhesive assembly | |
| JP3400877B2 (ja) | 半導体装置及びその製造方法 | |
| US5689091A (en) | Multi-layer substrate structure | |
| US5998860A (en) | Double sided single inline memory module | |
| JP3189703B2 (ja) | 半導体装置及びその製造方法 | |
| US5394298A (en) | Semiconductor devices | |
| JPH11135560A (ja) | 樹脂封止型ボールグリッドアレイｉｃパッケージ及びその製造方法 | |
| TWI655729B (zh) | 一種封裝結構及其製造方法 | |
| US5018004A (en) | Semi-conductor device | |
| JP3061059B2 (ja) | Ｉｃパッケージ | |
| US20060011383A1 (en) | Multi-layered circuit board assembly | |
| JP2546125B2 (ja) | 半導体装置 | |
| JPH07231069A (ja) | 半導体装置及びその製造方法及びこれに使用されるリードフレーム | |
| JP2620611B2 (ja) | 電子部品搭載用基板 | |
| TW201438155A (zh) | 具有傾斜結構之半導體元件封裝 | |
| JP2622862B2 (ja) | リード付電子部品搭載用基板 | |
| JP2612468B2 (ja) | 電子部品搭載用基板 | |
| JP2000021935A (ja) | 電子部品実装体及びその製造方法 | |
| JP3053013B2 (ja) | 半導体集積回路装置 | |
| JP2614495B2 (ja) | 電子部品搭載用基板 | |
| JPH09307019A (ja) | 半導体パッケージの製造方法及び半導体パッケージ | |
| JP2990120B2 (ja) | 半導体装置 | |
| JP2004273788A (ja) | 電子装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960611 |
|
| LAPS | Cancellation because of no payment of annual fees |