JPH06251521A - ディスク装置の制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 フロッピーディスク装置のステッピングモー
タ制御装置の節電を達成する。 【構成】 外部ステップパルスよりも多いステップパル
スを形成するためにカウンタを設ける。カウンタにクロ
ックパルスを与えるクロックパルス発生器の電源をパワ
ーセーブ信号発生手段３６の出力でオン・オフする。ク
ロックパルス発生器が安定するまでステップパルスの供
給を遅延させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
の外部記憶装置として使用されるＦＤＤ等のディスク装
置の制御装置に関する。

【０００２】

【従来の技術】フロッピーディスク装置（ＦＤＤ）の磁
気ヘッドのディスク半径方向の送りにはステッピングモ
ータが使用されている。ステッピングモータの制御はホ
スト装置から供給されるステップパルスとデレクション
信号によって行われる。ホスト装置から供給する１ステ
ップパルスをステッピングモータの１ステップ動作に対
応させることは勿論可能であるが、場合によっては１ス
テップパルスをステッピングモータの複数ステップ（一
般には２ステップ）動作に対応させたいことがある。

【０００３】このような場合、従来はホスト装置から供
給されたステップパルス（以下、外部ステップパルスと
言う）によってカウンタの計数動作を開始させ、クロッ
クパルス発生器の出力クロックパルスを所定時間計測
し、この所定時間（外部ステップパルスの周期の１／
２）の計測終了時点に同期して内部ステップパルスを発
生させた。

【０００４】

【発明が解決しようとする課題】ところで、フロッピー
ディスク装置の省電力化が要求されている。この要求に
応えるためにドライブセレクト信号によってフロッピー
ディスク装置の電源をオン・オフすることが提案されて
いる。更に、本件出願人は、ホスト装置からパワ−セ−
ブ信号（スリ−ブ信号）が送られた時に、これに応答し
てパワ−セ−ブ動作を実行するフロッピ−ディスク装置
の製作を試みた。この装置においては、パワ−セ−ブ信
号によってスピンドルモータ、ステッピングモータ及び
リード／ライト回路等の電源をオフにした。しかし、更
に省電力化を達成するために、本件出願人は内部ステッ
プパルスを形成するために必要なクロックパルス発生器
の発振をパワ−セ−ブ時にオフにすることを試みた。と
ころが、パワ−セ−ブ信号がステップパルスの発生に同
期してパワ−セ−ブ状態が非パワ−セ−ブ状態に転換す
る形式に設定されている場合には、パワ−セ−ブ解除時
にクロックパルス発生器が直ちに安定化した出力を発生
しないので、内部ステップパルスを形成するためのカウ
ンタの計時出力に大幅な誤差が生じ、ステッピングモー
タを正常に動作させることが不可能になり、シークエラ
ーを起す恐れがあった。なお、この問題を解決するため
に、ステップパルス列のパルスの相互時間間隔（周期）
を長くすることが考えられるが、この様にすればシーク
速度が低下する。

【０００５】そこで、本発明の目的はクロックパルス発
生器の起動時における出力不安定に無関係にシークを正
確に行うことができるようにディスク装置を制御する装
置を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
の本発明は、同心円状に複数のトラックを有する記録媒
体ディスクと、信号変換ヘッドと、前記ディスクの回転
手段と、前記ヘッドを前記ディスクの半径方向に移動す
るためのステッピングモータと、前記ステッピングモー
タを駆動するためのステップパルスを入力させるステッ
プパルス入力端子と、前記ステップパルスで前記ステッ
ピングモータを駆動する期間以外の少なくとも一部の期
間にパワーセーブを示すパワーセーブ信号を入力させる
ためのパワーセーブ信号入力端子と、前記パワーセーブ
信号入力端子に接続され、前記パワーセーブ信号が非パ
ワーセーブを示す期間には動作状態となってクロックパ
ルスを発生するクロックパルス発生器と、前記ステップ
パルス入力端子と前記クロックパルス発生器とに接続さ
れ、前記ステップパルスに応答して前記クロックパルス
の計数を開始して所定時間を計測するカウンタと、前記
カウンタに接続されており、前記カウンタの出力に基づ
いて内部ステップパルスを形成する内部ステップパルス
形成手段と、前記内部ステップパルス形成手段と前記ス
テッピングモータとの間に接続され、前記内部ステップ
パルス又は前記入力端子から供給されたステップパルス
と前記内部ステップパルスとの組み合せのパルス列で前
記ステッピングモータを制御する信号を形成し、この信
号で前記ステッピングモータを制御するステッピングモ
ータ制御回路とを備えたデータ記憶用ディスク装置を制
御するための装置であって、前記ヘッドを前記ディスク
の所望トラックに位置決めするためのシークデータを受
け入れるためのシークデータ入力手段と、前記パワーセ
ーブ信号入力端子に接続され、前記シークデータが前記
ヘッドの移動を示していない期間の少なくとも一部にお
いてパワーセーブを示し、前記シークデータが前記ヘッ
ドの移動を示している期間に非パワーセーブを示すパワ
ーセーブ信号を発生するパワーセーブ信号発生手段と、
前記シークデータ入力手段と前記ステップパルス入力端
子との間に接続され、前記パワーセーブ信号のパワーセ
ーブ状態より非パワーセーブ状態に転換した時点から所
定遅延時間が経過した後に前記シークデータに対応する
ステップパルスを発生するように形成され、且つ前記所
定遅延時間が前記クロックパルス発生器の起動開始時の
クロックパルス不安定期間よりも長く設定されているス
テップパルス発生手段とを備えていることを特徴とする
ディスク装置の制御装置に係わるものである。請求項２
に示すように、シークエンドフラグの発生時点を、ステ
ップパルス又はステップパルス列の発生期間の終了時点
から所定時間後にすることが望ましい。また、請求項３
に示すように、ステップパルス発生手段を第１の回路
（例えば図５のステップパルス発生手段３４′）と第２
の回路（例えば図５の遅延回路６２）に分けて構成し、
第２の回路でステップパルス又はこのパルス列に遅延を
与えることができる。また、請求項４に示すように、パ
ワーセーブ信号発生手段を第３の回路（例えば図５のパ
ワーセーブ信号発生手段３６′）と第４の回路（例えば
図５のＭＭＶ６４とＡＮＤゲート６５）に分けて構成す
ることができる。また、請求項５に示すように、ステッ
プパルス列の第１番目のパルスと第２番目のパルスとの
間隔をクロックパルス発生器の不安定期間よりも長く設
定し、第２番目以後のステップパルスの相互時間間隔を
第１番目と第２番目のステップパルスの相互時間間隔よ
りも短く設定することができる。また、請求項６に示す
ように、シークエンドフラグをステップパルス列の発生
期間の終了時点から所定時間後に発生させることが望ま
しい。また、請求項７に示すように、ステップパルス発
生手段を第５の回路（例えば図９のステップパルス発生
手段３４′）と第６の回路（例えば図９の遅延回路６
２′）との組み合せで構成することができる。また、請
求項８に示すように、外部からのステップパルスとカウ
ンタに基づく内部ステップパルスとの組み合せでステッ
ピングモータを制御することができる。また請求項９に
示すように、パワ−セ−ブ信号としてドライブセレクト
信号を使用することができる。

【０００７】

【発明の作用及び効果】請求項１〜４の発明によれば、
パワ−セ−ブ信号がステップパルスの指令に同期して非
パワ−セ−ブ状態になるように設定されている場合であ
っても、ディスク装置のクロックパルス発生器が安定し
た後にステップパルス又はステップパルス列がディスク
装置に送られる。従って、カウンタに基づく内部ステッ
プパルスの形成を正確に行うことが可能になり、シーク
エラーの発生を防ぐことができる。請求項５〜７の発明
においては、ディスク装置に与えるステップパルス列の
第１番目のステップパルスと第２番目のステップパルス
との相互時間間隔が広く設定されているので、第２番目
の内部ステップパルスを適切な位置に発生させることが
でき、シークエラーが防止される。請求項２及び６によ
れば、ステップパルス発生手段から発生するステップパ
ルス又はステップパルス列の終了時点から所定時間後に
シークエンドフラグを発生させるので、シークエンドフ
ラグがディスク装置におけるシーク動作終了前にホスト
ＣＰＵに送られることがない。これにより、ホストＣＰ
Ｕがディスク装置を誤まって制御するような事態が発生
しない。請求項３及び７に示すように、ステップパルス
発生手段を構成すると、汎用のＩＣ化されたＦＤＣ（フ
ロッピーディスク制御装置）によって第１又は第５の回
路を構成し、これに第２又は第６の回路を付加すること
が可能になり、既存の回路装置を使用してディスク制御
装置を簡単に構成することができる。請求項４において
も第３の回路を汎用のＦＤＣとすることができ、既存の
回路装置の利用が可能になる。請求項８及び９によって
も、請求項１又は５と同様な作用効果が得られる。

【０００８】

【第１の実施例】次に、図１〜図４を参照して本発明の
第１の実施例に係わるフロッピーディスク装置及びこの
制御装置を含む信号処理システムを説明する。このシス
テムはパーソナルコンピュータ、ワードプロセッサ等で
使用されるものであり、ホストＣＰＵ１とフロッピーデ
ィスク制御装置２とフロッピーディスク装置（以下、Ｆ
ＤＤと呼ぶ）３とから成る。ＣＰＵ１には勿論、ＲＡ
Ｍ、ＲＯＭ、入出力装置、表示装置等が接続されるが、
これ等の図示は省略されている。

【０００９】外部記憶装置として使用されるＦＤＤ３
は、３．５インチ（９０ｍｍ）型ディスクカートリッジ
を使用してデータの記録又は再生を行うための装置であ
り、記録媒体ディスク４は、同心円状に多数のトラック
を有する。信号変換磁気ヘッド５はディスク４の所望ト
ラックに位置決めされ、データの記録又は再生を実行す
る。ディスク４とヘッド５との間に走査運動を生じさせ
るために、ディスク４の回転モータ６が設けられ、この
モータ６にモータ駆動回路７が接続されている。

【００１０】ヘッド５はリードスクリュー８によってス
テッピングモータ９に結合されている。ステッピングモ
ータ９はロータ１０と２つの巻線１１、１２とを有する
バイポーラ型４相モータであり、駆動回路１３によって
駆動される。駆動回路１３はここに接続された位相制御
回路即ちステッピングモータ制御回路１４から供給され
る制御信号に従って巻線１１、１２に第１又は第２の方
向の電流を供給する。

【００１１】１５はステップパルス入力端子、１６はデ
レクション信号入力端子、１７はパワーセーブ信号（ス
リープ信号）入力端子、１８はドライブセレクト信号入
力端子、１９は記録データ入力端子、２０は再生信号入
力端子である。ＦＤＤ３には更に別の入力端子及び出力
端子が設けられているが図２では省かれている。

【００１２】この実施例ではステップパルス入力端子１
５の外部ステップパルス又はパルス列をそのままステッ
ピングモータ制御回路１４に供給しないで外部ステップ
パルスの数の２倍の数の内部ステップパルスを制御回路
１４に送る。ＦＤＤ３内で内部ステップパルス又はこの
パルス列を形成するために、ＮＯＲゲート２１と、クロ
ックパルス発生器２２と、カウンタ２３と、パルス形成
回路２４とが設けられている。

【００１３】ＮＯＲゲート２１の一方の入力端子はドラ
イブセレクト信号入力端子１８に接続され、他方の入力
端子はステップパルス入力端子１５に接続されている。
ドライブセレクト信号は図３（Ａ）に示すように低レベ
ルでＴＲＵＥであり、ステップパルスは図３（Ｂ）に示
すように低レベルパルスであるので、ＮＯＲゲート２１
からはドライブセレクト信号がドライブを示す低レベル
の期間にステップパルス又はこのパルス列が入力した時
に高レベルのステップパルス又はパルス列が出力され
る。

【００１４】カウンタ２３の入力端子ＩＮはクロックパ
ルス発生器２２に接続され、セット端子ＳはＮＯＲゲー
ト２１に接続され、図３（Ｂ）の外部ステップパルスに
応答してセットされ、クロックパルス発生器２２のクロ
ックパルスの計数を開始し、図３（Ｆ）に示すように高
レベルの出力パルスを発生し、時間Ｔ1 に対応する数の
クロックパルスを計数した時に低レベル出力に戻る。と
ころで、クロックパルス発生器２２の発振制御端子はＮ
ＡＮＤゲ−ト９０を介してパワーセーブ信号入力端子１
７に接続されている。従って、クロックパルス発生器２
２はパワーセーブ信号の非パワ−セ−ブに応答して動作
する。このクロックパルス発生器２２が図３（Ｃ）に示
すパワーセーブ信号のｔ1 におけるパワーセーブ解除に
応答して起動してもクロックパルスが安定的に直ちに得
られず、図３（Ｅ）に原理的に示すようにｔ2 に至って
安定する。カウンタ２３に不安定な起動期間ｔ1 〜ｔ2
のクロックパルスが入力すると、正確な計時が不可能に
なる。そこで、本実施例では図１のフロッピーディスク
制御装置２がクロックパルス発生器２２の起動時の不安
定期間以後にステップパルス又はこのパルス列を発生す
る。なお、カウンタ２３から発生する図３（Ｆ）に示す
第１のパルスの幅Ｔ1 は図３（Ｂ）のステップパルス列
のパルス発生周期Ｔ2 の１／２に設定されている。ま
た、クロックパルスの安定時における周期は時間幅Ｔ1
よりも十分に短い。

【００１５】パルス発生回路２４はエッジ検出回路２５
とモノマルチバイブレータ２６とから成る。エッジ検出
回路２５は排他的（EXCLUSIVE ）ＯＲゲート２７と抵抗
２８とコンデンサ２９とから成り、排他的ＯＲゲート２
７の一方の入力端子はカウンタ２３の出力端子に接続さ
れ、この他方の入力端子は抵抗２８とコンデンサ２９と
から成る遅延回路を介してカウンタ２３の出力端子に接
続されている。従って、エッジ検出回路２５からは図３
（Ｆ）の第１のパルスの前縁と後縁との両方にそれぞれ
同期してトリガパルスが得られる。エッジ検出回路２５
とステッピングモータ制御回路１４との間に接続された
モノマルチバイブレータ２６は第１のパルスの時間幅Ｔ
1 よりも大幅に狭い時間幅Ｔｂの第２のパルス（内部ス
テップパルス）を図３（Ｇ）に示すように発生する。制
御回路１４は内部ステップパルス形成回路２４の出力と
デレクション信号入力端子１６の信号とによってステッ
ピングモータ９の周知の制御信号を形成し、駆動回路１
３に送る。

【００１６】ＮＯＲゲート２１とステッピングモータ駆
動回路１３の電源制御端子との間に接続されたモノマル
チバイブレータ（ＭＭＶ）３０は周知の再トリガ可能な
ＭＭＶであり、外部ステップパルスに応答して図３
（Ｈ）に示すようにて低レベルの駆動許可信号を発生す
る。なお、このモノマルチバイブレータ３０の出力パル
スのｔ7 〜ｔ10の時間幅Ｔｃはステッピングモータ９の
連続駆動時の外部ステップパルスの周期Ｔ2 よりも長く
設定されているので、外部ステップパルスが図３（Ｂ）
の左半分に示すように周期Ｔ2 で繰返して入力する場合
には最後の外部ステップパルスから所定時間Ｔｃ後に高
いレベルに戻り、ステッピングモータ駆動回路１３をオ
フ制御するか又はステッピングモータ９の電源電圧を駆
動時よりも低い値にして節電を達成する。また、ＭＭＶ
３０の出力はＮＡＮＤゲ−ト９０にシ−ク動作を示す信
号として送られる。

【００１７】記録信号入力端子１９及び再生信号出力端
子２０とヘッド５との間に接続されたリード／ライト回
路３１はリード信号の処理とライト信号の処理とを実行
する周知の回路である。なお、このリード／ライト回路
３１はデータ記録のタイミングを決定するためのカウン
タ（図示せず）を含み、このカウンタにクロックパルス
発生器２２が接続されている。

【００１８】図３の（Ｂ）と（Ｇ）の比較から明らかな
ように、外部ステップパルスの２倍の数の内部ステップ
パルスが得られる。即ち、図３（Ｂ）の外部ステップパ
ルスに同期して内部ステップパルスが得られると共に、
外部ステップパルスの相互間にも内部ステップパルスが
得られる。この内部ステップパルスはクロックパルス発
生器２２の不安定な過渡期間ｔ1 〜ｔ2 の後の安定した
クロックパルスに基づいて作成されているので、シーク
動作が正確になる。

【００１９】図２のＮＡＮＤゲ−ト９０にはパワ−セ−
ブ信号入力端子１７とＭＭＶ３０の他に、ドライブセレ
クト信号入力端子１８、モ−タオン信号ライン９１、ラ
イトゲ−ト及びイレ−ズゲ−ト信号ライン９２、ディス
ク挿入検出信号ライン９３が接続されている。従って、
発振器２２は、パワ−セ−ブ信号が低レベルの時、又は
ＭＭＶ３０の出力が低レベルの時、又はドライブセレク
ト信号が低レベルの時、又はライン９１のモ−タオン信
号がモ−タ６のオン駆動を示す低レベルの時、又はライ
ン９２のライトゲ−ト及びイレ−ズゲ−ト信号がライト
及びイレ−ズを示す低レベルの時、又はライン９３のデ
ィスク挿入検出信号がディスク４の着脱を示す所定時間
において低レベルの時に発振動作状態になり、上記各信
号のすべてが同時に高レベルの時に非発振動作になる。
要するに、ＮＡＮＤゲ−ト９０の６個の入力の中のいず
れか１つが低レベルの時に発振器２２は発振動作を開始
し、ＮＡＮＤゲ−ト９０の６個の入力のすべてが高レベ
ルになると発振が停止する。なお、ライン９３のディス
クの検入検出信号はディスクの挿入期間の全部において
低いレベルの出力を発生するのではなく、ディスク４の
着脱時の一定期間のみにおいて低レベル出力となる。

【００２０】図１に機能的（等価的）に示すように、フ
ロッピーディスク制御装置２は、リード／ライトデータ
処理手段３２、ドライブセレクト信号発生手段３３、ス
テップパルス発生手段３４、デレクション信号発生手段
３５、パワーセーブ信号発生手段３６、シークエンドフ
ラグ作成手段３７、及びシーケンスコントロール回路３
８を有する。フロッピーディスク制御装置２は更に別の
回路手段を含んでいるが、図１では省略されている。ま
た、符号３２〜３８で示すものを完全に独立に設けず
に、互いに兼用する回路手段を含むように構成すること
もできる。

【００２１】リード／ライトデータ処理手段３２はＦＤ
Ｄ３の記録信号入力端子１９と再生信号出力端子２０に
接続され、且つバス３９によってホストＣＰＵ１に接続
されている。ドライブセレクト信号発生手段３３はバス
３９とＦＤＤ３のドライブセレクト信号入力端子１８と
の間に接続され、ホストＣＰＵ１から送られたドライブ
セレクトを示すデータに基づいて図３（Ａ）に示すドラ
イブセレクト信号を発生する。ドライブセレクト信号が
ＴＲＵＥになる期間は、（１）シーク期間と、（２）デ
ータのリード及びライト期間と、（３）リキャリブレー
ション期間と、（４）センスディバイスステータスコマ
ンドを作成する期間（ＦＤＤの状態検出期間）である。
ドライブセレクト信号はホストＣＰＵ１に複数台のＦＤ
Ｄを接続した場合において、複数台のＦＤＤから特定さ
れた１台を選択するためのものである。従って、選択さ
れたＦＤＤに対して低レベル（ＴＲＵＥ）のドライブセ
レクト信号を連続的に供給しても差支えないが、本実施
例ではドライブセレクト信号を図３（Ａ）に示すように
断続的に発生させている。従って、このドライブセレク
ト信号はパワ−セ−ブ情報も含み、パワ−セ−ブ信号の
代わりにこのドライブセレクト信号も使用することがで
きる。

【００２２】パワーセーブ信号発生手段３６はバス３９
とＦＤＤ３のパワーセーブ信号入力端子１７との間に接
続され、ＣＰＵ１から与えられたパワーセーブを示すコ
マンドを解読してパワーセーブ信号を発生する。この実
施例ではドライブセレクト信号がＦＡＬＳＥであり、更
にＦＤＤ３が非シーク中である時にパワーセーブを示
し、これ以外では非パワ−セ−ブを示すようにパワーセ
ーブ信号が発生している。従って、図３（Ｃ）のパワー
セーブ信号は図３（Ａ）のドライブセレクト信号と実質
的に同一に示されている。なお、パワ−セ−ブ信号をＣ
ＰＵ１からのコマンドで形成する代りに、フロッピ−デ
ィスク制御装置２において、例えば上記のパワ−セ−ブ
信号発生条件等からＦＤＤ３の一連の処理の終了を判断
してパワ−セ−ブを示す信号を発生することができる。

【００２３】ステップパルス発生手段３４はバス３９と
ＦＤＤ３のステップパルス入力端子１５との間に接続さ
れ、ＣＰＵ１からバス３９を介して送られたシークデー
タを解読してシークデータで指定されたトラックにヘッ
ド５を位置決めするために必要な１個のステップパルス
又は複数のステップパルスから成るパルス列を発生す
る。ここで、重要なことは、図３（Ａ）と（Ｃ）のドラ
イブセレクト信号及びパワーセーブ信号が高レベルから
低レベルに転換する時点ｔ1 よりも所定時間Ｔdだけ遅
延させて図３（Ｂ）に示すようにステップパルス又はス
テップパルス列を発生させることである。従来のフロッ
ピーディスク制御装置においても、ステップパルスはド
ライブセレクト信号よりも微小時間遅れて発生してい
る。しかし、従来のシステムではＦＤＤ３におけるクロ
ックパルス発生器２２の電源をオフにしていないため
に、この起動時の不安定期間（過渡期間）を考慮する必
要がない。従って、従来装置ではドライブセレクト信号
に対するステップパルスの遅れはμｓ又はこれ以下のオ
ーダである。これに対し、本実施例では遅延時間Ｔd が
図３（Ｅ）のクロックパルスの不安定期間Ｔs よりも長
く設定され、ｍｓのオーダの値（好ましくは０．５〜１
０ｍｓ）を有する。図３（Ｂ）に示すようにステップパ
ルス列の最初のステップパルスがｔ1 よりもＴd だけ遅
れたｔ3 で発生すると、クロックパルスの不安定期間ｔ
1 〜ｔ2 以後の安定期間のクロックパルスを図２のカウ
ンタ２３が計数することができる。これにより、図３
（Ｆ）に示すようにｔ3 〜ｔ4 等に第１のパルスの時間
幅Ｔ1 を正確に得ることができ、内部ステップパルスも
図３（Ｇ）に示すようにｔ3 、ｔ4 、ｔ5 、ｔ6 、ｔ7
、ｔ8 に安定的且つ正確に発生する。なお、ｔ12で単
発のステップパルスが発生する場合も同様な効果が得ら
れる。

【００２４】デレクション信号発生手段３５はバス３９
とＦＤＤ３のデレクション信号入力端子１６との間に接
続され、ＣＰＵ１から与えられたステッピングモータ９
の回転方向を示すデータに対応する信号を出力する。

【００２５】シークエンドフラグ作成手段３７はバス３
９に接続されていると共にステップパルス発生手段３４
に接続され、図３（Ｂ）のステップパルス列の最後のパ
ルス発生時点ｔ7 から所定時間Ｔe が経過した時点ｔ9
にシークエンドフラグを発生する。時間Ｔe は、最後の
パルスに基づいて形成されたｔ7 、ｔ8 に示す２つの内
部ステップに基づいてヘッド９が移動する期間よりも長
く設定され、外部ステップパルスの周期Ｔ2 にほぼ等し
い。なお、時間Ｔe は最後のステップパルスの後縁を基
準にして決定してもよい。このシークエンドフラグはＣ
ＰＵ１の割込み入力端子ＩＮＴに送られる。シークエン
ドフラグはＦＤＤ３におけるシーク動作が終了した後に
発生するので、ＣＰＵ１がＦＤＤ３を誤まって制御する
ことを防止する。

【００２６】シーケンスコントロール回路３８はリード
／ライトデータ処理回路３２、ドライブセレクト信号発
生手段３３、ステップパルス発生手段３４、デレクショ
ン信号発生手段３５、パワーセーブ信号発生手段３６、
シークエンドフラグ作成手段３７に接続され、それぞれ
の動作タイミングを制御する。

【００２７】図４は図１のフロッピーディスク制御装置
２のシーク時及びリキャリブレーション時の動作の概略
を示す流れ図である。まず、ブロック４１においてシー
クコマンドを受信し、次にブロック４２においてドライ
ブセレクトデータを受信する。次にブロック４３に示す
ように、リキャリブレーションコマンドか否かを判定す
る。リキャリブレーションでない場合にはブロック４４
でシークデータを受信する。以上でＣＰＵ１からのデー
タの受信が終了する。次に、ブロック４５に示すように
ＢＵＳＹ（ＦＤＤ活動中）を示す信号が作成され、これ
に同期してドライブセレクト信号が低レベル（ＴＲＵ
Ｅ）になり、またパワーセーブ信号も非パワ−セ−ブを
示す低レベルになる。次にブロック４６に示すように本
発明に従う遅延時間Ｔd が付加され、この後にブロック
４７に示すようにステップパルスが発生する。次に、ブ
ロック４８に示すようにステップパルスの周期Ｔ2 が設
定される。次に、ブロック４９に示すようにシーク又は
リキャリブレーションが終了したか否かが判定される。
これ等が終了していない時にはブロック４７に戻り、再
び次のステップパルスを発生する。シークが終了した時
には、ブロック５０に従ってＢＵＳＹ（ＦＤＤ活動中信
号）を解除し、ドライブセレクト信号及びパワーセーブ
信号を高レベルに戻す。次に、ブロック５１でシークエ
ンドフラグを発生する。これにより、シーク動作は終了
し、ブロック５２で次のシークコマンドを待つ。

【００２８】

【第２の実施例】次に、図５及び図６を参照して第２の
実施例のシステムを説明する。但し、図５において図１
と共通する部分には同一の符号を付してその説明を省略
する。図５におけるドライブセレクト信号発生手段３
３′、ステップパルス発生手段３４′、デレクション信
号発生手段３５′、パワーセーブ信号発生手段３６′、
シークエンドフラグ作成手段３７′は、図１の符号３
３、３４、３５、３６、３７で示すものと実質的に同一
であり、これ等との相違点は各信号の発生タイミングの
みである。即ち、ドライブセレクト信号発生手段３３′
は図６（Ａ）に示すようにｔ1 〜ｔ5 期間で低レベルと
なるドライブセレクト信号を発生する。第１の回路とし
てのステップパルス発生手段３４′は図６（Ｂ）に示す
ステップパルスを発生する。図６（Ａ）と図６（Ｂ）と
の比較から明らかなように最初のステップパルスはドラ
イブセレクト信号の低レベルへの転換とほぼ同時に発生
している。デレクション信号発生手段３５′は図６
（Ｂ）のステップパルスのタイミングに同期してデレク
ション信号を発生する。第３の回路としてのパワーセー
ブ信号発生手段３６′は図６（Ｃ）に示すように図６
（Ｂ）のステップパルスに同期して低レベルとなるパワ
ーセーブ信号を発生する。シークエンドフラグ作成手段
３７′は図６（Ｈ）に示すように図６（Ｂ）のステップ
パルスの終了を基準にして所定時間後のｔ6 にシークエ
ンドフラグを発生する。図６（Ａ）（Ｂ）（Ｃ）（Ｈ）
の各信号の発生タイミングは例えば日本電気（株）のＦ
ＤＣのＩＣであるμＰＤ７６５Ａとこのインタフェース
とから成る従来のフロッピーディスク制御装置における
ものと実質的に同一である。要するに、図５において符
号３２、３３′、３４′、３６′、３７′、３８、３９
で示すものは、従来のＦＤＣのＩＣとこのインタフェー
スで構成することができる。

【００２９】図５においてドライブセレクト信号発生手
段３３′とＦＤＤ３の入力端子１８との間に接続された
モノマルチバイブレータ（ＭＭＶ）６０とＡＮＤゲート
６１は図６（Ａ）のドライブセレクト信号の後縁時点ｔ
5 をｔ7 まで延ばすためのものである。即ち、ＭＭＶ６
０は図６（Ａ）のドライブセレクト信号の高レベルへの
立上りに応答して図６（Ｅ）に示す低レベルパルスを発
生する。ＡＮＤゲート６１は図６（Ａ）と図６（Ｅ）の
信号を入力として図６（Ｆ）の補正ドライブセレクト信
号を発生する。

【００３０】第１の回路としてのステップパルス発生手
段３４′とＦＤＤ３の入力端子１５との間に接続された
第２の回路としての遅延回路６２は、図６（Ｂ）のステ
ップパルス列に時間Ｔd の遅延を与えて図６（Ｄ）の補
正ステップパルスを発生する。デレクション信号発生手
段３５′とＦＤＤ３の入力端子１６との間に接続された
遅延回路６３は遅延回路６２と同様な遅延をデレクショ
ン信号に与える。

【００３１】第３の回路としてのパワーセーブ信号発生
手段３６′とＦＤＤ３の入力端子１７との間に接続され
た第４の回路としてのＭＭＶ６４とＡＮＤゲート６５
は、図６（Ｃ）のパワーセーブ信号の低レベル期間の終
了時点ｔ5 を図６（Ｇ）に示すようにｔ8 まで延ばすも
のである。ＭＭＶ６４は図６（Ｅ）と同様なパルスを発
生し、これと図６（Ｃ）の信号がＡＮＤゲート６５に入
力することによって図６（Ｇ）の補正パワーセーブ信号
が得られる。

【００３２】シークエンドフラグ作成手段３７′とＣＰ
Ｕ１のＩＮＴ端子との間に接続された遅延回路６６は図
６（Ｈ）のシークエンドフラグに時間Ｔd2の遅延を与え
て図６（Ｉ）の補正シークエンドフラグをｔ8 で出力す
るものである。なお、図６において、Ｔｄ2 はＴｄにほ
ぼ等しく、またＴ2 ′はＴ2 にほぼ等しい。

【００３３】図６（Ｇ）の補正パワーセーブ信号の低レ
ベルへの転換時点ｔ1 に対して図２で説明したクロック
パルス発生器２２の不安定期間Ｔs 以上遅れた時点ｔ2
で発生しているので、図５のＦＤＤ３は図１のＦＤＤ３
と同様に正確なシーク動作を実行する。

【００３４】

【第３の実施例】次に、図７及び図８を参照して第３の
実施例のシステムを説明する。但し、第３の実施例のシ
ステムの回路構成は、図１及び図２に示すものと実質的
に同一であるので、これ等の図示を省略し、図１及び図
２を参照して説明する。また、図７及び図８の大部分は
図３及び図４と実質的に同一であるので、同一部分には
同一の符号を付してその説明を省略する。図７（Ａ）〜
（Ｇ）は図２のＡ〜Ｇ点の状態を示す。この第３の実施
例ではステップパルス発生手段３４において、パルス列
の最初のパルス又は単発パルスに対しては遅延を与えな
いで、図７（Ａ）のドライブセレクト信号にほぼ同期し
て発生させ、２番目よりも後のステップパルスにのみ時
間Ｔd の遅延を与えている。従って、カウンタ２３はｔ
1 時点でステップパルスでセットされ、図７（Ｆ）に示
すように高レベル出力を発生する。しかし、クロックパ
ルス発生器２２からクロックパルスが正常に発生しない
ために、立下り迄の時間が通常時よりも長くなる。しか
し、第２番目以後のステップパルスに対しては時間Ｔd
の遅延が与えられているので、次のステップパルスはｔ
4 よりも後のｔ5 で発生する。従って、ｔ4 〜ｔ5 区間
の時間長を長くすることができ、ここが短いためのステ
ッピングモータ９の誤動作を防ぐことができる。ｔ5 〜
ｔ11区間は図３と同一動作である。図７（Ｂ）に示すよ
うにｔ11でステップパルスが１個のみ発生する場合には
シークエンドフラグは図７（Ｄ）に示すようにｔ11から
Ｔd ＋Ｔｅの後のｔ14に発生する。

【００３５】図８は図１のシステムで図３の動作を実行
するための流れ図である。この図８は、図４のブロック
４６の遅延時間Ｔd を付加するステップを省き、この代
りにブロック４７の次にブロック５３と５４を付加した
ものである。ブロック５３では第１番目のステップパル
スか否かを判定する。第１番目のステップパルスの場合
は、ブロック５４の遅延を通らないで次のブロック４８
のステップに移る。一方、第１番目のステップパルスで
ない場合にはブロック５４において時間Ｔd の遅延を与
える。

【００３６】図７（Ｂ）に示すように本実施例に従って
第１番目と第２番目のステップパルスの間隔を第２番目
以後のステップパルスの間隔Ｔ2 よりも大きくすること
によってｔ1 〜ｔ4 期間が長くなり、ｔ4 〜ｔ5 区間を
所望幅にすることが可能になり、図７（Ｇ）のステップ
パルス列によりステッピングモータ９を正常にステップ
動作できる。

【００３７】

【第４の実施例】次に、図９を参照して第４の実施例の
システムを説明する。但し、第４の実施例のシステムの
大部分は図５と同一であるので、変更された部分とこの
近傍のみを図９に示す。図９は図７及び図８の第３の実
施例と同様に第１番目のステップパルスは普通に発生さ
せ、第２番目以後のステップパルスに遅延を与えるもの
である。第２番目以後のステップパルスに遅延を与える
ために図５の遅延回路６２が図９の遅延回路６２′に変
形されている。即ち、第５の回路としてのステップパル
ス発生手段３４′からは図６（Ｂ）と同様に特別な遅延
を伴なわないでステップパルスが発生する。このステッ
プパルスを図７（Ｂ）の補正ステップパルスにするため
に、第６の回路としての遅延回路６２′は、再トリガ可
能なモノマルチバイブレータ（ＭＭＶ）７１、遅延回路
７２、ＯＲゲート７３、ＮＯＴ回路７４、ＯＲゲート７
５、遅延回路７６及びＡＮＤゲート７７を有する。

【００３８】ステップパルス発生手段３４′に接続され
た再トリガ可能なＭＭＶ７１は図１０（Ａ）のステップ
パルスでトリガされて図１０（Ｂ）の高レベルのパルス
を発生する。このパルスは最後のステップパルスから時
間Ｔｍの後に立下る。ＭＭＶ７１に接続された遅延回路
７２は図１０（Ｂ）のパルスを時間Ｔa だけ遅延させ
る。この遅延時間Ｔa はステップパルスの周期Ｔ2 より
は短い。ＯＲゲート７３はステップパルス発生手段３
４′の図１０（Ａ）に示す出力と遅延回路７２の図１０
（Ｃ）に示す出力とを入力とし、図１０（Ｅ）に示す第
１番目のステップパルスのみを出力する。ＯＲゲート７
５の一方の入力端子はＮＯＴ回路７４を介して遅延回路
７２に接続され、他方の入力端子はステップパルス発生
手段３４′に接続されている。ＮＯＴ回路７４からは図
１０（Ｄ）に示す信号が出力されるためにＯＲゲート７
５からは図１０（Ｇ）に示すように２番目以後のステッ
プパルスが出力される。遅延回路７６はＯＲゲート７５
から得られた図１０（Ｆ）のステップパルスを時間Ｔd
だけ遅延させて図１０（Ｇ）のパルスを出力する。ＡＮ
Ｄゲート７７はＯＲゲート７３から得られた図１０
（Ｅ）の低レベルの第１番目のステップパルスと遅延回
路７６から得られた図１０（Ｇ）の低レベルの第２番目
以後のステップパルスとを加算して図１０（Ｈ）に示す
補正ステップパルスを出力する。図１０（Ｈ）の補正ス
テップパルスは図７（Ｂ）のそれと実質的に同一であ
り、ＦＤＤ３の入力端子１５に送られる。

【００３９】この第４の実施例は第３の実施例と実質的
に同一の利点を有する。またこの第４の実施例は第２の
実施例と同様に既存のフロッピーディスク制御装置のＩ
Ｃを使用できるという利点を有する。

【００４０】

【第５の実施例】図１１は図２のＦＤＤ３の内部ステッ
プパルス発生回路部分の変形を示す。この実施例ではカ
ウンタ２３に接続された内部ステップパルス形成回路２
４ａが後縁検出回路２５ａとＭＭＶ２６とから成り、図
１２（Ｂ）に示すカウンタ出力パルスの後縁に同期した
図１２（Ｃ）の内部ステップパルスを発生する。ＯＲゲ
ート８０はＮＯＲゲート２１とパルス形成回路２４ａに
接続されているので、図１２（Ａ）の外部ステップパル
スと図１２（Ｃ）の内部ステップパルスとの加算出力を
図１２（Ｄ）に示すように発生する。図１２（Ｄ）のス
テップパルスは図１３（Ｇ）のステップパルスと同様に
使用される。なお、カウンタ２３が所定時間Ｔ1 を計測
した時にパルスを発生するように構成されている場合に
は、図１１のパルス形成回路２４ａを省くことができ
る。

【００４１】

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図２及び図５において、クロックパルス発生器
２２の駆動制御を入力端子１７のパワーセーブ信号で行
う代りに、破線９０で示すようにドライブセレクト信号
入力端子１８をクロックパルス発生器２２に接続し、ド
ライブセレクト信号をパワーセーブ信号として使用して
クロックパルス発生器２２を動作させてもよい。 （２） フロッピーディスク装置に限ることなく、光デ
ィスク装置等の別の装置にも本発明を適用することがで
きる。

【図面の簡単な説明】

【図１】第１の実施例のシステムを示すブロック図であ
る。

【図２】図１のＦＤＤを示すブロック図である。

【図３】図２のＡ〜Ｇ点の電圧を示す波形図である。

【図４】図１のシステムのシーク動作を示す流れ図であ
る。

【図５】第２の実施例のシステムを示すブロック図であ
る。

【図６】図５のＡ〜Ｉ点の電圧を示す波形図である。

【図７】第３の実施例のシステムにおける図２のＡ〜Ｇ
点に対応する部分の電圧を示す波形図である。

【図８】図７の波形図に示す動作を生じさせるための流
れ図である。

【図９】第４の実施例のシステムの一部を示すブロック
図である。

【図１０】図９のＡ〜Ｈ点の電圧を示す波形図である。

【図１１】第５の実施例のＦＤＤの一部を示すブロック
図である。

【図１２】図１１のＡ〜Ｄ点の電圧を示す波形図であ
る。

【符号の説明】

３ ＦＤＤ ３４ ステップパルス発生手段 ３６ パワーセーブ信号発生手段

Claims (9)

【特許請求の範囲】
1. 【請求項１】 同心円状に複数のトラックを有する記録
   媒体ディスクと、 信号変換ヘッドと、 前記ディスクの回転手段と、 前記ヘッドを前記ディスクの半径方向に移動するための
   ステッピングモータと、 前記ステッピングモータを駆動するためのステップパル
   スを入力させるステップパルス入力端子と、 前記ステップパルスで前記ステッピングモータを駆動す
   る期間以外の少なくとも一部の期間にパワーセーブを示
   すパワーセーブ信号を入力させるためのパワーセーブ信
   号入力端子と、 前記パワーセーブ信号入力端子に接続され、前記パワー
   セーブ信号が非パワーセーブを示す期間には動作状態と
   なってクロックパルスを発生するクロックパルス発生器
   と、 前記ステップパルス入力端子と前記クロックパルス発生
   器とに接続され、前記ステップパルスに応答して前記ク
   ロックパルスの計数を開始して所定時間を計測するカウ
   ンタと、 前記カウンタに接続されており、前記カウンタの出力に
   基づいて内部ステップパルスを形成する内部ステップパ
   ルス形成手段と、 前記内部ステップパルス形成手段と前記ステッピングモ
   ータとの間に接続され、前記内部ステップパルス又は前
   記入力端子から供給されたステップパルスと前記内部ス
   テップパルスとの組み合せのパルス列で前記ステッピン
   グモータを制御する信号を形成し、この信号で前記ステ
   ッピングモータを制御するステッピングモータ制御回路
   とを備えたデータ記憶用ディスク装置を制御するための
   装置であって、 前記ヘッドを前記ディスクの所望トラックに位置決めす
   るためのシークデータを受け入れるためのシークデータ
   入力手段と、 前記パワーセーブ信号入力端子に接続され、前記シーク
   データが前記ヘッドの移動を示していない期間の少なく
   とも一部においてパワーセーブを示し、前記シークデー
   タが前記ヘッドの移動を示している期間に非パワーセー
   ブを示すパワーセーブ信号を発生するパワーセーブ信号
   発生手段と、 前記シークデータ入力手段と前記ステップパルス入力端
   子との間に接続され、前記パワーセーブ信号のパワーセ
   ーブ状態より非パワーセーブ状態に転換した時点から所
   定遅延時間が経過した後に前記シークデータに対応する
   ステップパルスを発生するように形成され、且つ前記所
   定遅延時間が前記クロックパルス発生器の起動開始時の
   クロックパルス不安定期間よりも長く設定されているス
   テップパルス発生手段とを備えていることを特徴とする
   ディスク装置の制御装置。
2. 【請求項２】 更に、前記ステップパルス発生手段に接
   続されたシークエンドフラグ作成手段を有し、このシー
   クエンドフラグ作成手段は前記ステップパルス発生手段
   から発生したステップパルス又はステップパルス列の終
   了時点から所定時間後にシークエンドフラグを発生する
   ように構成されていることを特徴とする請求項１記載の
   制御装置。
3. 【請求項３】 前記ステップパルス発生手段は、 前記パワーセーブ信号がパワーセーブ状態から非パワー
   セーブ状態への転換にほぼ同期してステップパルス又は
   ステップパルス列を発生する第１の回路と、 前記第１の回路と前記ステップパルス入力端子との間に
   接続され、前記不安定期間以上の遅延をステップパルス
   又はステップパルス列に与える第２の回路とから成るこ
   とを特徴とする請求項１又は２記載の制御装置。
4. 【請求項４】 前記パワーセーブ信号発生手段は、 前記第１の回路から発生するステップパルス又はステッ
   プパルス列に基づいて決定された時間幅の非パワーセー
   ブ期間を有する第１のパワーセーブ信号を発生する第３
   の回路と、 前記第３の回路と前記パワーセーブ信号入力端子との間
   に接続され、前記第１のパワーセーブ信号の後に前記第
   ２の回路で与える遅延にほぼ等しい時間幅の非パワーセ
   ーブ期間を付加した第２のパワーセーブ信号を形成する
   第４の回路とから成る請求項３記載の制御装置。
5. 【請求項５】 同心円状に複数のトラックを有する記録
   媒体ディスクと、 信号変換ヘッドと、 前記ディスクの回転手段と、 前記ヘッドを前記ディスクの半径方向に移動するための
   ステッピングモータと、 前記ステッピングモータを駆動するためのステップパル
   ス又は複数のパルスから成るパルス列を入力させるステ
   ップパルス入力端子と、 前記ステップパルスで前記ステッピングモータを駆動す
   る期間以外の少なくとも一部の期間にパワーセーブを示
   すパワーセーブ信号を入力させるためのパワーセーブ信
   号入力端子と、 前記パワーセーブ信号入力端子に接続され、前記パワー
   セーブ信号が非パワーセーブを示す期間には動作状態と
   なってクロックパルスを発生するクロックパルス発生器
   と、 前記ステップパルス入力端子と前記クロックパルス発生
   器とに接続され、前記ステップパルスに応答して前記ク
   ロックパルスの計数を開始して所定数のクロックパルス
   の計数に基づいて前記所定周期のほぼ１／２の第１の時
   間幅（Ｔ1 ）の第１のパルスを発生するカウンタと、 前記カウンタに接続されており、前記カウンタから得ら
   れた前記第１のパルスの前縁と後縁に同期して前記第１
   の時間幅（Ｔ1 ）よりも短い第２の時間幅の内部ステッ
   プパルスをそれぞれ形成し、内部ステップパルス列を送
   出する内部ステップパルス形成手段と、 前記内部ステップパルス形成手段と前記ステッピングモ
   ータとの間に接続され、前記内部ステップパルス列に基
   づいて前記ステッピングモータを制御する信号を形成
   し、この信号で前記ステッピングモータを制御するステ
   ッピングモータ制御回路とを備えたデータ記憶用ディス
   ク装置を制御するための装置であって、 前記ヘッドを前記ディスクの所望トラックに位置決めす
   るためのシークデータを受け入れるためのシークデータ
   入力手段と、 前記パワーセーブ信号入力端子に接続され、前記シーク
   データが前記ヘッドの移動を示していない期間の少なく
   とも一部においてパワーセーブを示し、前記シークデー
   タが前記ヘッドの移動を示している期間に非パワーセー
   ブを示すパワーセーブ信号を発生するパワーセーブ信号
   発生手段と、 前記シークデータ入力手段と前記ステップパルス入力端
   子との間に接続され、前記ステップパルス列の第１番目
   のステップパルスと第２番目のステップパルスとの時間
   間隔が第２番目以後のステップパルスの相互時間間隔よ
   りも所定時間長く設定され、前記所定時間が前記クロッ
   クパルス発生器の起動開始時のクロックパルス不安定期
   間よりも長く設定されているステップパルス発生手段と
   を備えていることを特徴とするディスク装置の制御装置
6. 【請求項６】 更に、前記ステップパルス発生手段に接
   続されたシークエンドフラグ作成手段を有し、このシー
   クエンドフラグ作成手段はステップパルス又はステップ
   パルス列の発生期間の終了時点から所定時間後にシーク
   エンドパルスを発生するように構成されていることを特
   徴とする請求項５記載の制御装置。
7. 【請求項７】 前記ステップパルス発生手段は、 前記パワーセーブ信号がパワーセーブ状態から非パワー
   セーブ状態への転換にほぼ同期してステップパルス又は
   ステップパルス列を発生する第５の回路と、 前記第５の回路と前記ステップパルス入力端子との間に
   接続され、前記ステップパルス列の第２番目以後のパル
   スに前記不安定期間以上の遅延を与える第６の回路とか
   ら成ることを特徴とする請求項６記載の制御装置。
8. 【請求項８】 前記内部ステップパルス形成手段は、前
   記カウンタで計測した所定時間の終りに同期して内部ス
   テップパルスを形成し、この内部ステップパルスを前記
   ステップパルス入力端子に供給された外部からのステッ
   プパルスに加算して出力する回路である請求項１又は５
   記載の制御装置。
9. 【請求項９】 前記パワ−セ−ブ信号としてドライブセ
   レクト信号を使用することを特徴とする請求項１又は２
   又は３又は４又は５又は６又は７又は８記載の制御装
   置。