JPH06251169A - シングル／デュアルクロックマイコンにおけるリセット解除時のクロック選択回路 - Google Patents

Abstract

(57)【要約】 【目的】 シングル／デュアルクロックマイコンのリセ
ット時のクロック選択において、シングルクロックのみ
の搭載を可能にしコストを低減することができるととも
に、迅速なマイコンのシステムクロックを得ることがで
きるシングル／デュアルクロックマイコンにおけるリセ
ット解除時のクロック選択回路を提供する。 【構成】 低速発振器２と、この低速発振器２のクロッ
ク出力線Ｂに接続されるとともに、リセット信号が入力
可能なカウンタ１６と、このカウンタ１６の出力線Ｊ
と、低速発振器２のクロック出力線Ｂとが接続されるＡ
ＮＤ回路１２と、このＡＮＤ回路１２の後段に接続され
るセレクタとを具備し、リセットが解除されるとカウン
タ１６はカウントアップし、このカウンタ１６がオーバ
ーフローを起こすと、低速発振器２のクロックをマイコ
ンのシステムクロックとして供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シングルクロックマイ
コンとしても構成することができるシングル／デュアル
クロックマイコンにおけるリセット解除時のクロック選
択回路に関するものである。

【０００２】

【従来の技術】従来、高い周波数のクロック（１〜数十
ＭＨｚ）と、低い周波数のクロック（１〜数十ｋＨｚ）
を有するデュアルクロックマイコンのリセット時のクロ
ック選択回路は、図８に示すように、高い周波数のクロ
ックをマイコンのシステムとして選択するように回路が
組まれており、リセット解除後マイコンのプログラムで
必要の周波数のクロックを選択するようになっている。

【０００３】すなわち、図８において、１は高速発振器
であり、１〜数十ＭＨｚの振動子１ａを有している。２
は低速発振器であり、十〜数百ｋＨｚの振動子２ａを有
している。高速発振器１のクロック線Ａはインヒビット
ＮＡＮＤ回路３の第１の入力端子に接続される。低速発
振器２のクロック線ＢはＡＮＤ回路４の第１の入力端子
に接続される。つまり、デュアルクロックを有してい
る。

【０００４】リセット信号線Ｃは３入力ＮＯＲ回路５の
第１の入力端子に接続され、プログラムによる選択信号
線Ｄは３入力ＮＯＲ回路５の第２の入力端子に接続さ
れ、プログラムによる選択信号線ＥはＮＯＲ回路６の第
２の入力端子に接続され、ＮＯＲ回路５の出力信号線Ｆ
はＮＯＲ回路６の第１の入力端子に接続されるととも
に、インヒビットＮＡＮＤ回路３の第２の入力端子とＡ
ＮＤ回路４の第２の入力端子にそれぞれ接続される。

【０００５】また、ＮＯＲ回路６の出力信号線は３入力
ＮＯＲ回路５の第３の端子に入力される。つまり、３入
力ＮＯＲ回路５とＮＯＲ回路６は、たすきがけになるよ
うに接続さたＳＲフリップフロップからなっている。イ
ンヒビットＮＡＮＤ回路３の出力信号線ＧとＡＮＤ回路
４の出力信号線Ｈはともに、ＯＲ回路７の入力端子に接
続され、ＯＲ回路７の出力線Ｉへの出力が、マイコンの
システムクロックφとして用いられる。

【０００６】以下、その動作を図９〜図１１のタイミン
グチャートを用いて説明する。まず、図９（Ａ）に示す
ように、クロック線Ａには１〜数十ＭＨｚのクロックφ
₁ が、また、図９（Ｂ）に示すように、クロック線Ｂに
は十〜数百ｋＨｚのクロックφ₂ が、それぞれ出力され
ている。そこで、図９（Ｃ）に示すように、リセット信
号線Ｃにリセット信号“Ｈ”が入力される場合は、図９
（Ｄ）及び図９（Ｅ）に示すように、プログラムによる
選択信号線Ｄ及びＥはともに“Ｌ”であるから、図９
（Ｆ）に示すように、ＮＯＲ回路５の出力信号線Ｆは
“Ｌ”であり、図９（Ｇ）に示すように、インヒビット
ＮＡＮＤ回路３の出力信号線Ｇには１〜数十ＭＨｚのク
ロックφ₁ が出力される。一方、ＡＮＤ回路４の第２入
力端子には出力信号線Ｆの信号“Ｌ”が入力されるの
で、図９（Ｈ）に示すように、ＡＮＤ回路４の出力信号
線Ｈには十〜数百ｋＨｚのクロックφ₂ は出力されな
い。

【０００７】したがって、図９（Ｉ）に示すように、Ｏ
Ｒ回路７からは１〜数十ＭＨｚのクロックφ₁ がシステ
ムクロックφとして出力される。リセット解除後は、図
１０（Ｄ）に示すように、プログラムにより選択信号線
Ｄが“Ｈ”となると、図１０（Ｆ）に示すように、ＮＯ
Ｒ回路５の出力は“Ｌ”となり、前記したリセット信号
が“Ｈ”となった場合と同様に、図１０（Ｇ）に示すよ
うに、インヒビットＮＡＮＤ回路３の出力信号線Ｇには
１〜数十ＭＨｚのクロックφ₁ が出力される。一方、図
１０（Ｆ）に示すように、ＡＮＤ回路４の第２入力端子
には出力信号線Ｆの信号“Ｌ”が入力されるので、図１
０（Ｈ）に示すように、ＡＮＤ回路４の出力信号線Ｈに
は十〜数百ｋＨｚのクロックφ₂ は出力されない。

【０００８】したがって、図１０（Ｉ）に示すように、
ＯＲ回路７からは１〜数十ＭＨｚのクロックφ₁ がシス
テムクロックφとして出力される。また、リセット解除
後は、図１１（Ｅ）に示すように、プログラムにより選
択信号線Ｅが“Ｈ”となると、図１１（Ｆ）に示すよう
に、ＮＯＲ回路５の出力は“Ｈ”となり、図１１（Ｈ）
に示すように、ＡＮＤ回路４の出力信号線Ｈに十〜数百
ｋＨｚのクロックφ₂ が出力される。一方、インヒビッ
トＮＡＮＤ回路３の第２入力端子には出力信号線Ｆの信
号“Ｈ”が入力されるので、図１１（Ｇ）に示すよう
に、インヒビットＮＡＮＤ回路３の出力信号線Ｇには１
〜数十ＭＨｚのクロックφ₁ は出力されない。

【０００９】このように、リセット解除後は、マイコン
のプログラムにより選択信号線Ｄ又は選択信号線Ｅを選
択することにより、必要な周波数のクロックを選択する
ようになっている。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
クロック選択回路では、低速発振器と高速発振器とは外
付けとなっており、それ以外はＩＣ化されている。そし
て、低速発振器と高速発振器は高価なものとなってお
り、また、ＩＣ化された回路への搭載のための工程も必
要である。

【００１１】マイコンの種類によっては、低い周波数の
クロックのみを使用したい場合があるが、そのような場
合でも、従来のデュアルクロックマイコンでは、高い周
波数のクロック発振器が必要となり、経済的に不利であ
り、また、マイコンのプログラムもクロックを選び直す
という余分な作業が必要である。本発明は、以上述べた
問題点を除去し、シングル／デュアルクロックマイコン
のリセット時のクロック選択において、シングルクロッ
クのみの搭載を可能にしコストを低減することができる
とともに、迅速なマイコンのシステムクロックを得るこ
とができるシングル／デュアルクロックマイコンにおけ
るリセット解除時のクロック選択回路を提供することを
目的とする。

【００１２】また、本発明は、以上述べた問題点を除去
し、シングル／デュアルクロックマイコンのリセット時
のクロック選択において、円滑で効率的なクロックの選
択を行うシングル／デュアルクロックマイコンにおける
リセット解除時のクロック選択回路を提供することを目
的とする。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するために、 （Ａ）シングル／デュアルクロックマイコンにおけるリ
セット解除時のクロック選択回路であって、低速発振器
と、この低速発振器のクロック出力線に接続されるとと
もに、リセット信号が入力可能なカウンタと、このカウ
ンタの出力線と、前記低速発振器のクロック出力線とが
接続されるＡＮＤ回路と、このＡＮＤ回路の後段に接続
されるセレクタとを具備し、リセットが解除されると前
記カウンタはカウントアップし、このカウンタがオーバ
ーフローを起こすと、前記低速発振器のクロックをマイ
コンのシステムクロックとして供給するようにしたもの
である。

【００１４】（Ｂ）シングル／デュアルクロックマイコ
ンにおけるリセット解除時のクロック選択回路であっ
て、高速発振器と、この高速発振器のクロック出力線に
接続されるとともに、リセット信号が入力可能なカウン
タと、このカウンタの出力線と、前記高速発振器のクロ
ック出力線とが接続されるＡＮＤ回路と、このＡＮＤ回
路の後段に接続されるセレクタとを具備し、リセットが
解除されると前記カウンタはカウントアップし、このカ
ウンタがオーバーフローを起こすと、前記高速発振器の
クロックをマイコンのシステムクロックとして供給する
ようにしたものである。

【００１５】（Ｃ）シングル／デュアルクロックマイコ
ンにおけるリセット解除時のクロック選択回路であっ
て、高速発振器と、低速発振器と、前記高速発振器のク
ロック出力線に接続されるとともに、リセット信号が入
力可能な第１のカウンタと、前記低速発振器のクロック
出力線に接続されるとともに、リセット信号が入力可能
な第２のカウンタと、前記第１のカウンタの出力線と、
前記高速発振器のクロック出力線とが接続される第１の
ＡＮＤ回路と、前記第２のカウンタの出力線と、前記低
速発振器のクロック出力線とが接続される第２のＡＮＤ
回路と、前記第１のＡＮＤ回路から出力されるクロック
と、前記第２のＡＮＤ回路から出力されるクロックとを
選択するためのセレクタとを具備し、リセットが解除さ
れると前記第１のカウンタと第２のカウンタはカウント
アップし、２つのカウンタのいずれか一方がオーバーフ
ローを起こすと、先にオーバーフローを起こしたクロッ
ク側が選択され、マイコンにシステムクロックを供給す
るようにしたものである。

【００１６】また、前記（Ｃ）において、セレクタは、
前記第１のカウンタの出力線に接続されるとともに、リ
セット解除信号に基づいた信号が入力される第３のＡＮ
Ｄ回路と、前記第２のカウンタの出力線に接続されると
ともに、リセット解除信号に基づいた信号が入力される
第４のＡＮＤ回路と、前記第３のＡＮＤ回路の出力信号
と第１の選択信号が入力される第１のＮＯＲ回路と前記
第４のＡＮＤ回路の出力信号と第２の選択信号が入力さ
れる第２ＮＯＲ回路からなるＳＲフリップフロップと、
このＳＲフリップフロップの出力信号が入力されるとと
もに、前記第１のＡＮＤ回路の出力が入力されるインヒ
ビットＮＡＮＤ回路と、前記ＳＲフリップフロップの出
力信号が入力されるとともに、前記第２のＡＮＤ回路の
出力が入力される第５のＡＮＤ回路と、前記インヒビッ
トＮＡＮＤ回路の出力と第５のＡＮＤ回路の出力が入力
されるＯＲ回路からなる。

【００１７】

【作用】本発明によれば、上記のように構成したので、
高価である高速発振器を搭載しないで、低速発振器のみ
を実装して、マイコンのシステムクロックを得ることが
でき、コストを低減することができるとともに、迅速な
マイコンのシステムクロックを得ることができる。

【００１８】また、低速発振器を搭載せず、高速発振器
のみを搭載することにより、コストを低減することがで
きるとともに、迅速なマイコンのシステムクロックを得
ることができる。更に、電源投入時リセット解除後、速
く発振を開始したクロックをマイコンに供給でき、円滑
で効率的なクロックの選択を行うことができる。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明のシングル／デュ
アルクロックマイコンにおけるリセット解除時のクロッ
ク選択回路図である。図１において、１は高速発振器で
あり、１〜数十ＭＨｚの振動子１ａを有している。２は
低速発振器であり、十〜数百ｋＨｚの振動子２ａを有し
ている。高速発振器１のクロック線ＡはＡＮＤ回路１１
の第１の入力端子に接続される。低速発振器２のクロッ
ク線ＢはＡＮＤ回路１２の第１の入力端子に接続され
る。つまり、デュアルクロックを有している。

【００２０】また、クロック線Ａは数〜十数ビットのカ
ウンタ１５のクロック端子ＣＫに接続され、クロック線
Ｂは数〜十数ビットのカウンタ１６のクロック端子ＣＫ
に接続されている。一方、リセット信号線Ｃはカウンタ
１５のリセット端子Ｒに接続され、リセット信号線Ｃは
カウンタ１６のリセット端子Ｒに接続される。

【００２１】また、カウンタ１５の出力端子ＣＹは出力
線Ｉを介してＡＮＤ回路１１の第２の端子及びＡＮＤ回
路１３の第１の入力端子に接続され、カウンタ１６の出
力端子ＣＹは出力線Ｊを介してＡＮＤ回路１２の第２の
端子及びＡＮＤ回路１４の第１の入力端子に接続され
る。更に、リセット解除信号線Ｋはインバータ１９に接
続され、このインバータ１９の出力線ＬはＡＮＤ回路１
３の第２の入力端子及びＡＮＤ回路１４の第２の入力端
子に接続されている。

【００２２】ＡＮＤ回路１１の出力線Ｑはインヒビット
ＮＡＮＤ回路２０の第１の入力端子に接続され、ＡＮＤ
回路１２の出力線ＲはＡＮＤ回路２１の第１の端子に接
続される。ＡＮＤ回路１３の出力線Ｍは３入力ＮＯＲ回
路１７の第１の入力端子に接続され、ＡＮＤ回路１４の
出力線Ｎは３入力ＮＯＲ回路１８の第２の入力端子に接
続される。

【００２３】また、プログラムによる選択信号線Ｄは３
入力ＮＯＲ回路１７の第２の入力端子に、プログラムに
よる選択信号線Ｅは３入力ＮＯＲ回路１８の第３の入力
端子に接続され、３入力ＮＯＲ回路１７の出力線Ｐは３
入力ＮＯＲ回路１８の第１の入力端子に、３入力ＮＯＲ
回路１８の出力線は３入力ＮＯＲ回路１７の第３の入力
端子に接続されている。つまり、３入力ＮＯＲ回路１７
と３入力ＮＯＲ回路１８とは、たすきがけになるように
接続されている。

【００２４】更に、３入力ＮＯＲ回路１７の出力線Ｐ
は、インヒビットＮＡＮＤ回路２０の第２の入力端子及
びＡＮＤ回路２１の第２の入力端子に接続されている。
インヒビットＮＡＮＤ回路２０の出力線ＳはＯＲ回路２
２の第１の入力端子に、ＡＮＤ回路２１の出力線ＴはＯ
Ｒ回路２２の第２の入力端子にそれぞれ接続され、ＯＲ
回路２２の出力線Ｕにはマイコンのシステムクロックφ
が出力されるように構成されている。

【００２５】まず、本発明の第１実施例である低速発振
器のみを実装するシングルクロックマイコンの動作につ
いて説明する。この実施例においては、高価である高速
発振器を搭載しないで、低速発振器のみを実装して、マ
イコンのシステムクロックを得るようにしている。リセ
ット時の動作は、図１における高速発振器１を搭載しな
いので、高速発振器１からのクロックは得られない点を
除くと図２の動作と同じである。

【００２６】次に、リセット解除時の動作は図３に示す
ようである。まず、図３（Ｂ）に示すように、クロック
線Ｂには十〜数百ｋＨｚのクロックφ₂ が出力されてい
る。そこで、図３（Ｃ）に示すように、時間ｔ₁ におい
てリセットが解除され、リセット信号線Ｃのリセット信
号が“Ｌ”となると、図３（Ｊ）に示すように、カウン
タ１６に入力されているクロックφ₂ は、カウンタ１６
がオーバーフローする時間（ｔ₂ −ｔ₁ ）たって、時間
ｔ₂ になると、出力端子ＣＹから出力線Ｊに“Ｈ”が出
力される。

【００２７】リセット解除信号は、図３（Ｋ）に示すよ
うに、カウンタ１６の出力信号が立ち上がった時間ｔ₂
からマイコンがシステムクロックの供給を受けてリセッ
ト解除信号を出力するまでの時間（ｔ₃ −ｔ₂ ）の後、
時間ｔ₃ に“Ｈ”が出力される。出力線Ｌは、図３
（Ｌ）に示すように、リセット解除信号と逆で時間ｔ₃
に、“Ｈ”から“Ｌ”へと変わる。

【００２８】ＡＮＤ回路１４の出力線Ｎは図３（Ｎ）に
示すように、時間（ｔ₃ −ｔ₂ ）の間“Ｈ”であり、他
の時間は“Ｌ”である。出力線Ｐの信号は、図３（Ｐ）
に示すように、リセット中は不定であり、リセット前の
状態による。リセット解除になると、“Ｈ”となる。し
たがって、図３（Ｒ）に示すように、カウンタ１５の出
力信号が立ち上がった時間ｔ₂ から、ＡＮＤ回路１２は
開かれ、十〜数百ｋＨｚのクロックφ₂ が出力される。

【００２９】また、リセット解除になると、出力線Ｐは
“Ｈ”であるから、ＡＮＤ回路２１は開かれて、図３
（Ｔ）に示すように、出力線Ｔには十〜数百ｋＨｚのク
ロックφ₂ が出力される。したがって、ＯＲ回路２２か
らは十〜数百ｋＨｚのクロックφ₂ が出力されて、図３
（Ｕ）に示すように、マイコンのシステムクロックφと
なる。

【００３０】このように、高価である高速発振器を搭載
しないで、低速発振器のみを搭載することより、マイコ
ンのシステムを駆動することができる。なお、この低速
発振器のみによるマイコンのシステムの駆動にあたって
は、プログラムによる選択は行われないようになってい
る。次に、本発明の第２実施例である高速発振器のみを
実装するシングルクロックマイコンの動作について説明
する。

【００３１】この実施例においては、低速発振器を搭載
しないで、高速発振器のみを実装して、マイコンのシス
テムを駆動するようにしている。リセット時の動作は、
図１における低速発振器２を搭載しないので、低速発振
器２からのクロックは得られない点を除くと図２の動作
と同じである。次に、リセット解除時の動作は図４に示
すようである。

【００３２】まず、図４（Ａ）に示すように、クロック
線Ａには１〜数十ＭＨｚのクロックφ₁ が出力されてい
る。そこで、図４（Ｃ）に示すように、時間ｔ₁ におい
てリセットが解除され、リセット信号線Ｃのリセット信
号が“Ｌ”となると、図４（Ｉ）に示すように、カウン
タ１５に入力されているクロックφ₁ は、カウンタ１５
がオーバーフローする時間（ｔ₂ −ｔ₁ ）たって、時間
ｔ₂ になると、出力端子ＣＹから出力線Ｉに“Ｈ”が出
力される。

【００３３】リセット解除信号は、図４（Ｋ）に示すよ
うに、カウンタ１５の出力信号が立ち上がった時間ｔ₂
からマイコンがシステムクロックの供給を受けてリセッ
ト解除信号を出力するまでの時間（ｔ₃ −ｔ₂ ）の後、
時間ｔ₃ に“Ｈ”が出力される。出力線Ｌは、図４
（Ｌ）に示すように、リセット解除信号と逆で時間ｔ₃
に、“Ｈ”から“Ｌ”へと変わる。

【００３４】ＡＮＤ回路１３の出力線Ｍは図４（Ｍ）に
示すように、時間（ｔ₃ −ｔ₂ ）の間“Ｈ”となる。出
力線Ｐの信号は、図４（Ｐ）に示すように、リセット中
は不定であり、リセット前の状態による。リセット解除
になると、“Ｌ”となる。したがって、図４（Ｑ）に示
すように、カウンタ１５の出力信号が立ち上がった時間
ｔ₂ から、１〜数十ＭＨｚのクロックφ₁ がＡＮＤ回路
１１から出力される。

【００３５】また、リセット解除になると、出力線Ｐは
“Ｌ”であるから、インヒビットＮＡＮＤ回路２０は開
かれて、図４（Ｓ）に示すように、出力線Ｓには１〜数
十ＭＨｚのクロックφ₁ が出力される。したがって、Ｏ
Ｒ回路２２からは１〜数十ＭＨｚのクロックφ₁ が出力
されて、図４（Ｕ）に示すように、マイコンのシステム
クロックφとなる。

【００３６】上記したように、第１実施例及び第２実施
例においては、クロックとのＡＮＤ回路、及びそのＡＮ
Ｄ回路の後段に設けられるセレクタにより、低速発振器
からのクロックφ₂ 又は高速発振器からのクロックφ₁
の一方を用いることができ、マイコン部はシステムクロ
ックの供給部を受けてマイコン内部をリセットし、リセ
ットが終了すると、リセット解除信号により、ＲＳフリ
ップフロップのハード的なセット／リセットを行わない
ようにする。

【００３７】上記したように、上記第１及び第２実施例
においては、発振器を必ず２つ取り付ける必要はなく、
どちらか一方の発振器が接続されていれば、マイコンを
正常に動作させることができる。以下、本発明の第３実
施例を示すシングル／デュアルクロックマイコンをデュ
アルクロックマイコンとして用いる場合の動作を、図１
〜図２、図５〜図７を用いて説明する。

【００３８】まず、リセット時の動作を、図２を参照し
ながら説明する。図２（Ａ）に示すように、クロック線
Ａには１〜数十ＭＨｚのクロックφ₁ が、また、図２
（Ｂ）に示すように、クロック線Ｂには十〜数百ｋＨｚ
のクロックφ₂ が、それぞれ出力されている。そこで、
図２（Ｃ）に示すように、リセット信号線Ｃにリセット
信号“Ｈ”が入力される場合は、図２（Ｄ）及び図２
（Ｅ）に示すように、プログラムによる選択信号線Ｄ及
びＥはともに“Ｌ”である。クロックφ₁ はカウンタ１
５にクロックφ₂ はカウンタ１６にそれぞれ入力されて
いるが、カウンタ１５，１６は、リセット信号線Ｃから
のリセット信号“Ｈ”によりリセットされ、図２（Ｉ）
及び（Ｊ）に示すように、カウンタ１５，１６の出力は
“Ｌ”である。

【００３９】したがって、ＡＮＤ回路１１とＡＮＤ回路
１２はともにＯＦＦとなり、出力線Ｑ，Ｒにはクロック
φ₁ ，φ₂ は出力されない。よって、図２（Ｕ）に示す
ように、ＯＲ回路２２の出力線Ｕのマイコンのシステム
クロックφは“Ｌ”である。なお、図２（Ｋ）に示すよ
うに、リセット解除信号線Ｋのリセット解除信号も
“Ｌ”であり、図２（Ｌ）に示すように、出力線Ｌは
“Ｈ”であるが、ＡＮＤ回路１３とＡＮＤ回路１４の第
１の入力端子には“Ｌ”が入力されるので、出力線Ｍ，
Ｎはともに“Ｌ”である。図２（Ｐ）に示すように、リ
セット中は不定である。つまり、リセット前の状態にあ
る。図２（Ｑ），（Ｒ），（Ｓ）及び（Ｔ）は“Ｌ”で
ある。

【００４０】次に、リセット解除時の動作を、図５を参
照しながら説明する。図５（Ａ）に示すように、クロッ
ク線Ａには１〜数十ＭＨｚのクロックφ₁ が、また、図
５（Ｂ）に示すように、クロック線Ｂには十〜数百ｋＨ
ｚのクロックφ₂ が、それぞれ出力されている。そこ
で、図５（Ｃ）に示すように、時間ｔ₁においてリセッ
トが解除され、リセット信号線Ｃのリセット信号が
“Ｌ”となると、図５（Ｉ）に示すように、カウンタ１
５に入力されているクロックφ₁ は、カウンタ１５がオ
ーバーフローする時間（ｔ₂ −ｔ₁ ）たって、時間ｔ₂
になると、出力端子ＣＹから出力線Ｉに“Ｈ”が出力さ
れる。

【００４１】また、図５（Ｊ）に示すように、カウンタ
１６に入力されているクロックφ₂は、カウンタ１６が
オーバーフローする時間（ｔ₄ −ｔ₁ ）たって、時間ｔ
₄ になると、出力端子ＣＹから出力線Ｊに“Ｈ”が出力
される。リセット解除信号は、図５（Ｋ）に示すよう
に、カウンタ１５の出力信号が立ち上がった時間ｔ₂ か
らマイコンがシステムクロックの供給を受けてリセット
解除信号を出力するまでの時間（ｔ₃ −ｔ₂ ）の後、時
間ｔ₃ に“Ｈ”が出力される。

【００４２】出力線Ｌは、図５（Ｌ）に示すように、リ
セット解除信号と逆で時間ｔ₃ に、“Ｈ”から“Ｌ”へ
と変わる。ＡＮＤ回路１３の出力線Ｍは図５（Ｍ）に示
すように、時間（ｔ₃ −ｔ₂ ）の間“Ｈ”となる。ＡＮ
Ｄ回路１４の出力線Ｎは図５（Ｎ）に示すように、
“Ｌ”のままである。

【００４３】出力線Ｐの信号は、図５（Ｐ）に示すよう
に、リセット中は不定であり、リセット前の状態によ
る。リセット解除になると、“Ｌ”となる。したがっ
て、図５（Ｑ）に示すように、カウンタ１５の出力信号
が立ち上がった時間ｔ₂ から、１〜数十ＭＨｚのクロッ
クφ₁ がＡＮＤ回路１１から出力され、ＡＮＤ回路１２
は閉じられており、十〜数百ｋＨｚのクロックφ₂ は出
力されない。

【００４４】また、リセット解除になると、出力線Ｐは
“Ｌ”であるから、インヒビットＮＡＮＤ回路２０は開
かれて、図５（Ｓ）に示すように、出力線Ｓには１〜数
十ＭＨｚのクロックφ₁ が出力される。したがって、Ｏ
Ｒ回路２２からは１〜数十ＭＨｚのクロックφ₁ が出力
されて、図５（Ｕ）に示すように、マイコンのシステム
クロックφとなる。

【００４５】なお、図５（Ｔ）に示すように、ＡＮＤ回
路２１の出力信号は“Ｌ”である。このように、リセッ
ト解除時には、１〜数十ＭＨｚのクロックφ₁ がマイコ
ンのシステムクロックφとなる。次に、プログラムによ
る選択信号線Ｄが選択され、“Ｈ”となる場合の動作
を、図６を参照しながら説明する。

【００４６】図６（Ａ）に示すように、クロック線Ａに
は１〜数十ＭＨｚのクロックφ₁ が、また、図６（Ｂ）
に示すように、クロック線Ｂには十〜数百ｋＨｚのクロ
ックφ₂ が、それぞれ出力されている。そこで、図６
（Ｃ）に示すように、リセット信号線Ｃのリセット信号
は“Ｌ”であり、図６（Ｄ）に示すように、選択信号線
Ｄが選択され、選択信号が“Ｈ”になると、図６（Ｐ）
に示すように、出力線Ｐは“Ｌ”になるので、図６
（Ｑ）に示すように、１〜数十ＭＨｚのクロックφ₁が
ＡＮＤ回路１１から出力される。また、ＡＮＤ回路１２
も開かれて、図６（Ｒ）に示すように、ＡＮＤ回路１２
から十〜数百ｋＨｚのクロックφ₂ が出力される。

【００４７】図６（Ｉ）、図６（Ｊ）及び図６（Ｋ）に
示すように、カウンタ１５の出力線Ｉ、カウンタ１５の
出力線Ｊ及びリセット解除信号線Ｋは“Ｈ”となり、図
６（Ｌ）に示すように、出力線Ｌは“Ｌ”、図６（Ｍ）
に示すように、ＡＮＤ回路１３の出力は“Ｌ”、図６
（Ｎ）に示すように、ＡＮＤ回路１４の出力は“Ｌ”、
更に、３入力ＮＯＲ回路１７の出力は“Ｌ”、ＡＮＤ回
路２１の出力も“Ｌ”である。

【００４８】更に、選択信号線Ｄの選択により出力線Ｐ
は“Ｌ”となるので、インヒビットＮＡＮＤ回路２０は
開かれて、図６（Ｓ）に示すように、出力線Ｓには１〜
数十ＭＨｚのクロックφ₁ が出力される。一方、ＡＮＤ
回路２１には出力線Ｐの“Ｌ”が入力されるので、ＡＮ
Ｄ回路２１は閉じられ、十〜数百ｋＨｚのクロックφ₂
は出力されない。

【００４９】したがって、選択信号線Ｄの選択により、
１〜数十ＭＨｚのクロックφ₁ がマイコンのシステムク
ロックφとなる。次に、プログラムによる選択信号線Ｅ
が選択され、“Ｈ”となる場合の動作を、図７を参照し
ながら説明する。図７（Ａ）に示すように、クロック線
Ａには１〜数十ＭＨｚのクロックφ₁ が、また、図７
（Ｂ）に示すように、クロック線Ｂには十〜数百ｋＨｚ
のクロックφ₂ が、それぞれ出力されている。そこで、
図７（Ｃ）に示すように、リセット信号線Ｃのリセット
信号は“Ｌ”であり、図７（Ｄ）に示すように、選択信
号線Ｄの選択信号が“Ｈ”から“Ｌ”になり、図７
（Ｅ）に示すように、選択信号線Ｅの選択信号が“Ｈ”
である場合は、図７（Ｉ）に示すように、カウンタ１５
の出力信号は“Ｈ”、図７（Ｊ）に示すように、カウン
タ１６の出力信号は“Ｈ”、図７（Ｋ）に示すように、
リセット解除信号も“Ｈ”である。

【００５０】そこで、図７（Ｌ）に示すように、出力線
Ｌは“Ｌ”となり、図７（Ｍ）、（Ｎ）に示すように、
出力線ＭとＮは“Ｌ”であり、選択信号線Ｄが“Ｌ”に
なり、選択信号線Ｅが“Ｈ”となると、３入力ＮＯＲ回
路１７の出力線Ｐは“Ｈ”となり、図７（Ｔ）に示すよ
うに、ＡＮＤ回路２１が開かれて、十〜数百ｋＨｚのク
ロックφ₂ がＡＮＤ回路２１から出力される。

【００５１】一方、図７（Ｐ）に示すように、３入力Ｎ
ＯＲ回路１７の出力は“Ｈ”となり、インヒビットＮＡ
ＮＤ回路２０は閉じられて、図７（Ｓ）に示すように、
インヒビットＮＡＮＤ回路２０の出力は“Ｌ”となる。
したがって、ＯＲ回路１９の出力としては十〜数百ｋＨ
ｚのクロックφ₂ が出力され、マイコンのシステムクロ
ックφとなる。

【００５２】このように構成することにより、電源投入
時にリセットがかかると同時に２つの発振器は発振を開
始する。次に、リセットが解除されると２つのカウンタ
はカウンタアップを開始する。しかし、システムクロッ
クは２つのカウンタがオーバーフローして出力端子ＣＹ
が“Ｈ”になるまではマイコンへ供給されない。その
後、２つのカウンタのいずれか一方（通常は、速い周波
数のクロック側のカウンタ）がオーバーフローを起こす
と、クロックとのＡＮＤ回路、及びＲＳフリップフロッ
プによりオーバーフローを先に起こしたクロック側が選
択され、マイコンにシステムクロックの供給が開始され
る。

【００５３】マイコン部はシステムクロックの供給部を
受けてマイコン内部をリセットし、リセットが終了する
と、リセット解除信号によりＲＳフリップフロップのハ
ード的なセット／リセットを禁止する。そして、マイコ
ンは必要によりプログラムによってソフト部にＲＳフリ
ップフロップのセット／リセットをすることにより、２
つのクロックの選択ができる。

【００５４】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００５５】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、 （１）第１実施例に示したように、高価である高速発振
器を搭載しないで、低速発振器のみを実装して、マイコ
ンのシステムクロックを得るようにしたので、コストを
低減することができるとともに、迅速なマイコンのシス
テムクロックを得ることができる。

【００５６】（２）第２実施例に示したように、低速発
振器を搭載せず、高速発振器のみを搭載することによ
り、コストを低減することができるとともに、迅速なマ
イコンのシステムクロックを得ることができる。 （３）第３実施例に示したように、電源投入時リセット
解除後、速く発振を開始したクロックをマイコンに供給
でき、円滑で効率的なクロックの選択を行うことができ
る。

【図面の簡単な説明】

【図１】本発明のシングル／デュアルクロックマイコン
におけるリセット解除時のクロック選択回路図である。

【図２】本発明のシングル／デュアルクロックマイコン
におけるリセット解除時のクロック選択回路におけるリ
セット時の動作を示すタイミングチャートである。

【図３】本発明の第１実施例を示すシングル／デュアル
クロックマイコンにおけるリセット解除時の動作タイミ
ングチャートである。

【図４】本発明の第２実施例を示すシングル／デュアル
クロックマイコンにおけるリセット解除時の動作タイミ
ングチャートである。

【図５】本発明の第３実施例を示すシングル／デュアル
クロックマイコンにおけるリセット解除時のクロック選
択回路におけるリセット解除信号線Ｋが“Ｈ”となった
場合の動作を示すタイミングチャートである。

【図６】本発明の第３実施例を示すシングル／デュアル
クロックマイコンにおけるリセット解除時のクロック選
択回路におけるリセット解除時にプログラムにより選択
信号線Ｄが選択された場合の動作を示すタイミングチャ
ートである。

【図７】本発明の第３実施例を示すシングル／デュアル
クロックマイコンにおけるリセット解除時のクロック選
択回路におけるリセット解除時にプログラムにより選択
信号線Ｅが選択された場合の動作を示すタイミングチャ
ートである。

【図８】従来のデュアルクロックマイコンにおけるリセ
ット解除時のクロック選択回路図である。

【図９】従来のデュアルクロックマイコンにおけるリセ
ット解除時のクロック選択回路におけるリセット時の動
作を示すタイミングチャートである。

【図１０】従来のデュアルクロックマイコンにおけるリ
セット解除時のクロック選択回路におけるリセット解除
時にプログラムにより選択信号線Ｄが選択された場合の
動作を示すタイミングチャートである。

【図１１】従来のデュアルクロックマイコンにおけるリ
セット解除時のクロック選択回路におけるリセット解除
時にプログラムにより選択信号線Ｅが選択された場合の
動作を示すタイミングチャートである。 １ 高速発振器 ２ 低速発振器 ２ａ 振動子 １１，１２，１３，１４，２１ ＡＮＤ回路 １５，１６ カウンタ １７，１８ ３入力ＮＯＲ回路 １９ インバータ ２０ インヒビットＮＡＮＤ回路 ２２ ＯＲ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】（ａ）低速発振器と、（ｂ）該低速発振器
   のクロック出力線に接続されるとともに、リセット信号
   が入力可能なカウンタと、（ｃ）該カウンタの出力線
   と、前記低速発振器のクロック出力線とが接続されるＡ
   ＮＤ回路と、（ｄ）該ＡＮＤ回路の後段に接続されるセ
   レクタとを具備し、（ｅ）リセットが解除されると前記
   カウンタはカウントアップし、該カウンタがオーバーフ
   ローを起こすと、前記低速発振器のクロックをマイコン
   のシステムクロックとして供給するシングル／デュアル
   クロックマイコンにおけるリセット解除時のクロック選
   択回路。
2. 【請求項２】（ａ）高速発振器と、（ｂ）該高速発振器
   のクロック出力線に接続されるとともに、リセット信号
   が入力可能なカウンタと、（ｃ）該カウンタの出力線
   と、前記高速発振器のクロック出力線とが接続されるＡ
   ＮＤ回路と、（ｄ）該ＡＮＤ回路の後段に接続されるセ
   レクタとを具備し、（ｅ）リセットが解除されると前記
   カウンタはカウントアップし、該カウンタがオーバーフ
   ローを起こすと、前記高速発振器のクロックをマイコン
   のシステムクロックとして供給するシングル／デュアル
   クロックマイコンにおけるリセット解除時のクロック選
   択回路。
3. 【請求項３】（ａ）高速発振器と、（ｂ）低速発振器
   と、（ｃ）前記高速発振器のクロック出力線に接続され
   るとともに、リセット信号が入力可能な第１のカウンタ
   と、（ｄ）前記低速発振器のクロック出力線に接続され
   るとともに、リセット信号が入力可能な第２のカウンタ
   と、（ｅ）前記第１のカウンタの出力線と、前記高速発
   振器のクロック出力線とが接続される第１のＡＮＤ回路
   と、（ｆ）前記第２のカウンタの出力線と、前記低速発
   振器のクロック出力線とが接続される第２のＡＮＤ回路
   と、（ｇ）前記第１のＡＮＤ回路から出力されるクロッ
   クと、前記第２のＡＮＤ回路から出力されるクロックと
   を選択するためのセレクタとを具備し、（ｈ）リセット
   が解除されると前記第１のカウンタと第２のカウンタは
   カウントアップし、２つのカウンタのいずれか一方がオ
   ーバーフローを起こすと、先にオーバーフローを起こし
   たクロック側が選択され、マイコンにシステムクロック
   を供給するシングル／デュアルクロックマイコンにおけ
   るリセット解除時のクロック選択回路。
4. 【請求項４】 前記セレクタは、前記第１のカウンタの
   出力線に接続されるとともに、リセット解除信号に基づ
   いた信号が入力される第３のＡＮＤ回路と、前記第２の
   カウンタの出力線に接続されるとともに、リセット解除
   信号に基づいた信号が入力される第４のＡＮＤ回路と、
   前記第３のＡＮＤ回路の出力信号と第１の選択信号が入
   力される第１のＮＯＲ回路と前記第４のＡＮＤ回路の出
   力信号と第２の選択信号が入力される第２ＮＯＲ回路か
   らなるＳＲフリップフロップと、該ＳＲフリップフロッ
   プの出力信号が入力されるとともに、前記第１のＡＮＤ
   回路の出力が入力されるインヒビットＮＡＮＤ回路と、
   前記ＳＲフリップフロップの出力信号が入力されるとと
   もに、前記第２のＡＮＤ回路の出力が入力される第５の
   ＡＮＤ回路と、前記インヒビットＮＡＮＤ回路の出力と
   第５のＡＮＤ回路の出力が入力されるＯＲ回路からなる
   請求項３記載のデュアルクロックマイコンにおけるリセ
   ット解除時のクロック選択回路。