JPH06250966A - データ・バス上のノードのアドレスを設定する方法およびそのための装置 - Google Patents
データ・バス上のノードのアドレスを設定する方法およびそのための装置Info
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- JPH06250966A JPH06250966A JP3541293A JP3541293A JPH06250966A JP H06250966 A JPH06250966 A JP H06250966A JP 3541293 A JP3541293 A JP 3541293A JP 3541293 A JP3541293 A JP 3541293A JP H06250966 A JPH06250966 A JP H06250966A
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Abstract
(57)【要約】
【目的】 アドレス設定を自動的に瞬時に実施すること
ができるデータ・バス上のノードのアドレスを設定する
方法およびそのための装置を提供する。 【構成】 データ・バスｄＢの外に更に１本のコントロ
ール・ラインｃＬを具備せしめて、アドレスを設定した
ことに対応して当該ノードのスイッチを閉成してコント
ロール・ラインｃＬを続としながら複数のノードを順次
にアドレス設定するデータ・バス上のノードのアドレス
を設定する方法およびそのための装置。
ができるデータ・バス上のノードのアドレスを設定する
方法およびそのための装置を提供する。 【構成】 データ・バスｄＢの外に更に１本のコントロ
ール・ラインｃＬを具備せしめて、アドレスを設定した
ことに対応して当該ノードのスイッチを閉成してコント
ロール・ラインｃＬを続としながら複数のノードを順次
にアドレス設定するデータ・バス上のノードのアドレス
を設定する方法およびそのための装置。
Description
【０００１】
【産業上の利用分野】この発明は、データ・バスｄＢ上
のノードのアドレスを設定する方法およびそのための装
置に関する。
のノードのアドレスを設定する方法およびそのための装
置に関する。
【０００２】
【従来の技術】データ・バスｄＢ上のノードのアドレス
を設定する装置の従来例を図１（ａ）図１（ｂ）および
図２を参照して説明する。図１（ａ）はバスＢ構造を採
用するＣＰＵシステムを示す図である。バスＢには図示
される通りにノード１、ノード２、ノード３およびＣＰ
Ｕが接続している。ノード１、ノード２およびノード３
はバスＢを介してそれぞれ独立してＣＰＵと相互接続す
ることによりＣＰＵとの間でデータのやりとりをしてい
る。各ノードとＣＰＵとの間のバスＢを介する相互接続
は具体的には例えば図１（ｂ）に示される如くに行われ
る。バスＢは、例えば、アドレス・バスａＢ１６本、デ
ータ・バスｄＢ８本およびコントロール・バスｃＢ２本
より成る。アドレス・バスａＢ１６本は全て各別にノー
ド０であるＣＰＵに接続し、データ・バスｄＢ８本も同
様に全て各別にＣＰＵに接続し、コントロール・バスｃ
Ｂ２本もＣＰＵに接続している。ノード１ないしノード
ｎも、アドレス・バスａＢ１６本、データ・バスｄＢ８
本およびコントロール・バスｃＢ２本に対してノード０
であるＣＰＵと全く同様に接続している。
を設定する装置の従来例を図１（ａ）図１（ｂ）および
図２を参照して説明する。図１（ａ）はバスＢ構造を採
用するＣＰＵシステムを示す図である。バスＢには図示
される通りにノード１、ノード２、ノード３およびＣＰ
Ｕが接続している。ノード１、ノード２およびノード３
はバスＢを介してそれぞれ独立してＣＰＵと相互接続す
ることによりＣＰＵとの間でデータのやりとりをしてい
る。各ノードとＣＰＵとの間のバスＢを介する相互接続
は具体的には例えば図１（ｂ）に示される如くに行われ
る。バスＢは、例えば、アドレス・バスａＢ１６本、デ
ータ・バスｄＢ８本およびコントロール・バスｃＢ２本
より成る。アドレス・バスａＢ１６本は全て各別にノー
ド０であるＣＰＵに接続し、データ・バスｄＢ８本も同
様に全て各別にＣＰＵに接続し、コントロール・バスｃ
Ｂ２本もＣＰＵに接続している。ノード１ないしノード
ｎも、アドレス・バスａＢ１６本、データ・バスｄＢ８
本およびコントロール・バスｃＢ２本に対してノード０
であるＣＰＵと全く同様に接続している。
【０００３】各ノードとバスＢとは上述の如くに接続し
ているものであるところからノード１、ノード２、ノー
ド３が同種の機能を果たすものである場合例えば全てメ
モリであった場合、これらのノードをノード０であるＣ
ＰＵから見たときにノード１、ノード２、ノード３の３
者を識別することができないことは言うまでもない。そ
こで、ノードの識別を可能とするために、各ノードに対
して識別のための固有の情報を付与することが行われて
いる。識別のための固有の情報の付与のためには、ノー
ド１に対しては＃１というアドレスの設定をし、ノード
２に対しては＃２というアドレスの設定をし、ノード３
に対しては＃３というアドレスの設定をする必要があ
る。
ているものであるところからノード１、ノード２、ノー
ド３が同種の機能を果たすものである場合例えば全てメ
モリであった場合、これらのノードをノード０であるＣ
ＰＵから見たときにノード１、ノード２、ノード３の３
者を識別することができないことは言うまでもない。そ
こで、ノードの識別を可能とするために、各ノードに対
して識別のための固有の情報を付与することが行われて
いる。識別のための固有の情報の付与のためには、ノー
ド１に対しては＃１というアドレスの設定をし、ノード
２に対しては＃２というアドレスの設定をし、ノード３
に対しては＃３というアドレスの設定をする必要があ
る。
【０００４】各ノードに対するアドレスの設定をするに
は、各ノードにスイッチ、ＲＯＭその他の記憶装置を具
備せしめて、これにアドレスを記憶させることを実施す
る。各ノードに記憶装置としてスイッチを具備せしめ
て、これにアドレスを記憶させる例を図２に示す。図２
においては、スイッチは下の接点から１００１０と設定
されている。アドレス・バスａＢから送り込まれたアド
レス信号が設定されている固有アドレスと一致したとき
にアドレス一致信号が得られる。
は、各ノードにスイッチ、ＲＯＭその他の記憶装置を具
備せしめて、これにアドレスを記憶させることを実施す
る。各ノードに記憶装置としてスイッチを具備せしめ
て、これにアドレスを記憶させる例を図２に示す。図２
においては、スイッチは下の接点から１００１０と設定
されている。アドレス・バスａＢから送り込まれたアド
レス信号が設定されている固有アドレスと一致したとき
にアドレス一致信号が得られる。
【０００５】
【発明が解決しようとする課題】図２に示される如くに
各ノードに対するアドレスの設定をするには、スイッチ
の接点を一つずつ例えば手動により設定する必要があ
る。スイッチ接点の数が図示される通り５個である場
合、スイッチの個数或はノードの数は最大２5 個にも及
ぶ場合もあり、これらを一つずつ設定するには多くの手
間を必要とする。その上に、全てのスイッチの設定を誤
りなしに実施することは実際は大変に困難なことであ
る。
各ノードに対するアドレスの設定をするには、スイッチ
の接点を一つずつ例えば手動により設定する必要があ
る。スイッチ接点の数が図示される通り５個である場
合、スイッチの個数或はノードの数は最大２5 個にも及
ぶ場合もあり、これらを一つずつ設定するには多くの手
間を必要とする。その上に、全てのスイッチの設定を誤
りなしに実施することは実際は大変に困難なことであ
る。
【０００６】この発明は、上述の通りの問題を解消した
データ・バスｄＢ上のノードのアドレスを設定する装置
を提供するものである。
データ・バスｄＢ上のノードのアドレスを設定する装置
を提供するものである。
【０００７】
【課題を解決するための手段】データ・バスｄＢの外に
更に１本のコントロール・ラインｃＬを具備せしめてア
ドレスを設定したことに対応して当該ノードのスイッチ
を閉成してコントロール・ラインｃＬを続としながら複
数のノードを順次にアドレス設定するデータ・バス上の
ノードのアドレスを設定する方法を構成し、そしてデー
タ・バスｄＢを具備し、 データ・バスｄＢに同様に接
続したＣＰＵおよび複数のノードを具備し、データ・バ
スｄＢの外に更に１本のコントロール・ラインｃＬを具
備し、複数のノードの内の一つのノードはコントロール
・ライン信号印加回路Ｇおよびコントロール・ライン信
号を検出する検出回路Ｓを有しており、複数のノードの
内のその他のノードはコントロール・ラインｃＬを断、
続するスイッチ、スイッチ・コントロール回路Ｃ、およ
びスイッチにより断、続されるコントロール・ラインｃ
Ｌの内の当該スイッチから見て一つのノード側のコント
ロール・ラインｃＬに接続してコントロール・ライン信
号を検出する検出回路Ｓを有しており、アドレスを設定
したことに対応して当該ノードのスイッチを閉成してコ
ントロール・ラインｃＬを続とする、データ・バス上の
ノードのアドレスを設定する装置、を構成した。
更に１本のコントロール・ラインｃＬを具備せしめてア
ドレスを設定したことに対応して当該ノードのスイッチ
を閉成してコントロール・ラインｃＬを続としながら複
数のノードを順次にアドレス設定するデータ・バス上の
ノードのアドレスを設定する方法を構成し、そしてデー
タ・バスｄＢを具備し、 データ・バスｄＢに同様に接
続したＣＰＵおよび複数のノードを具備し、データ・バ
スｄＢの外に更に１本のコントロール・ラインｃＬを具
備し、複数のノードの内の一つのノードはコントロール
・ライン信号印加回路Ｇおよびコントロール・ライン信
号を検出する検出回路Ｓを有しており、複数のノードの
内のその他のノードはコントロール・ラインｃＬを断、
続するスイッチ、スイッチ・コントロール回路Ｃ、およ
びスイッチにより断、続されるコントロール・ラインｃ
Ｌの内の当該スイッチから見て一つのノード側のコント
ロール・ラインｃＬに接続してコントロール・ライン信
号を検出する検出回路Ｓを有しており、アドレスを設定
したことに対応して当該ノードのスイッチを閉成してコ
ントロール・ラインｃＬを続とする、データ・バス上の
ノードのアドレスを設定する装置、を構成した。
【０００８】
【実施例】この発明の実施例を図３（ａ）、図３（ｂ）
および図４を参照して説明する。図３（ａ）を参照する
に、バスＢ構造を採用する従来のＣＰＵシステムにおい
て、バスＢ構造に更に１本のコントロール・ラインｃＬ
を付加する。そして、各ノードにはコントロール・ライ
ンｃＬに接続されてこれを断、続するスイッチとそのス
イッチ・コントロール回路Ｃ、およびスイッチにより
断、続されるコントロール・ラインｃＬの内の当該スイ
ッチから見てＣＰＵ側のコントロール・ラインｃＬから
ノードに供給される信号を検出する検出回路Ｓを具備し
ている。
および図４を参照して説明する。図３（ａ）を参照する
に、バスＢ構造を採用する従来のＣＰＵシステムにおい
て、バスＢ構造に更に１本のコントロール・ラインｃＬ
を付加する。そして、各ノードにはコントロール・ライ
ンｃＬに接続されてこれを断、続するスイッチとそのス
イッチ・コントロール回路Ｃ、およびスイッチにより
断、続されるコントロール・ラインｃＬの内の当該スイ
ッチから見てＣＰＵ側のコントロール・ラインｃＬから
ノードに供給される信号を検出する検出回路Ｓを具備し
ている。
【０００９】次に、図３（ｂ）を参照するに、バスＢ上
の各ノードのアドレスを決定する中心的な役割を果たす
ノードを親ノードと言う。親ノードはコントロール・ラ
イン信号印加回路を具備し、コントロール・ラインｃＬ
にコントロール・ライン信号を送り出す端子を具備し、
復帰するコントロール・ライン信号を検出する検出回路
Ｓを具備している。
の各ノードのアドレスを決定する中心的な役割を果たす
ノードを親ノードと言う。親ノードはコントロール・ラ
イン信号印加回路を具備し、コントロール・ラインｃＬ
にコントロール・ライン信号を送り出す端子を具備し、
復帰するコントロール・ライン信号を検出する検出回路
Ｓを具備している。
【００１０】そして、図４を参照するに、ここには各ノ
ードのアドレスを決定する機能を有する親ノード０とノ
ード１ないしノードｎとの間の接続の仕方が示されてい
る。この図において、ノード１ないしノードｎは互いに
同一の機能を果たすノード例えばメモリであるものとし
て、これらのノードにアドレスを付与設定するアルゴリ
ズムを図５をも参照して説明する。
ードのアドレスを決定する機能を有する親ノード０とノ
ード１ないしノードｎとの間の接続の仕方が示されてい
る。この図において、ノード１ないしノードｎは互いに
同一の機能を果たすノード例えばメモリであるものとし
て、これらのノードにアドレスを付与設定するアルゴリ
ズムを図５をも参照して説明する。
【００１１】初期状態 ・親ノード０のアドレスは決定している。 ・ノード１ないしノードｎのアドレスは同一の初期設定
値とされている。具体的には、図５に示される各ノード
の論理回路３をクリアしてＱn をすべて０にリセットし
ておく。このとき、論理回路３の出力Ｑ0 〜Ｑn の論理
和は０である。オア・ゲート４の出力は０ということで
ある。
値とされている。具体的には、図５に示される各ノード
の論理回路３をクリアしてＱn をすべて０にリセットし
ておく。このとき、論理回路３の出力Ｑ0 〜Ｑn の論理
和は０である。オア・ゲート４の出力は０ということで
ある。
【００１２】・ノード１ないしノードｎにおけるコント
ロール・ラインｃＬを断、続するスイッチは開に制御さ
れている。 ここで、 、親ノード０のコントロール・ライン信号印加回路Ｇ
よりコントロール・ラインｃＬにコントロール・ライン
信号を送り出す。
ロール・ラインｃＬを断、続するスイッチは開に制御さ
れている。 ここで、 、親ノード０のコントロール・ライン信号印加回路Ｇ
よりコントロール・ラインｃＬにコントロール・ライン
信号を送り出す。
【００１３】、アドレスが初期設定値０００のままで
あってコントロール・ライン信号を検出したノードに対
して、データ・バスｄＢを介して設定しようとする新規
のアドレス・データ例えば００１を転送する。 、設定しようとする新規のアドレス・データ００１を
受信したノードは自身の初期設定値アドレスである００
０を新規のアドレスに変更する操作を以下の如く実施す
る。
あってコントロール・ライン信号を検出したノードに対
して、データ・バスｄＢを介して設定しようとする新規
のアドレス・データ例えば００１を転送する。 、設定しようとする新規のアドレス・データ００１を
受信したノードは自身の初期設定値アドレスである００
０を新規のアドレスに変更する操作を以下の如く実施す
る。
【００１４】ここで、アドレス・バスａＢには新規設定
のためのアドレス・データとして０００を出力してい
る。初期設定において、論理回路３の出力Ｑ0 〜Ｑn は
すべて０、即ち０００であるので、論理回路３の出力０
００とアドレス・バスａＢの出力であるアドレス・デー
タ０００とは一致し、エクスクルーシブ・オア・ゲート
５の出力は１となる。エクスクルーシブ・オア・ゲート
５の出力が１であるところからアンド・ゲート６は能動
状態にあり、コントロール・バスｃＢから送り込まれて
いるクロック信号を出力することができる。上述の通り
コントロール・ラインｃＬのｉｎにはコントロール・ラ
イン信号が供給されているのでアンド・ゲート２は能動
状態にあり、従ってコントロール・バスｃＢから送り込
まれているクロック信号はアンド・ゲート６およびアン
ド・ゲート２を介して論理回路３のクロック端子に達す
るに到る。データ・バスｄＢ上の設定しようとする新規
のアドレス・データ００１はこのクロック信号により論
理回路３に記憶される。
のためのアドレス・データとして０００を出力してい
る。初期設定において、論理回路３の出力Ｑ0 〜Ｑn は
すべて０、即ち０００であるので、論理回路３の出力０
００とアドレス・バスａＢの出力であるアドレス・デー
タ０００とは一致し、エクスクルーシブ・オア・ゲート
５の出力は１となる。エクスクルーシブ・オア・ゲート
５の出力が１であるところからアンド・ゲート６は能動
状態にあり、コントロール・バスｃＢから送り込まれて
いるクロック信号を出力することができる。上述の通り
コントロール・ラインｃＬのｉｎにはコントロール・ラ
イン信号が供給されているのでアンド・ゲート２は能動
状態にあり、従ってコントロール・バスｃＢから送り込
まれているクロック信号はアンド・ゲート６およびアン
ド・ゲート２を介して論理回路３のクロック端子に達す
るに到る。データ・バスｄＢ上の設定しようとする新規
のアドレス・データ００１はこのクロック信号により論
理回路３に記憶される。
【００１５】新規のアドレス・データ００１が論理回路
３に記憶されると、論理回路３の出力の論理和は１とな
る。 、論理回路３の出力が１となると、これはオア・ゲー
ト４を介してアンド・ゲート１に達してアンド・ゲート
１を能動状態にする。即ち、論理回路３に新規のアドレ
ス・データ００１が記憶されると論理回路３の出力は１
に保持され、このことに起因してアンド・ゲート１も能
動状態に保持されるに到る。アンド・ゲート１が能動状
態に保持されたことにより、次のコントロール・ライン
信号はアンド・ゲート１を通過して当該ノードに受信さ
れることなく次のノードに達してそのノードの検出回路
Ｓに検出されることとなる。コントロール・ラインｃＬ
に接続されてこれを断、続するスイッチとは、図５にお
いてはアンド・ゲート１がこれに相当する。
３に記憶されると、論理回路３の出力の論理和は１とな
る。 、論理回路３の出力が１となると、これはオア・ゲー
ト４を介してアンド・ゲート１に達してアンド・ゲート
１を能動状態にする。即ち、論理回路３に新規のアドレ
ス・データ００１が記憶されると論理回路３の出力は１
に保持され、このことに起因してアンド・ゲート１も能
動状態に保持されるに到る。アンド・ゲート１が能動状
態に保持されたことにより、次のコントロール・ライン
信号はアンド・ゲート１を通過して当該ノードに受信さ
れることなく次のノードに達してそのノードの検出回路
Ｓに検出されることとなる。コントロール・ラインｃＬ
に接続されてこれを断、続するスイッチとは、図５にお
いてはアンド・ゲート１がこれに相当する。
【００１６】、における次のノードについてない
しの操作を実施する。ノードｎのアンド・ゲート１が
能動状態とされたところで、親ノード０よりコントロー
ル・ライン信号を送り出しても、ノード１ないしｎにお
けるアンド・ゲート１はすべて能動状態に保持されてい
るところから、これは親ノード０にそのまま復帰検出さ
れる。ここで、全てのノードのアドレス設定が完了した
ことが判明する。
しの操作を実施する。ノードｎのアンド・ゲート１が
能動状態とされたところで、親ノード０よりコントロー
ル・ライン信号を送り出しても、ノード１ないしｎにお
けるアンド・ゲート１はすべて能動状態に保持されてい
るところから、これは親ノード０にそのまま復帰検出さ
れる。ここで、全てのノードのアドレス設定が完了した
ことが判明する。
【００１７】以後、ＣＰＵから、バスＢ上のアドレスに
より、ノード間の識別をすることができる。なお、図５
における論理回路７はアドレス設定に直接関係するもの
ではなく、通常の動作においてアドレスが当該ノードの
ものであることが検出されたとき、エクスクルーシブ・
オア・ゲート５を介してこれを取り込み、当該ノードの
動作を行わせるためのものである。
より、ノード間の識別をすることができる。なお、図５
における論理回路７はアドレス設定に直接関係するもの
ではなく、通常の動作においてアドレスが当該ノードの
ものであることが検出されたとき、エクスクルーシブ・
オア・ゲート５を介してこれを取り込み、当該ノードの
動作を行わせるためのものである。
【００１８】
【発明の効果】以上の通りであって、この発明における
アドレス設定は自動的に瞬時に実施されるものであり、
従来例の如く各ノードに対するアドレスの設定をスイッ
チを具備してこの接点を一つずつ例えば手動により設定
するものと比較して大いに手間を省くことができる上に
アドレス設定の誤りは殆んど考えられないものである。
アドレス設定は自動的に瞬時に実施されるものであり、
従来例の如く各ノードに対するアドレスの設定をスイッ
チを具備してこの接点を一つずつ例えば手動により設定
するものと比較して大いに手間を省くことができる上に
アドレス設定の誤りは殆んど考えられないものである。
【図１】データ・バス上のノードのアドレス設定の従来
例を説明する図であり、（ａ）はバスとＣＰＵおよびノ
ードとの間の接続関係を示す図、（ｂ）はバスとＣＰＵ
およびノードとの間の接続関係を更に詳細に示す図、で
ある。
例を説明する図であり、（ａ）はバスとＣＰＵおよびノ
ードとの間の接続関係を示す図、（ｂ）はバスとＣＰＵ
およびノードとの間の接続関係を更に詳細に示す図、で
ある。
【図２】従来のアドレス設定を説明する図である。
【図３】この発明の実施例を説明する図であり、（ａ）
は一般のノードのブロック図、（ｂ）は親ノードのブロ
ック図、である。
は一般のノードのブロック図、（ｂ）は親ノードのブロ
ック図、である。
【図４】一般のノードと親ノードとの間の接続関係を示
す図である。
す図である。
【図５】この発明の具体的実施例を示す図である。
ｄＢ データ・バス ｃＬ コントロール・ライン Ｇ コントロール・ライン信号印加回路 Ｓ 検出回路 １ スイッチ Ｃ スイッチ・コントロール回路
Claims (2)
- 【請求項１】データ・バスの外に更に１本のコントロー
ル・ラインを具備せしめてアドレスを設定したことに対
応して当該ノードのスイッチを閉成してコントロール・
ラインを続としながら複数のノードを順次にアドレス設
定することを特徴とするデータ・バス上のノードのアド
レスを設定する方法。 - 【請求項２】 データ・バスを具備し、 データ・バスに同様に接続したＣＰＵおよび複数のノー
ドを具備し、 データ・バスの外に更に１本のコントロール・ラインを
具備し、 複数のノードの内の一つのノードはコントロール・ライ
ン信号印加回路およびコントロール・ライン信号を検出
する検出回路を有しており、 複数のノードの内のその他のノードはコントロール・ラ
インを断、続するスイッチ、スイッチ・コントロール回
路、およびスイッチにより断、続されるコントロール・
ラインの内の当該スイッチから見て一つのノード側のコ
ントロール・ラインに接続してコントロール・ライン信
号を検出する検出回路Ｓを有しており、 アドレスを設定したことに対応して当該ノードのスイッ
チを閉成してコントロール・ラインを続とする、 ことを特徴とするデータ・バス上のノードのアドレスを
設定する装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3541293A JPH06250966A (ja) | 1993-02-24 | 1993-02-24 | データ・バス上のノードのアドレスを設定する方法およびそのための装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3541293A JPH06250966A (ja) | 1993-02-24 | 1993-02-24 | データ・バス上のノードのアドレスを設定する方法およびそのための装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250966A true JPH06250966A (ja) | 1994-09-09 |
Family
ID=12441171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3541293A Withdrawn JPH06250966A (ja) | 1993-02-24 | 1993-02-24 | データ・バス上のノードのアドレスを設定する方法およびそのための装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06250966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014529821A (ja) * | 2011-09-06 | 2014-11-13 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 自動アドレス指定するための回路および電子モジュール |
-
1993
- 1993-02-24 JP JP3541293A patent/JPH06250966A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014529821A (ja) * | 2011-09-06 | 2014-11-13 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 自動アドレス指定するための回路および電子モジュール |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |