JPH06244733A - デシメーションフィルタ - Google Patents
デシメーションフィルタInfo
- Publication number
- JPH06244733A JPH06244733A JP2814793A JP2814793A JPH06244733A JP H06244733 A JPH06244733 A JP H06244733A JP 2814793 A JP2814793 A JP 2814793A JP 2814793 A JP2814793 A JP 2814793A JP H06244733 A JPH06244733 A JP H06244733A
- Authority
- JP
- Japan
- Prior art keywords
- data
- acc
- clock
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 全てのクロックをデータクロックと同一で動
作させると共に、小型化、高速化を実現する。 【構成】 入力端子１０に供給された１ビットのデータ
はシフトレジスタ１に入力され、４８個おきのデータ６
個がＡＣＣ（１〜６）回路２に入力され、入力データと
フィルタ係数の演算が行われる。このときＲＯＭ３から
入力されるフィルタ係数はＡＣＣ１〜ＡＣＣ６まで全て
同一のものである。演算されたデータはＡＣＣ回路２内
でストアされてフィルタ係数２８８個の全てが計算され
るまで加算される。これによってフィルタリングが行わ
れる。このＡＣＣ１〜ＡＣＣ６までのデータをセレクタ
回路５を用いてＡＣＣ１から順番に４８クロック毎に出
力する。これらのコントロールは全てタイミングコント
ローラ４によって行われる。また７は、出力端子１１に
データを取り出すためのデータラッチ回路である。
作させると共に、小型化、高速化を実現する。 【構成】 入力端子１０に供給された１ビットのデータ
はシフトレジスタ１に入力され、４８個おきのデータ６
個がＡＣＣ（１〜６）回路２に入力され、入力データと
フィルタ係数の演算が行われる。このときＲＯＭ３から
入力されるフィルタ係数はＡＣＣ１〜ＡＣＣ６まで全て
同一のものである。演算されたデータはＡＣＣ回路２内
でストアされてフィルタ係数２８８個の全てが計算され
るまで加算される。これによってフィルタリングが行わ
れる。このＡＣＣ１〜ＡＣＣ６までのデータをセレクタ
回路５を用いてＡＣＣ１から順番に４８クロック毎に出
力する。これらのコントロールは全てタイミングコント
ローラ４によって行われる。また７は、出力端子１１に
データを取り出すためのデータラッチ回路である。
Description
【０００１】
【産業上の利用分野】本発明は、ΣΔ変調器などの、出
力が１ビットのＡ／Ｄ変換器に後置されるデシメーショ
ンフィルタに関するものである。
力が１ビットのＡ／Ｄ変換器に後置されるデシメーショ
ンフィルタに関するものである。
【０００２】
【従来の技術】ΣΔ変調器などの１ビットＡ／Ｄ変換器
で構成されるアナログ−ディジタル変換部は、例えば図
６に示すようなものになっている。すなわち図におい
て、ナイキスト周波数以上の成分を除去するアナログロ
ーパスフィルタ６１、アナログデータを１ビットのディ
ジタルデータに変換するΣΔ変調器６２、変換されたデ
ータを目的のデータレート及び精度（ビット数）に変換
し不要な雑音を除去するディジタルフィルタ（デシメー
ションフィルタ）６３で構成される。
で構成されるアナログ−ディジタル変換部は、例えば図
６に示すようなものになっている。すなわち図におい
て、ナイキスト周波数以上の成分を除去するアナログロ
ーパスフィルタ６１、アナログデータを１ビットのディ
ジタルデータに変換するΣΔ変調器６２、変換されたデ
ータを目的のデータレート及び精度（ビット数）に変換
し不要な雑音を除去するディジタルフィルタ（デシメー
ションフィルタ）６３で構成される。
【０００３】このような装置において、従来のディジタ
ルフィルタリングでは、（データクロック×タップ数）
以上のクロックがシステムに要求されていた。これはデ
ィジタルフィルタの原理からいえば当然のことである。
しかし、年々あらゆるデバイスの速度が上がっている状
況では、この問題は非常に重要である。
ルフィルタリングでは、（データクロック×タップ数）
以上のクロックがシステムに要求されていた。これはデ
ィジタルフィルタの原理からいえば当然のことである。
しかし、年々あらゆるデバイスの速度が上がっている状
況では、この問題は非常に重要である。
【０００４】この問題はデシメーションフィルタについ
ても同様である。すなわちデシメーションフィルタで
は、出力は（クロック÷デシメーション比）で良いとは
いっても、内部では乗算器１つ、係数ＲＯＭ１つで構成
した場合、やはり（データクロック×タップ数）以上の
クロックが必要となる。
ても同様である。すなわちデシメーションフィルタで
は、出力は（クロック÷デシメーション比）で良いとは
いっても、内部では乗算器１つ、係数ＲＯＭ１つで構成
した場合、やはり（データクロック×タップ数）以上の
クロックが必要となる。
【０００５】またこれより良い方法として、（タップ数
÷デシメーション比）個の乗算器を持つ方法もあるが、
この方法では、クロックはデータクロックと同一で良い
が、係数ＲＯＭを乗算器の個数分だけ持たなくてはなら
ず、タップ係数の精度が高い場合や数が多い場合に、非
常に大きな回路となって無駄が多くなってしまう。
÷デシメーション比）個の乗算器を持つ方法もあるが、
この方法では、クロックはデータクロックと同一で良い
が、係数ＲＯＭを乗算器の個数分だけ持たなくてはなら
ず、タップ係数の精度が高い場合や数が多い場合に、非
常に大きな回路となって無駄が多くなってしまう。
【０００６】同様に、多数の乗算器を使用していると、
その分だけ回路規模が大きくなり、動作速度及び消費電
力などの点においても大きなものになってしまう。この
出願はこのような点に鑑みて成されたものである。
その分だけ回路規模が大きくなり、動作速度及び消費電
力などの点においても大きなものになってしまう。この
出願はこのような点に鑑みて成されたものである。
【０００７】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の装置ではクロックを低くする場合に、回路
規模が大きくなり、動作速度及び消費電力などの点にお
いても大きなものになってしまうというものである。
点は、従来の装置ではクロックを低くする場合に、回路
規模が大きくなり、動作速度及び消費電力などの点にお
いても大きなものになってしまうというものである。
【０００８】
【課題を解決するための手段】本発明は、１ビットＡ／
Ｄ変換器に後置されるデシメーションフィルタであっ
て、上記１ビットＡ／Ｄ変換器の出力を、段数が（タッ
プ数−デシメーション比）で、出力数が（タップ数÷デ
シメーション比）のシフトレジスタ１に供給し、このシ
フトレジスタの出力に従って係数を正負に制御すると共
に、上記タップ数の加算器（ＡＣＣ回路２）を用いて計
算を行い、この加算器の出力をデータラッチ６で保存し
て（クロック×デシメーション比）置きにサイクリック
に出力するようにしたデシメーションフィルタである。
Ｄ変換器に後置されるデシメーションフィルタであっ
て、上記１ビットＡ／Ｄ変換器の出力を、段数が（タッ
プ数−デシメーション比）で、出力数が（タップ数÷デ
シメーション比）のシフトレジスタ１に供給し、このシ
フトレジスタの出力に従って係数を正負に制御すると共
に、上記タップ数の加算器（ＡＣＣ回路２）を用いて計
算を行い、この加算器の出力をデータラッチ６で保存し
て（クロック×デシメーション比）置きにサイクリック
に出力するようにしたデシメーションフィルタである。
【０００９】
【作用】これによれば、全てのクロックをデータクロッ
クと同一で動作させることができると共に、乗算器は１
つも使用せず、また係数ＲＯＭも１個のみにすることが
できる。従って低消費電力化が図られると共に、小型
化、高速化を実現することができる。
クと同一で動作させることができると共に、乗算器は１
つも使用せず、また係数ＲＯＭも１個のみにすることが
できる。従って低消費電力化が図られると共に、小型
化、高速化を実現することができる。
【００１０】
【実施例】図１は、データレート１ビット（１３Ｍｂｐ
ｓ）のデータを２８８タップのＦＩＲフィルタを使用し
て２７０．８３３ｋｂｐｓの複数ビットにデータの変換
を行う例を示している。すなわちこの例では、デシメー
ション比が４８（１３Ｍｂｐｓ÷２７０．８３３ｋｂｐ
ｓ＝４８）であるため、ＡＣＣ回路２は６（２８８タッ
プ÷４８＝６）個必要であり、シフトレジスタは２４０
（２８８−４８＝２４０）段必要である。
ｓ）のデータを２８８タップのＦＩＲフィルタを使用し
て２７０．８３３ｋｂｐｓの複数ビットにデータの変換
を行う例を示している。すなわちこの例では、デシメー
ション比が４８（１３Ｍｂｐｓ÷２７０．８３３ｋｂｐ
ｓ＝４８）であるため、ＡＣＣ回路２は６（２８８タッ
プ÷４８＝６）個必要であり、シフトレジスタは２４０
（２８８−４８＝２４０）段必要である。
【００１１】この図において、入力端子１０に供給され
た１ビットのデータは、シフトレジスタ１に入力され
る。このシフトレジスタ１は２４０段で構成され、デー
タは２３９→０方向にシフトされて行く。すなわち０番
のアドレスのデータがもっとも古く、２３９番のアドレ
スのデータがもっとも新しい。
た１ビットのデータは、シフトレジスタ１に入力され
る。このシフトレジスタ１は２４０段で構成され、デー
タは２３９→０方向にシフトされて行く。すなわち０番
のアドレスのデータがもっとも古く、２３９番のアドレ
スのデータがもっとも新しい。
【００１２】ここで０番までの全てのアドレスにデータ
が入力されているものとして、０番から４８個おきのデ
ータ６個がＡＣＣ（１〜６）回路２に入力される。これ
らのＡＣＣ回路２の内部で、入力データとフィルタ係数
の演算が行われる。このときＲＯＭ３から入力されるフ
ィルタ係数はＡＣＣ１〜ＡＣＣ６まで全て同一のもので
ある。
が入力されているものとして、０番から４８個おきのデ
ータ６個がＡＣＣ（１〜６）回路２に入力される。これ
らのＡＣＣ回路２の内部で、入力データとフィルタ係数
の演算が行われる。このときＲＯＭ３から入力されるフ
ィルタ係数はＡＣＣ１〜ＡＣＣ６まで全て同一のもので
ある。
【００１３】演算されたデータは全てＡＣＣ（１〜６）
回路２内でストアされてフィルタ係数２８８個の全てが
計算されるまで加算される。これによってフィルタリン
グが行われる。
回路２内でストアされてフィルタ係数２８８個の全てが
計算されるまで加算される。これによってフィルタリン
グが行われる。
【００１４】この時に入力されるデータは、シフトレジ
スタ１によって４８個ずつずれている。従ってフィルタ
リングは、２８８回の演算で全て一斉に終了することに
なり、セレクタ回路５を用いてＡＣＣ１〜ＡＣＣ６まで
のデータを、ＡＣＣ１から順番に４８クロック毎に出力
して行けば、出力されるデータレートは１／４８、すな
わち２７０．８３３ｋｂｐｓに変換される。
スタ１によって４８個ずつずれている。従ってフィルタ
リングは、２８８回の演算で全て一斉に終了することに
なり、セレクタ回路５を用いてＡＣＣ１〜ＡＣＣ６まで
のデータを、ＡＣＣ１から順番に４８クロック毎に出力
して行けば、出力されるデータレートは１／４８、すな
わち２７０．８３３ｋｂｐｓに変換される。
【００１５】また出力ビット数も、フィルタ係数を２８
８回演算し加算して行くので、ＡＣＣ（１〜６）回路２
内部ではフィルタ係数の量子化ビット数による複数ビッ
トになっており、出力時において希望ビット数にデータ
をシフトすればよい。この時の信号のＳ／Ｎ比は使用す
るＦＩＲフィルタの特性とフィルタ係数の量子化ビット
数によって決定される。
８回演算し加算して行くので、ＡＣＣ（１〜６）回路２
内部ではフィルタ係数の量子化ビット数による複数ビッ
トになっており、出力時において希望ビット数にデータ
をシフトすればよい。この時の信号のＳ／Ｎ比は使用す
るＦＩＲフィルタの特性とフィルタ係数の量子化ビット
数によって決定される。
【００１６】またデータは２８８回計算が行われるごと
にクリアされなければならない。これらのコントロール
は全てタイミングコントローラ４によって行われる。ま
た７は出力端子１１にデータを取り出すためのデータラ
ッチ回路である。
にクリアされなければならない。これらのコントロール
は全てタイミングコントローラ４によって行われる。ま
た７は出力端子１１にデータを取り出すためのデータラ
ッチ回路である。
【００１７】さらに図２にＡＣＣ回路２の１個の構成例
を示す。この図において、回路は１つのインバータ２１
とフィルタ係数ビット数分のエクスクルーシブオア２
２、必要なビット数を持った加算器２３、データを１ク
ロック分遅延させるＤフリップフロップ２４、データラ
ッチ２５で構成される。
を示す。この図において、回路は１つのインバータ２１
とフィルタ係数ビット数分のエクスクルーシブオア２
２、必要なビット数を持った加算器２３、データを１ク
ロック分遅延させるＤフリップフロップ２４、データラ
ッチ２５で構成される。
【００１８】この回路において、データ入力３１に入力
されたデータ（１または−１）は、フィルタ係数と乗算
されるわけであるが、ここで入力データは１または−１
（ビットでは１または０）であるので、この乗算はエク
スクルーシブオア２２を用いて反転してやればよい。
されたデータ（１または−１）は、フィルタ係数と乗算
されるわけであるが、ここで入力データは１または−１
（ビットでは１または０）であるので、この乗算はエク
スクルーシブオア２２を用いて反転してやればよい。
【００１９】この時データは２の補数であるので、反転
時に１加える必要があるが、この処理を、入力が−１
（ビットでは０）のときにインバータ２１を用いてビッ
トを反転させて加算器２３のキャリー入力に入れてやる
ことで行っている。こうすることにより乗算処理の必要
をなくすことができる。
時に１加える必要があるが、この処理を、入力が−１
（ビットでは０）のときにインバータ２１を用いてビッ
トを反転させて加算器２３のキャリー入力に入れてやる
ことで行っている。こうすることにより乗算処理の必要
をなくすことができる。
【００２０】計算されたデータはＤフリップフロップ２
４を用いてループでフィードバックしてやることによ
り、加算器２３内で加算されて行く。この処理を繰り返
して行い、データの計算が終わったところでタイミング
コントローラ４からデータラッチ２５及びＤフリップフ
ロップ２４に制御信号が入り、データがデータラッチ２
５にストアされ、次のフィルタリング処理を行うために
フィードバックされるデータはＤフリップフロップ２４
で０にリセットされる。
４を用いてループでフィードバックしてやることによ
り、加算器２３内で加算されて行く。この処理を繰り返
して行い、データの計算が終わったところでタイミング
コントローラ４からデータラッチ２５及びＤフリップフ
ロップ２４に制御信号が入り、データがデータラッチ２
５にストアされ、次のフィルタリング処理を行うために
フィードバックされるデータはＤフリップフロップ２４
で０にリセットされる。
【００２１】こうして上述の装置によれば、全てのクロ
ックをデータクロックと同一で動作させることができる
と共に、乗算器は１つも使用せず、また係数ＲＯＭも１
個のみにすることができる。従って低消費電力化が図ら
れると共に、小型化、高速化を実現することができるも
のである。
ックをデータクロックと同一で動作させることができる
と共に、乗算器は１つも使用せず、また係数ＲＯＭも１
個のみにすることができる。従って低消費電力化が図ら
れると共に、小型化、高速化を実現することができるも
のである。
【００２２】なお図３にフィルタ係数と入力データとの
対応の関係を示す。この図において、ＡＣＣ回路２に入
力されるフィルタ係数は全て同一であるが、それぞれの
ＡＣＣ１〜ＡＣＣ６に入力されるデータは４８クロック
（個）分ずれているので、フィルタリングされるデータ
はＡＣＣ１〜ＡＣＣ６までそれぞれ４８クロック分ずれ
る。
対応の関係を示す。この図において、ＡＣＣ回路２に入
力されるフィルタ係数は全て同一であるが、それぞれの
ＡＣＣ１〜ＡＣＣ６に入力されるデータは４８クロック
（個）分ずれているので、フィルタリングされるデータ
はＡＣＣ１〜ＡＣＣ６までそれぞれ４８クロック分ずれ
る。
【００２３】すなわちフィルタリング処理は２８８回の
演算で全て一斉に終了するが、ＡＣＣ１〜ＡＣＣ６から
出力されるデータはそれぞれ４８クロック分ずつずれて
いるということである。この処理を繰り返し行うことに
よりデータレートの変換を行う。
演算で全て一斉に終了するが、ＡＣＣ１〜ＡＣＣ６から
出力されるデータはそれぞれ４８クロック分ずつずれて
いるということである。この処理を繰り返し行うことに
よりデータレートの変換を行う。
【００２４】また図４にフィルタ係数ＲＯＭ３の内容を
示す。フィルタ係数は左右対称に設計されているので、
アドレスを０→１４３、１４３→０という様に読み出す
ことにより半分の大きさで済むようになっている。この
読み出しのタイミングはタイミングコントローラ４で制
御される。
示す。フィルタ係数は左右対称に設計されているので、
アドレスを０→１４３、１４３→０という様に読み出す
ことにより半分の大きさで済むようになっている。この
読み出しのタイミングはタイミングコントローラ４で制
御される。
【００２５】さらに図５に出力データのタイミングチャ
ートを示す。この図において、フィルタリングされた出
力は４８クロックおきにセレクタ５で切り換えられて出
力される。４８クロックおきに出力されるということ
は、この例ではデータレートが１／４８になるというこ
とである。すなわち２７０．８３３ｋｂｐｓに変換され
ているわけである。
ートを示す。この図において、フィルタリングされた出
力は４８クロックおきにセレクタ５で切り換えられて出
力される。４８クロックおきに出力されるということ
は、この例ではデータレートが１／４８になるというこ
とである。すなわち２７０．８３３ｋｂｐｓに変換され
ているわけである。
【００２６】フィルタリングされたデータは２８８クロ
ック毎に出力されるわけであるから、ＡＣＣ回路２のデ
ータラッチ２５は２８８クロック毎にイネーブルが落ち
る。その時に同時にループバックされるデータはリセッ
ト信号により０にリセットされる。これも２８８クロッ
ク毎に行われる。このようにして２８８クロックを１つ
の周期としてフィルタリング処理及びデシメーション処
理が行われる。
ック毎に出力されるわけであるから、ＡＣＣ回路２のデ
ータラッチ２５は２８８クロック毎にイネーブルが落ち
る。その時に同時にループバックされるデータはリセッ
ト信号により０にリセットされる。これも２８８クロッ
ク毎に行われる。このようにして２８８クロックを１つ
の周期としてフィルタリング処理及びデシメーション処
理が行われる。
【００２７】
【発明の効果】この発明によれば、全てのクロックをデ
ータクロックと同一で動作させることができると共に、
乗算器は１つも使用せず、また係数ＲＯＭも１個のみに
することができる。従って低消費電力化が図られると共
に、小型化、高速化を実現することができるようになっ
た。
ータクロックと同一で動作させることができると共に、
乗算器は１つも使用せず、また係数ＲＯＭも１個のみに
することができる。従って低消費電力化が図られると共
に、小型化、高速化を実現することができるようになっ
た。
【図１】本発明によるデシメーションフィルタの一例の
構成図である。
構成図である。
【図２】そのＡＣＣ回路の一例の構成図である。
【図３】係数とデータとの対応を示す線図である。
【図４】係数ＲＯＭの内容を示す線図である。
【図５】出力データのタイミングを示す線図である。
【図６】アナログ−ディジタル変換部の構成図である。
１ シフトレジスタ ２ ＡＣＣ回路 ３ 係数ＲＯＭ ４ タイミングコントローラ ５ セレクタ ６ データラッチ １０ １ビットデータ入力端子 １１ 出力端子
Claims (1)
- 【請求項１】 １ビットＡ／Ｄ変換器に後置されるデシ
メーションフィルタであって、 上記１ビットＡ／Ｄ変換器の出力を、段数が（タップ数
−デシメーション比）で、出力数が（タップ数÷デシメ
ーション比）のシフトレジスタに供給し、 このシフトレジスタの出力に従って係数を正負に制御す
ると共に、上記タップ数の加算器を用いて計算を行い、 この加算器の出力をデータラッチで保存して（クロック
×デシメーション比）置きにサイクリックに出力するよ
うにしたデシメーションフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2814793A JPH06244733A (ja) | 1993-02-17 | 1993-02-17 | デシメーションフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2814793A JPH06244733A (ja) | 1993-02-17 | 1993-02-17 | デシメーションフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244733A true JPH06244733A (ja) | 1994-09-02 |
Family
ID=12240655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2814793A Pending JPH06244733A (ja) | 1993-02-17 | 1993-02-17 | デシメーションフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244733A (ja) |
-
1993
- 1993-02-17 JP JP2814793A patent/JPH06244733A/ja active Pending
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