JPH06244251A - 半導体装置の製造方法と、その製造方法に用いられる半導体チップおよびチップ搬送体 - Google Patents
半導体装置の製造方法と、その製造方法に用いられる半導体チップおよびチップ搬送体Info
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- JPH06244251A JPH06244251A JP5027930A JP2793093A JPH06244251A JP H06244251 A JPH06244251 A JP H06244251A JP 5027930 A JP5027930 A JP 5027930A JP 2793093 A JP2793093 A JP 2793093A JP H06244251 A JPH06244251 A JP H06244251A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
この発明は信頼性の向上、並びにコストダウンを達成で
きる半導体装置の製造方法と、その製造方法に用いられ
る半導体装置およびテ−プ・キャリアを提供しようとす
るものである。 【構成】 ＴＡＢテ−プにフリップチップ方式の半導体
チップを電気に接続し(st.11) 、この状態でチップにバ
−ンイン(st.12) および動作テスト(st.13) から成る故
障チップの選別テストを行い、テスト終了後、チップを
ＴＡＢテ−プから分離し(st.14) 、分離されたチップを
実装基板上に実装(st.15) 接続することを特徴としてい
る。この構成であると、実装前にフリップチップ方式の
チップを単体でテストでき、実装後において、チップ自
身の不具合による不良品を排除できる。このため、実装
後における不良モ−ドは、実装工程中の接続不良による
ものが主となり、実装後のチップの交換作業の頻度を減
少させることができ、コストダウンを達成できる。ま
た、不具合のないチップのみを実装工程へ進めることが
できるので、装置の信頼性に関する懸念も解消できる。
きる半導体装置の製造方法と、その製造方法に用いられ
る半導体装置およびテ−プ・キャリアを提供しようとす
るものである。 【構成】 ＴＡＢテ−プにフリップチップ方式の半導体
チップを電気に接続し(st.11) 、この状態でチップにバ
−ンイン(st.12) および動作テスト(st.13) から成る故
障チップの選別テストを行い、テスト終了後、チップを
ＴＡＢテ−プから分離し(st.14) 、分離されたチップを
実装基板上に実装(st.15) 接続することを特徴としてい
る。この構成であると、実装前にフリップチップ方式の
チップを単体でテストでき、実装後において、チップ自
身の不具合による不良品を排除できる。このため、実装
後における不良モ−ドは、実装工程中の接続不良による
ものが主となり、実装後のチップの交換作業の頻度を減
少させることができ、コストダウンを達成できる。ま
た、不具合のないチップのみを実装工程へ進めることが
できるので、装置の信頼性に関する懸念も解消できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法とその製造方法に用いられる半導体チップおよびチッ
プ搬送体に係わり、特にチップテストの容易化に有用な
製造方法と、その製造方法に用いられる半導体チップお
よびチップ搬送体に関する。
法とその製造方法に用いられる半導体チップおよびチッ
プ搬送体に係わり、特にチップテストの容易化に有用な
製造方法と、その製造方法に用いられる半導体チップお
よびチップ搬送体に関する。
【０００２】
【従来の技術】従来、多ピンの製品に用いられる半導体
装置として、フリップチップ方式の半導体装置がある。
図９はフリップチップ方式の半導体装置を概略的に示す
図で、（ａ）図はその電極配置を示す図、（ｂ）図は実
装状態を示す図である。
装置として、フリップチップ方式の半導体装置がある。
図９はフリップチップ方式の半導体装置を概略的に示す
図で、（ａ）図はその電極配置を示す図、（ｂ）図は実
装状態を示す図である。
【０００３】図９（ａ）に示すように半導体チップ１の
表面上にはバンプ電極２が形成されており、バンプ電極
２は、図９（ｂ）に示すように実装基板３上に形成され
た配線パタ−ン４に接続される。
表面上にはバンプ電極２が形成されており、バンプ電極
２は、図９（ｂ）に示すように実装基板３上に形成され
た配線パタ−ン４に接続される。
【０００４】上記構成のフリップチップ方式の半導体装
置であると、チップ１上で電極２どうしの間隔の縮小が
容易であり、微細な電極２の配置間隔を実現できる。こ
のために多ピン化に好適という利点がある。
置であると、チップ１上で電極２どうしの間隔の縮小が
容易であり、微細な電極２の配置間隔を実現できる。こ
のために多ピン化に好適という利点がある。
【０００５】しかしながら、電極２の配置間隔が微細に
なり過ぎるとウェ−ハ段階やチップ１単体へのプロ−ビ
ングができなくなり、チップ１の初期故障率を低減させ
るためのバ−ンイン、および動作テストを、チップ１が
基板３上に実装されてからでないと行えなくなる、とい
う問題がある。このため、実装工程へ故障チップが流れ
てしまうようになり、実装後における不良品発生の確率
が高くなる。
なり過ぎるとウェ−ハ段階やチップ１単体へのプロ−ビ
ングができなくなり、チップ１の初期故障率を低減させ
るためのバ−ンイン、および動作テストを、チップ１が
基板３上に実装されてからでないと行えなくなる、とい
う問題がある。このため、実装工程へ故障チップが流れ
てしまうようになり、実装後における不良品発生の確率
が高くなる。
【０００６】現在、実装後に発生した不良品を救済する
ために、チップの交換（リペア）作業が行われている。
しかし、この作業の対象として、実装段階での接続不良
だけでなく、故障チップを実装したものがあるために、
その頻度が高い。このためコストダウンが難くなってい
る。また、故障チップを実装してしまうために、製品の
信頼性についても懸念される。
ために、チップの交換（リペア）作業が行われている。
しかし、この作業の対象として、実装段階での接続不良
だけでなく、故障チップを実装したものがあるために、
その頻度が高い。このためコストダウンが難くなってい
る。また、故障チップを実装してしまうために、製品の
信頼性についても懸念される。
【０００７】
【発明が解決しようとする課題】以上のように、フリッ
プチップ方式で構成された従来の半導体チップではチッ
プ単体でのテストが行えない場合がある、という問題が
ある。このため信頼性の面が懸念されるとともに、コス
トダウンを難しくしている。
プチップ方式で構成された従来の半導体チップではチッ
プ単体でのテストが行えない場合がある、という問題が
ある。このため信頼性の面が懸念されるとともに、コス
トダウンを難しくしている。
【０００８】この発明は上記の点に鑑みて為されたもの
で、その目的は、信頼性の向上、並びにコストダウンを
達成できる半導体装置の製造方法と、その製造方法に用
いられる半導体チップおよびチップ搬送体を提供するこ
とにある。
で、その目的は、信頼性の向上、並びにコストダウンを
達成できる半導体装置の製造方法と、その製造方法に用
いられる半導体チップおよびチップ搬送体を提供するこ
とにある。
【０００９】
【課題を解決するための手段】この発明に係わる半導体
装置の製造方法は、フリップチップ方式により構成され
た半導体チップの電極とテスト手段とを接続し、チップ
がテスト手段に接続された状態でテストを行い、テスト
終了後、テスト手段からチップを外して実装基板上に実
装することを特徴としている。さらに、テスト手段を複
数のチップを連続して搬送する搬送体としたことを特徴
としている。
装置の製造方法は、フリップチップ方式により構成され
た半導体チップの電極とテスト手段とを接続し、チップ
がテスト手段に接続された状態でテストを行い、テスト
終了後、テスト手段からチップを外して実装基板上に実
装することを特徴としている。さらに、テスト手段を複
数のチップを連続して搬送する搬送体としたことを特徴
としている。
【００１０】さらに、チップとテスト手段とを、テスト
手段を構成する導電物の融点よりも低い融点を持つ導電
性接続体により接続し、少なくとも導電性接続体を加熱
し、融点の相違を利用してテスト手段からチップを外す
ようにしたことを特徴としている。また、この導電性接
続体を利用してチップと実装基板とを接続するようにし
たことを特徴としている。
手段を構成する導電物の融点よりも低い融点を持つ導電
性接続体により接続し、少なくとも導電性接続体を加熱
し、融点の相違を利用してテスト手段からチップを外す
ようにしたことを特徴としている。また、この導電性接
続体を利用してチップと実装基板とを接続するようにし
たことを特徴としている。
【００１１】この発明に係わるチップ搬送体は、フリッ
プチップ方式により構成された半導体チップを搭載する
搭載部を長尺状の基材の長手方向に沿って複数有し、こ
れらの各搭載部に、チップの複数の電極各々に接続され
る複数の接続部を設け、基材上に接続部の配置間隔より
も大きい配置間隔をもってテスト装置の端子が接続され
テスト信号が供給される複数の供給部を配置し、接続部
と供給部とを各々接続する接続手段とを具備し、接続部
を、前記供給部および前記接続手段を構成する導電物よ
りも低い融点を有する導電物により構成したことを特徴
としている。
プチップ方式により構成された半導体チップを搭載する
搭載部を長尺状の基材の長手方向に沿って複数有し、こ
れらの各搭載部に、チップの複数の電極各々に接続され
る複数の接続部を設け、基材上に接続部の配置間隔より
も大きい配置間隔をもってテスト装置の端子が接続され
テスト信号が供給される複数の供給部を配置し、接続部
と供給部とを各々接続する接続手段とを具備し、接続部
を、前記供給部および前記接続手段を構成する導電物よ
りも低い融点を有する導電物により構成したことを特徴
としている。
【００１２】この発明に係わる半導体チップは、フリッ
プチップ方式により構成された半導体チップであって、
このチップに実装基板上に接続される電極を複数設け、
これら電極各々がテスト手段への接続部を兼ねるように
構成したことを特徴としている。
プチップ方式により構成された半導体チップであって、
このチップに実装基板上に接続される電極を複数設け、
これら電極各々がテスト手段への接続部を兼ねるように
構成したことを特徴としている。
【００１３】
【作用】上記製造方法にあっては、フリップチップ方式
で構成された半導体チップであっても、実装前にチップ
単体でのテストを常に行うことができる。このため、実
装後における不良モ−ドは、実装工程中の接続不良によ
るものが主となり、実装後のチップの交換作業の頻度を
減少させることができ、コストダウンを達成できる。ま
た、不具合のないチップのみを実装工程へ進めることが
できるので、装置の信頼性に関する懸念も解消できる。
で構成された半導体チップであっても、実装前にチップ
単体でのテストを常に行うことができる。このため、実
装後における不良モ−ドは、実装工程中の接続不良によ
るものが主となり、実装後のチップの交換作業の頻度を
減少させることができ、コストダウンを達成できる。ま
た、不具合のないチップのみを実装工程へ進めることが
できるので、装置の信頼性に関する懸念も解消できる。
【００１４】また、テスト手段を複数のチップを連続し
て搬送する搬送体とすることにより、複数のチップを連
続してのテストが可能となり、大量のチップを短時間で
テストすることができる。この点は製品のコストダウン
の推進に寄与する。
て搬送する搬送体とすることにより、複数のチップを連
続してのテストが可能となり、大量のチップを短時間で
テストすることができる。この点は製品のコストダウン
の推進に寄与する。
【００１５】また、チップとテスト手段とを接続する接
続体に低融点の導電性接続体を用いることにより、加熱
するだけでテスト手段からチップを外すことができ、簡
易であり、かつ自動化にも寄与できる。また、この低融
点の導電性接続体を利用してチップと実装基板とを接続
するようにすれば、実装時に新たな接続体の付加が必要
無くなり、コストダウンをより推進できるようになる。
尚、上記テスト手段はいずれも再利用することが可能で
ある。
続体に低融点の導電性接続体を用いることにより、加熱
するだけでテスト手段からチップを外すことができ、簡
易であり、かつ自動化にも寄与できる。また、この低融
点の導電性接続体を利用してチップと実装基板とを接続
するようにすれば、実装時に新たな接続体の付加が必要
無くなり、コストダウンをより推進できるようになる。
尚、上記テスト手段はいずれも再利用することが可能で
ある。
【００１６】上記チップ搬送体によれば、チップの複数
の電極各々に接続される複数の接続部を、その他の導電
部を構成する導電物よりも、低い融点を有する導電物で
構成されているので、上記製造方法を実施するのに有用
である。
の電極各々に接続される複数の接続部を、その他の導電
部を構成する導電物よりも、低い融点を有する導電物で
構成されているので、上記製造方法を実施するのに有用
である。
【００１７】上記半導体チップによれば、フリップチッ
プ方式により構成された半導体チップであって、このチ
ップに設けられた電極各々を、実装基板上に接続される
とともにテスト手段への接続部を兼ねるように構成され
ているので、上記製造方法を実施するのに有用である。
プ方式により構成された半導体チップであって、このチ
ップに設けられた電極各々を、実装基板上に接続される
とともにテスト手段への接続部を兼ねるように構成され
ているので、上記製造方法を実施するのに有用である。
【００１８】
【実施例】以下、この発明を実施例により説明する。こ
の説明において、全図に渡り共通の部分には共通の参照
符号を付すことで、重複する説明は避けることにする。
の説明において、全図に渡り共通の部分には共通の参照
符号を付すことで、重複する説明は避けることにする。
【００１９】図１は、この発明の実施例に係わる半導体
装置の製造方法を説明するための図で、（ａ）図は主要
な製造工程を順に示すフロ−チャ−ト、（ｂ）図は製造
工程毎のＴＡＢテ−プの状態を示す斜視図である。
装置の製造方法を説明するための図で、（ａ）図は主要
な製造工程を順に示すフロ−チャ−ト、（ｂ）図は製造
工程毎のＴＡＢテ−プの状態を示す斜視図である。
【００２０】この発明の実施例に係わる製造方法では、
フリップチップ方式の半導体チップとＴＡＢテ−プとが
準備される。図１（ａ）中、参照符号１００に示される
フロ−はチップを得るための工程であり、参照符号１０
１に示される流れはＴＡＢテ−プを得るための工程、参
照符号１０２に示されるフロ−はチップを基板上に実装
するまでの工程である。
フリップチップ方式の半導体チップとＴＡＢテ−プとが
準備される。図１（ａ）中、参照符号１００に示される
フロ−はチップを得るための工程であり、参照符号１０
１に示される流れはＴＡＢテ−プを得るための工程、参
照符号１０２に示されるフロ−はチップを基板上に実装
するまでの工程である。
【００２１】まず、チップを得るために以下の工程を行
う。最初に集積回路の形成を終えたウェハを用意し（ｓ
ｔ．１）、これに外部電極となるバンプを形成する（ｓ
ｔ．２）。この後ウェハの状態で、例えばダイシングラ
イン上に形成されたテスト用パッドを用いてプロ−ビン
グ（テスト）する（ｓｔ．３）。このテストは必ずしも
行う必要は無く、例えばウェハにテスト用パッドが無け
ればこのテストは行われない。次いで、ウェハをダイシ
ングする（ｓｔ．４）。これにより単体のチップが準備
される。
う。最初に集積回路の形成を終えたウェハを用意し（ｓ
ｔ．１）、これに外部電極となるバンプを形成する（ｓ
ｔ．２）。この後ウェハの状態で、例えばダイシングラ
イン上に形成されたテスト用パッドを用いてプロ−ビン
グ（テスト）する（ｓｔ．３）。このテストは必ずしも
行う必要は無く、例えばウェハにテスト用パッドが無け
ればこのテストは行われない。次いで、ウェハをダイシ
ングする（ｓｔ．４）。これにより単体のチップが準備
される。
【００２２】また、ＴＡＢテ−プを得るために以下の工
程を行う。最初に中央部に接着剤６が塗布または貼付さ
れた長尺状の基材５を用意し（ｓｔ．５）、次いで、ス
プロケットホ−ル、デバイスホ−ル等の開口部７を得る
ために、基材５をパンチングする（ｓｔ．６）。この
後、接着剤６上に導電物としての銅箔８をラミネ−トし
（ｓｔ．７）、銅箔８上にレジストで成るフォトパタ−
ン９を形成する（ｓｔ．８）。次いで、フォトパタ−ン
９をマスクに用いて銅箔８をエッチングし、リ−ドパタ
−ン１０を形成する（ｓｔ．９）。最後に基材５にめっ
きをする（ｓｔ．10）。これによりＴＡＢテ−プが準備
される。
程を行う。最初に中央部に接着剤６が塗布または貼付さ
れた長尺状の基材５を用意し（ｓｔ．５）、次いで、ス
プロケットホ−ル、デバイスホ−ル等の開口部７を得る
ために、基材５をパンチングする（ｓｔ．６）。この
後、接着剤６上に導電物としての銅箔８をラミネ−トし
（ｓｔ．７）、銅箔８上にレジストで成るフォトパタ−
ン９を形成する（ｓｔ．８）。次いで、フォトパタ−ン
９をマスクに用いて銅箔８をエッチングし、リ−ドパタ
−ン１０を形成する（ｓｔ．９）。最後に基材５にめっ
きをする（ｓｔ．10）。これによりＴＡＢテ−プが準備
される。
【００２３】チップおよびＴＡＢテ−プがそれぞれ準備
されたならば、ＴＡＢテ−プのリ−ドパタ−ン１０のイ
ンナ−リ−ド部分にチップをボンディングする（ｓｔ．
11）。チップがリ−ドパタ−ン１０に電気的に接続され
たら、リ−ドパタ−ン１０に設けられたパッドにテスト
装置のプロ−ブを当接させ、初期故障率を低減させるた
めのバ−ンインを行う（ｓｔ．12）。この後、同様にパ
ッドにテスト装置のプロ−ブを当接させ、チップの動作
テストを行う（ｓｔ．13）。これらにより、複数のチッ
プの中から故障チップが選別される。次いで、ＴＡＢテ
−プのリ−ドパタ−ン１０からチップを分離し（ｓｔ．
14）、良品チップのみ実装工程へと進め、良品チップを
基板に電気的に接続する（ｓｔ．15）。以下、参照符号
１０２により示される工程について、幾つかの例を参照
しながらさらに詳細に説明する。
されたならば、ＴＡＢテ−プのリ−ドパタ−ン１０のイ
ンナ−リ−ド部分にチップをボンディングする（ｓｔ．
11）。チップがリ−ドパタ−ン１０に電気的に接続され
たら、リ−ドパタ−ン１０に設けられたパッドにテスト
装置のプロ−ブを当接させ、初期故障率を低減させるた
めのバ−ンインを行う（ｓｔ．12）。この後、同様にパ
ッドにテスト装置のプロ−ブを当接させ、チップの動作
テストを行う（ｓｔ．13）。これらにより、複数のチッ
プの中から故障チップが選別される。次いで、ＴＡＢテ
−プのリ−ドパタ−ン１０からチップを分離し（ｓｔ．
14）、良品チップのみ実装工程へと進め、良品チップを
基板に電気的に接続する（ｓｔ．15）。以下、参照符号
１０２により示される工程について、幾つかの例を参照
しながらさらに詳細に説明する。
【００２４】図２はチップを基板上に実装するまでの製
造方法の第１の例を示す図で、（ａ）〜（ｅ）はそれぞ
れ主要な工程を順に示す断面図、図３は図２（ａ）に示
す工程での平面図、図４は図２（ｂ）に示す工程での平
面図、図５は図２（ｃ）に示す工程での平面図である。
造方法の第１の例を示す図で、（ａ）〜（ｅ）はそれぞ
れ主要な工程を順に示す断面図、図３は図２（ａ）に示
す工程での平面図、図４は図２（ｂ）に示す工程での平
面図、図５は図２（ｃ）に示す工程での平面図である。
【００２５】図２（ａ）および図３に示すように、例え
ばポリイミド等の絶縁樹脂により成る基材５上にはリ−
ドパタ−ン１０が形成されている。また、基材５には、
開口部７が形成されている。図中、参照符号７-1および
７-3〜７-5により示される開口部はアウタ−リ−ドホ−
ルであり、また参照符号７-2により示される開口部はデ
バイスホ−ル、参照符号７-6により示される複数のミシ
ン目状の開口部はスプロケットホ−ルである。また、こ
の発明では、アウタ−リ−ドフォ−ミングを行わないの
で、アウタ−リ−ドホ−ル７-1、７-3〜７-5は無くても
良い。尚、図２（ａ）に示す断面は図３中の２ａ−２ａ
線に沿っている。
ばポリイミド等の絶縁樹脂により成る基材５上にはリ−
ドパタ−ン１０が形成されている。また、基材５には、
開口部７が形成されている。図中、参照符号７-1および
７-3〜７-5により示される開口部はアウタ−リ−ドホ−
ルであり、また参照符号７-2により示される開口部はデ
バイスホ−ル、参照符号７-6により示される複数のミシ
ン目状の開口部はスプロケットホ−ルである。また、こ
の発明では、アウタ−リ−ドフォ−ミングを行わないの
で、アウタ−リ−ドホ−ル７-1、７-3〜７-5は無くても
良い。尚、図２（ａ）に示す断面は図３中の２ａ−２ａ
線に沿っている。
【００２６】上記のようなＴＡＢテ−プが準備された
ら、図２（ｂ）および図４に示すように、リ−ドパタ−
ン１０のデバイスホ−ル７-2上に突き出た先端部分（イ
ンナ−リ−ド部分）に、リ−ドパタ−ン１０を構成する
銅より低い融点を持つはんだにより、はんだ層１１を形
成する。はんだ層１１の形成方法としては、ＴＡＢリ−
ド形成後にはんだ層１１を形成する他、銅箔に予めはん
だを付加しておき、エッチングによりリ−ドパタ−ン１
０と同時に形成する方法がある。尚、図２（ｂ）に示す
断面は図４中の２ｂ−２ｂ線に沿っている。
ら、図２（ｂ）および図４に示すように、リ−ドパタ−
ン１０のデバイスホ−ル７-2上に突き出た先端部分（イ
ンナ−リ−ド部分）に、リ−ドパタ−ン１０を構成する
銅より低い融点を持つはんだにより、はんだ層１１を形
成する。はんだ層１１の形成方法としては、ＴＡＢリ−
ド形成後にはんだ層１１を形成する他、銅箔に予めはん
だを付加しておき、エッチングによりリ−ドパタ−ン１
０と同時に形成する方法がある。尚、図２（ｂ）に示す
断面は図４中の２ｂ−２ｂ線に沿っている。
【００２７】次いで、図２（ｃ）および図５に示すよう
に、半導体チップ１２に設けられた、例えば金で成るバ
ンプ１３を、はんだ層１１に電気的に接続する。この工
程は一般的なＴＡＢ方式のインナ−リ−ド・ボンディン
グ工程に相当するが、この実施例においては、バンプ１
３がはんだ層１１に接続されるから、従来のインナ−リ
−ド・ボンディング工程より低温で接続することができ
る。接続が完了したら、チップ１２がＴＡＢテ−プのリ
−ドパタ−ン１０に電気的に接続された状態で、テスト
装置のプロ−ブをリ−ドパタ−ン１０に設けられたパッ
ドＰ上に当接させる。パッドＰは基材５上に、インナ−
リ−ド部分の間隔よりも大きい間隔をもって配置され
る。プロ−ブがパッドＰに当接されたら、パッドＰに対
して所望の電圧や信号を供給する。これにより、プロ−
ビング（バ−ンイン、および動作テスト）が行われる。
これらの各工程は、図１（ａ）に示すｓｔ．11〜ｓｔ．
13に相当しており、ここで故障チップが選別される。
尚、図２（ｃ）に示される断面は、図５中の２ｃ−２ｃ
線に沿っている。
に、半導体チップ１２に設けられた、例えば金で成るバ
ンプ１３を、はんだ層１１に電気的に接続する。この工
程は一般的なＴＡＢ方式のインナ−リ−ド・ボンディン
グ工程に相当するが、この実施例においては、バンプ１
３がはんだ層１１に接続されるから、従来のインナ−リ
−ド・ボンディング工程より低温で接続することができ
る。接続が完了したら、チップ１２がＴＡＢテ−プのリ
−ドパタ−ン１０に電気的に接続された状態で、テスト
装置のプロ−ブをリ−ドパタ−ン１０に設けられたパッ
ドＰ上に当接させる。パッドＰは基材５上に、インナ−
リ−ド部分の間隔よりも大きい間隔をもって配置され
る。プロ−ブがパッドＰに当接されたら、パッドＰに対
して所望の電圧や信号を供給する。これにより、プロ−
ビング（バ−ンイン、および動作テスト）が行われる。
これらの各工程は、図１（ａ）に示すｓｔ．11〜ｓｔ．
13に相当しており、ここで故障チップが選別される。
尚、図２（ｃ）に示される断面は、図５中の２ｃ−２ｃ
線に沿っている。
【００２８】次いで、図２（ｄ）に示すように、チップ
１２をＴＡＢテ−プのリ−ドパタ−ン１０から分離す
る。この分離は、はんだが溶けるような熱を与え、はん
だのみを溶かすことにより行われる。これにより、バン
プ１３上にはんだ層１１が残ったまま、チップ１２をリ
−ドパタ−ン１０から分離することができる。この工程
は図１（ａ）に示すｓｔ．14に相当する。
１２をＴＡＢテ−プのリ−ドパタ−ン１０から分離す
る。この分離は、はんだが溶けるような熱を与え、はん
だのみを溶かすことにより行われる。これにより、バン
プ１３上にはんだ層１１が残ったまま、チップ１２をリ
−ドパタ−ン１０から分離することができる。この工程
は図１（ａ）に示すｓｔ．14に相当する。
【００２９】次いで、図２（ｅ）に示すように、チップ
１２を、バンプ１３上に残ったはんだ層１１を利用し
て、実装基板１４上に形成された配線パタ−ン１５に電
気的に接続する。この工程は図１（ａ）に示すｓｔ．15
に相当する。
１２を、バンプ１３上に残ったはんだ層１１を利用し
て、実装基板１４上に形成された配線パタ−ン１５に電
気的に接続する。この工程は図１（ａ）に示すｓｔ．15
に相当する。
【００３０】尚、チップ１２が分離された後のＴＡＢテ
−プは、図２（ｂ）に示す工程に戻し、リ−ドパタ−ン
１０の先端部に再度はんだ層１１を形成することによっ
て再利用することができる。図６はチップを基板上に実
装するまでの製造方法の第２の例を示す図で、（ａ）〜
（ｅ）はそれぞれ主要な工程を順に示す断面図である。
−プは、図２（ｂ）に示す工程に戻し、リ−ドパタ−ン
１０の先端部に再度はんだ層１１を形成することによっ
て再利用することができる。図６はチップを基板上に実
装するまでの製造方法の第２の例を示す図で、（ａ）〜
（ｅ）はそれぞれ主要な工程を順に示す断面図である。
【００３１】図６（ａ）および図６（ｂ）に示すよう
に、ＴＡＢテ−プ製造工程において、リ−ドパタ−ン１
０のインナ−リ−ド部分上に、リ−ドパタ−ン１０を構
成する銅より低い融点を持つはんだ層１６をめっきによ
り形成する。
に、ＴＡＢテ−プ製造工程において、リ−ドパタ−ン１
０のインナ−リ−ド部分上に、リ−ドパタ−ン１０を構
成する銅より低い融点を持つはんだ層１６をめっきによ
り形成する。
【００３２】次いで、図６（ｃ）に示すように、加熱お
よび加圧することで、チップ１２のバンプ１３をはんだ
層１６に接続する。この状態で、テスト装置のプロ−ブ
をリ−ドパタ−ン１０に設けられたパッド上に当接さ
せ、プロ−ビング（バ−ンイン、および動作テスト）を
行う。このプロ−ビングにより故障チップが選別された
ら、図６（ｄ）に示すようにチップ１２をリ−ドパタ−
ン１０から分離し、はんだ層１６がバンプ１３上に残っ
た状態で、図６（ｅ）に示すように、チップ１２のバン
プ１３と基板１４上に形成された配線パタ−ン１５とを
電気的に接続する。
よび加圧することで、チップ１２のバンプ１３をはんだ
層１６に接続する。この状態で、テスト装置のプロ−ブ
をリ−ドパタ−ン１０に設けられたパッド上に当接さ
せ、プロ−ビング（バ−ンイン、および動作テスト）を
行う。このプロ−ビングにより故障チップが選別された
ら、図６（ｄ）に示すようにチップ１２をリ−ドパタ−
ン１０から分離し、はんだ層１６がバンプ１３上に残っ
た状態で、図６（ｅ）に示すように、チップ１２のバン
プ１３と基板１４上に形成された配線パタ−ン１５とを
電気的に接続する。
【００３３】尚、この第２の例においても、チップ１２
が分離された後のＴＡＢテ−プは、図６（ｂ）に示す工
程に戻され、リ−ドパタ−ン１０上にはんだ層１６を再
度めっきすることによって再利用できる。図７はチップ
を基板上に実装するまでの製造方法の第３の例を示す図
で、（ａ）〜（ｅ）はそれぞれ主要な工程を順に示す断
面図である。
が分離された後のＴＡＢテ−プは、図６（ｂ）に示す工
程に戻され、リ−ドパタ−ン１０上にはんだ層１６を再
度めっきすることによって再利用できる。図７はチップ
を基板上に実装するまでの製造方法の第３の例を示す図
で、（ａ）〜（ｅ）はそれぞれ主要な工程を順に示す断
面図である。
【００３４】図７（ａ）に示すように、デバイスホ−ル
７-2上に突出されたインナ−リ−ドを持つＴＡＢテ−プ
を用意する。また、図７（ｂ）に示すように、低融点の
金属層１７-1と高融点の金属層１７-2との二重構造で成
るバンプを設けたチップ１２を用意する。この後、バン
プのうち低融点の金属層１７-1を溶かすことにより、図
７（ｃ）に示すように、チップ１２とリ−ドパタ−ン１
０のインナ−リ−ド部分とを接続する。この状態でプロ
−ビング（バ−ンイン、および動作テスト）を行う。プ
ロ−ビングが終了したら、図７（ｄ）に示すように、再
度、低融点の金属層１７-1を溶かし、チップ１２をリ−
ドパタ−ン１０から分離する。この後、図７（ｅ）に示
すように低融点の金属層１７-1を利用してチップ１２の
バンプと配線パタ−ン１５とを電気的に接続する。さら
にこの例では、接続強度を高めるために、チップ１２と
基板１４との間に樹脂層１８を設けている。
７-2上に突出されたインナ−リ−ドを持つＴＡＢテ−プ
を用意する。また、図７（ｂ）に示すように、低融点の
金属層１７-1と高融点の金属層１７-2との二重構造で成
るバンプを設けたチップ１２を用意する。この後、バン
プのうち低融点の金属層１７-1を溶かすことにより、図
７（ｃ）に示すように、チップ１２とリ−ドパタ−ン１
０のインナ−リ−ド部分とを接続する。この状態でプロ
−ビング（バ−ンイン、および動作テスト）を行う。プ
ロ−ビングが終了したら、図７（ｄ）に示すように、再
度、低融点の金属層１７-1を溶かし、チップ１２をリ−
ドパタ−ン１０から分離する。この後、図７（ｅ）に示
すように低融点の金属層１７-1を利用してチップ１２の
バンプと配線パタ−ン１５とを電気的に接続する。さら
にこの例では、接続強度を高めるために、チップ１２と
基板１４との間に樹脂層１８を設けている。
【００３５】この第３の例においても、チップ１２が分
離された後のＴＡＢテ−プは、再利用することができ
る。また、低融点の金属層１７-1と高融点の金属層１７
-2との二重構造で成るバンプがチップ１２に設けられて
いるが、低融点の金属層１７-1をリ−ドパタ−ン１０の
インナ−リ−ド部分に設けるようにしても良い。図８は
チップを基板上に実装するまでの製造方法の第４の例を
示す図で、（ａ）〜（ｅ）はそれぞれ主要な工程を順に
示す断面図である。
離された後のＴＡＢテ−プは、再利用することができ
る。また、低融点の金属層１７-1と高融点の金属層１７
-2との二重構造で成るバンプがチップ１２に設けられて
いるが、低融点の金属層１７-1をリ−ドパタ−ン１０の
インナ−リ−ド部分に設けるようにしても良い。図８は
チップを基板上に実装するまでの製造方法の第４の例を
示す図で、（ａ）〜（ｅ）はそれぞれ主要な工程を順に
示す断面図である。
【００３６】まず、図８（ａ）に示すように、リ−ドパ
タ−ン１０のインナ−リ−ド部分にメサバンプ１９が設
けられているＴＡＢテ−プを用意する。次いで、図８
（ｂ）に示すように、外部電極上に導電性の接着剤層２
０を設けたチップ１２を用意し、図８（ｃ）に示すよう
に、接着剤層２０を介してチップ１２とリ−ドパタ−ン
１０とを電気的に接続する。この状態で、プロ−ビング
（バ−ンイン、および動作テスト）を行う。プロ−ビン
グが終了したら、図８（ｄ）に示すように、チップ１２
をリ−ドパタ−ン１０から分離する。この後、配線パタ
−ン１５上にバンプ２１が設けられた実装基板１４を用
意し、図８（ｅ）に示すように接着剤層２０を利用して
チップ１２のバンプと配線パタ−ン１５とを電気的に接
続する。
タ−ン１０のインナ−リ−ド部分にメサバンプ１９が設
けられているＴＡＢテ−プを用意する。次いで、図８
（ｂ）に示すように、外部電極上に導電性の接着剤層２
０を設けたチップ１２を用意し、図８（ｃ）に示すよう
に、接着剤層２０を介してチップ１２とリ−ドパタ−ン
１０とを電気的に接続する。この状態で、プロ−ビング
（バ−ンイン、および動作テスト）を行う。プロ−ビン
グが終了したら、図８（ｄ）に示すように、チップ１２
をリ−ドパタ−ン１０から分離する。この後、配線パタ
−ン１５上にバンプ２１が設けられた実装基板１４を用
意し、図８（ｅ）に示すように接着剤層２０を利用して
チップ１２のバンプと配線パタ−ン１５とを電気的に接
続する。
【００３７】この例では、導電性の接着剤層２０を用い
てチップ１２を、ＴＡＢテ−プのリ−ドパタ−ン１０や
基板１４の配線パタ−ン１５と接続するために、特に加
熱する必要は無い。
てチップ１２を、ＴＡＢテ−プのリ−ドパタ−ン１０や
基板１４の配線パタ−ン１５と接続するために、特に加
熱する必要は無い。
【００３８】この第４の例においても、チップ１２が分
離された後のＴＡＢテ−プは、再利用することができ
る。また、導電性の接着剤層２０はチップ１２の図示せ
ぬ外部電極上に設けているが、接着剤層２０をメサバン
プ１９上に設けるようにしても良い。
離された後のＴＡＢテ−プは、再利用することができ
る。また、導電性の接着剤層２０はチップ１２の図示せ
ぬ外部電極上に設けているが、接着剤層２０をメサバン
プ１９上に設けるようにしても良い。
【００３９】上記実施例によれば、テスト装置のプロ−
ブを当接できなくなる程、チップ１２の外部電極の配置
間隔が微細化されても、外部電極がリ−ドパタ−ン１０
に接続され、テ−プ上に設けられた配置間隔の広いパッ
ドＰまで引き出すことができる。従って、パッドＰにテ
スト装置のプロ−ブを当接させることによって、チップ
状態でのバ−ンイン、および動作テスト等が可能とな
る。このため、実装前に故障チップを選別できるように
なり、故障チップが実装工程へ流れる問題が解決され、
実装後における不良品の発生率を減少できる。
ブを当接できなくなる程、チップ１２の外部電極の配置
間隔が微細化されても、外部電極がリ−ドパタ−ン１０
に接続され、テ−プ上に設けられた配置間隔の広いパッ
ドＰまで引き出すことができる。従って、パッドＰにテ
スト装置のプロ−ブを当接させることによって、チップ
状態でのバ−ンイン、および動作テスト等が可能とな
る。このため、実装前に故障チップを選別できるように
なり、故障チップが実装工程へ流れる問題が解決され、
実装後における不良品の発生率を減少できる。
【００４０】このように実装後における不良品発生が減
少されることによって、不良品救済のためのチップの交
換、並びに付け替え作業の頻度も少なくなるので、コス
トダウンも達成される。また、故障チップを実装するこ
とが略皆無とできるため、製品の信頼性に関する懸念も
解消することができる。
少されることによって、不良品救済のためのチップの交
換、並びに付け替え作業の頻度も少なくなるので、コス
トダウンも達成される。また、故障チップを実装するこ
とが略皆無とできるため、製品の信頼性に関する懸念も
解消することができる。
【００４１】また、そのＴＡＢテ−プによれば、インナ
−リ−ド部分にチップとの接続部が設けられ、この接続
部が、リ−ドパタ−ン１０よりも融点を低くできるよう
なはんだやインジウム等の低融点金属材料、あるいは導
電性の接着剤等により、チップ１２の電極に接続され
る。このため、チップ１２との低温、または常温での接
続が可能であり、チップ１２の信頼性を劣化させる恐れ
も少ない。また、上記接続部は、リ−ドパタ−ン１０と
の融点の相違等を利用するだけで簡単にインナ−リ−ド
部分から離脱させることができ、簡易でかつ自動化にも
対応できる。また、リ−ドパタ−ン１０に付加されたは
んだ材等の導電性固着物を利用してチップ１２を配線パ
タ−ン１５に電気的に接続させるから、実装に際して新
たな固着物を付加させる必要も無い。このため、低コス
トでの製造が可能となる。しかも、そのＴＡＢテ−プ自
身も再利用できるから、さらに製造コストを下げること
ができる。さらにＴＡＢテ−プを用いて複数のチップを
連続搬送してテストを行うから、大量のチップを短時間
で処理することができる。
−リ−ド部分にチップとの接続部が設けられ、この接続
部が、リ−ドパタ−ン１０よりも融点を低くできるよう
なはんだやインジウム等の低融点金属材料、あるいは導
電性の接着剤等により、チップ１２の電極に接続され
る。このため、チップ１２との低温、または常温での接
続が可能であり、チップ１２の信頼性を劣化させる恐れ
も少ない。また、上記接続部は、リ−ドパタ−ン１０と
の融点の相違等を利用するだけで簡単にインナ−リ−ド
部分から離脱させることができ、簡易でかつ自動化にも
対応できる。また、リ−ドパタ−ン１０に付加されたは
んだ材等の導電性固着物を利用してチップ１２を配線パ
タ−ン１５に電気的に接続させるから、実装に際して新
たな固着物を付加させる必要も無い。このため、低コス
トでの製造が可能となる。しかも、そのＴＡＢテ−プ自
身も再利用できるから、さらに製造コストを下げること
ができる。さらにＴＡＢテ−プを用いて複数のチップを
連続搬送してテストを行うから、大量のチップを短時間
で処理することができる。
【００４２】また、そのチップ１２によれば、外部電極
を実装基板に接続される機能だけで無く、電極各々がテ
スト手段への接続部を兼ねる。特に外部電極に、インナ
−リ−ド部分上に形成された接続部の構成導電物をその
まま保持する機能を有することにより、この導電物を利
用しての低コストな実装を可能とできる。この構成は、
チップ１２の電極と導電性固着物との接触面積をリ−ド
パタ−ン１０のそれよりも大きくすること、あるいは材
質を種々選び、チップ１２の電極と導電性固着物との粘
着性を、リ−ドパタ−ン１０のそれよりも高めること等
で実現することができる。その他、この発明の趣旨を逸
脱しない範囲で種々の変形が可能であることは勿論であ
る。
を実装基板に接続される機能だけで無く、電極各々がテ
スト手段への接続部を兼ねる。特に外部電極に、インナ
−リ−ド部分上に形成された接続部の構成導電物をその
まま保持する機能を有することにより、この導電物を利
用しての低コストな実装を可能とできる。この構成は、
チップ１２の電極と導電性固着物との接触面積をリ−ド
パタ−ン１０のそれよりも大きくすること、あるいは材
質を種々選び、チップ１２の電極と導電性固着物との粘
着性を、リ−ドパタ−ン１０のそれよりも高めること等
で実現することができる。その他、この発明の趣旨を逸
脱しない範囲で種々の変形が可能であることは勿論であ
る。
【００４３】
【発明の効果】以上説明したように、この発明によれ
ば、信頼性の向上、並びにコストダウンを達成できる半
導体装置の製造方法と、その製造方法に用いられる半導
体装置およびテ−プ・キャリアを提供できる。
ば、信頼性の向上、並びにコストダウンを達成できる半
導体装置の製造方法と、その製造方法に用いられる半導
体装置およびテ−プ・キャリアを提供できる。
【図１】図１はこの発明の実施例に係わる半導体装置の
製造方法を説明するための図で、（ａ）は主要な製造工
程を順に示すフロ−チャ−ト、（ｂ）は製造工程毎のＴ
ＡＢテ−プの状態を示す斜視図。
製造方法を説明するための図で、（ａ）は主要な製造工
程を順に示すフロ−チャ−ト、（ｂ）は製造工程毎のＴ
ＡＢテ−プの状態を示す斜視図。
【図２】図２はチップを基板上に実装するまでの製造方
法の第１の例を示す図で、（ａ）〜（ｅ）はそれぞれ主
要な工程を順に示す断面図。
法の第１の例を示す図で、（ａ）〜（ｅ）はそれぞれ主
要な工程を順に示す断面図。
【図３】図３は図２（ａ）に示す工程での平面図。
【図４】図４は図２（ｂ）に示す工程での平面図。
【図５】図５は図２（ｃ）に示す工程での平面図。
【図６】図６はチップを基板上に実装するまでの製造方
法の第２の例を示す図で、（ａ）〜（ｅ）はそれぞれ主
要な工程を順に示す断面図。
法の第２の例を示す図で、（ａ）〜（ｅ）はそれぞれ主
要な工程を順に示す断面図。
【図７】図７はチップを基板上に実装するまでの製造方
法の第３の例を示す図で、（ａ）〜（ｅ）はそれぞれ主
要な工程を順に示す断面図。
法の第３の例を示す図で、（ａ）〜（ｅ）はそれぞれ主
要な工程を順に示す断面図。
【図８】図８はチップを基板上に実装するまでの製造方
法の第４の例を示す図で、（ａ）〜（ｅ）はそれぞれ主
要な工程を順に示す断面図。
法の第４の例を示す図で、（ａ）〜（ｅ）はそれぞれ主
要な工程を順に示す断面図。
【図９】図９はフリップチップ方式の半導体装置を概略
的に示す図で、（ａ）図はその電極配置を示す図、
（ｂ）図は実装状態を示す図である。
的に示す図で、（ａ）図はその電極配置を示す図、
（ｂ）図は実装状態を示す図である。
５…基材、１０…リ−ドパタ−ン、１１…はんだ層、１
２…チップ、１３…バンプ、１４…実装基板、１５…配
線パタ−ン、１６…はんだ層、１７-1…低融点金属層、
１７-2…高融点金属層、１８…樹脂層、１９…メサバン
プ、２０…導電性接着剤、２１…バンプ。
２…チップ、１３…バンプ、１４…実装基板、１５…配
線パタ−ン、１６…はんだ層、１７-1…低融点金属層、
１７-2…高融点金属層、１８…樹脂層、１９…メサバン
プ、２０…導電性接着剤、２１…バンプ。
Claims (7)
- 【請求項１】 フリップチップ方式により構成された半
導体チップの電極をテスト手段に接続する工程と、 前記チップがテスト手段に接続された状態でチップのテ
ストを行う工程と、 前記テスト終了後、テスト手段からチップを外す工程
と、 前記テスト手段から外されたチップを実装基板に接続す
る工程と を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記テスト手段を、複数のチップを連続
して搬送する搬送体としたことを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記チップと前記テスト手段とを、前記
テスト手段を構成する導電物の融点よりも低い融点を持
つ導電性接続体により接続し、 前記テスト手段からチップを外す工程を、少なくとも前
記導電性接続体を加熱し、融点の相違を利用して外すよ
うにしたことを特徴とする請求項１および請求項２いず
れかに記載の半導体装置の製造方法。 - 【請求項４】 前記チップと前記実装基板との接続を、
前記導電性接続体を利用して行うようにしたことを特徴
とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記テスト手段を再利用することを特徴
とする請求項１乃至請求項４いずれか一項に記載の半導
体装置の製造方法。 - 【請求項６】 フリップチップ方式により構成された半
導体チップを搭載する搭載部を長尺状の基材の長手方向
に沿って複数有し、 前記各搭載部に設けられた、前記チップの複数の電極各
々に接続される複数の接続部と、 前記基材上に前記接続部の配置間隔よりも大きい配置間
隔をもって配置され、テスト装置の端子が接続されてテ
スト信号が供給される複数の供給部と、 前記複数の接続部各々と前記複数の供給部各々とを互い
に接続する接続手段とを具備し、 前記接続部が、前記複数の供給部および前記接続手段を
構成する導電物よりも低い融点を有する導電物により構
成されていることを特徴とするチップ搬送体。 - 【請求項７】 フリップチップ方式により構成された半
導体チップであって、 前記チップには実装基板上に接
続される電極が複数設けられ、これら電極各々がテスト
手段への接続部を兼ねるように構成されていることを特
徴とする半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027930A JPH06244251A (ja) | 1993-02-17 | 1993-02-17 | 半導体装置の製造方法と、その製造方法に用いられる半導体チップおよびチップ搬送体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027930A JPH06244251A (ja) | 1993-02-17 | 1993-02-17 | 半導体装置の製造方法と、その製造方法に用いられる半導体チップおよびチップ搬送体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244251A true JPH06244251A (ja) | 1994-09-02 |
Family
ID=12234614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027930A Pending JPH06244251A (ja) | 1993-02-17 | 1993-02-17 | 半導体装置の製造方法と、その製造方法に用いられる半導体チップおよびチップ搬送体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770686A1 (fr) * | 1997-10-31 | 1999-05-07 | Nec Corp | Structure de montage de circuit integre et procede de montage de celui-ci |
-
1993
- 1993-02-17 JP JP5027930A patent/JPH06244251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770686A1 (fr) * | 1997-10-31 | 1999-05-07 | Nec Corp | Structure de montage de circuit integre et procede de montage de celui-ci |
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