JPH06242819A - Ｐｃの信号状態制御方式 - Google Patents
Ｐｃの信号状態制御方式Info
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- JPH06242819A JPH06242819A JP5028349A JP2834993A JPH06242819A JP H06242819 A JPH06242819 A JP H06242819A JP 5028349 A JP5028349 A JP 5028349A JP 2834993 A JP2834993 A JP 2834993A JP H06242819 A JPH06242819 A JP H06242819A
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- Japan
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- bit
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Abstract
(57)【要約】
【目的】 ＰＣ（プログラマブル・コントローラ）で扱
う入力信号等のオンオフ状態を強制的に制御するＰＣの
信号状態制御方式において、シーケンス・プログラムの
デバッグ等のための強制オンオフを容易にかつ確実に行
うようにする。 【構成】 信号用データメモリ内には、従来からある入
力信号領域４１、出力信号領域４２、および内部リレー
信号領域４３に加え、内部ワーク領域４４が設けられて
いる。例えば信号Ａのデータは入力信号領域４１のアド
レス４１１のビット領域２に格納されているが、信号Ａ
を強制的にオンまたはオフに設定したい場合には、オペ
レータが画面上等で指示すると、信号Ａを扱う機械語命
令のビット指定部が、その指定内容に応じて内部ワーク
領域４４のアドレス４４１のビット領域０（オフ状態を
示す信号０を格納）またはビット領域１（オン状態を示
す信号１を格納）に書き換えられる。
う入力信号等のオンオフ状態を強制的に制御するＰＣの
信号状態制御方式において、シーケンス・プログラムの
デバッグ等のための強制オンオフを容易にかつ確実に行
うようにする。 【構成】 信号用データメモリ内には、従来からある入
力信号領域４１、出力信号領域４２、および内部リレー
信号領域４３に加え、内部ワーク領域４４が設けられて
いる。例えば信号Ａのデータは入力信号領域４１のアド
レス４１１のビット領域２に格納されているが、信号Ａ
を強制的にオンまたはオフに設定したい場合には、オペ
レータが画面上等で指示すると、信号Ａを扱う機械語命
令のビット指定部が、その指定内容に応じて内部ワーク
領域４４のアドレス４４１のビット領域０（オフ状態を
示す信号０を格納）またはビット領域１（オン状態を示
す信号１を格納）に書き換えられる。
Description
【０００１】
【産業上の利用分野】本発明はＰＣの信号状態制御方式
に関し、特にＰＣで扱う入力信号等のオンオフ状態を強
制的に制御するＰＣの信号状態制御方式に関する。
に関し、特にＰＣで扱う入力信号等のオンオフ状態を強
制的に制御するＰＣの信号状態制御方式に関する。
【０００２】
【従来の技術】一般に、ＰＣ（プログラマブル・コント
ローラ）では、ラダープログラムのデバッグ時やシステ
ムの故障原因調査時に、外部からの入力信号や内部リレ
ーの信号を強制的にオンまたはオフにしたい場合があ
る。これに対応するために、従来は以下のような方式が
とられていた。
ローラ）では、ラダープログラムのデバッグ時やシステ
ムの故障原因調査時に、外部からの入力信号や内部リレ
ーの信号を強制的にオンまたはオフにしたい場合があ
る。これに対応するために、従来は以下のような方式が
とられていた。
【０００３】まず第１に、オペレータから強制オンオフ
の指示があったときに、入力信号や内部リレーの信号を
格納しているメモリ内の対応するビットアドレスのデー
タを１（オン）または０（オフ）に書き換える。
の指示があったときに、入力信号や内部リレーの信号を
格納しているメモリ内の対応するビットアドレスのデー
タを１（オン）または０（オフ）に書き換える。
【０００４】第２に、オペレータからの強制オンオフの
指示に基づいて、各入力信号に対して強制オンオフを行
うかどうかのテーブルを作成する。そして、入力信号を
取り込むときに、このテーブルを参照することにより、
その入力信号をメモリにそのまま取り込むか、あるいは
強制オンオフを行うかを判断する。
指示に基づいて、各入力信号に対して強制オンオフを行
うかどうかのテーブルを作成する。そして、入力信号を
取り込むときに、このテーブルを参照することにより、
その入力信号をメモリにそのまま取り込むか、あるいは
強制オンオフを行うかを判断する。
【０００５】
【発明が解決しようとする課題】しかし、ＰＣでは、外
部からの入力信号は、シーケンス・プログラムをスキャ
ンする度に、すなわちシーケンスプログラム全体を１回
実行する度に取り込まれるので、第１の方式のようにビ
ットアドレスのデータを１または０に書き換えても、次
回のスキャン時にはすぐに実際の状態に書き換えられて
しまう。また、内部リレーの信号に関しても、シーケン
ス・プログラムが内部リレーに新たな演算結果を書き込
めば、その時点で強制オンオフの状態が解除されてしま
うという問題点があった。
部からの入力信号は、シーケンス・プログラムをスキャ
ンする度に、すなわちシーケンスプログラム全体を１回
実行する度に取り込まれるので、第１の方式のようにビ
ットアドレスのデータを１または０に書き換えても、次
回のスキャン時にはすぐに実際の状態に書き換えられて
しまう。また、内部リレーの信号に関しても、シーケン
ス・プログラムが内部リレーに新たな演算結果を書き込
めば、その時点で強制オンオフの状態が解除されてしま
うという問題点があった。
【０００６】一方、第２の方式では、シーケンス・プロ
グラムをスキャンする度にテーブルを参照しなければな
らず、入力信号の取り込みに時間がかかり、スキャンタ
イムが長くなるという問題点がった。
グラムをスキャンする度にテーブルを参照しなければな
らず、入力信号の取り込みに時間がかかり、スキャンタ
イムが長くなるという問題点がった。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、シーケンス・プログラムのデバッグや、故障
原因の調査等のための強制オンオフを容易にかつ確実に
行うことのできるＰＣの信号状態制御方式を提供するこ
とを目的とする。
のであり、シーケンス・プログラムのデバッグや、故障
原因の調査等のための強制オンオフを容易にかつ確実に
行うことのできるＰＣの信号状態制御方式を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明では上記課題を解
決するために、ＰＣ（プログラマブル・コントローラ）
で扱う入力信号等のオンオフ状態を強制的に制御するＰ
Ｃの信号状態制御方式において、シーケンス・プログラ
ムを書き換え可能な状態で格納するプログラム格納手段
と、所定の２つのビットアドレスにそれぞれオン、オフ
状態を示すオンオフデータを格納するオンオフデータ格
納手段と、所望の信号の状態を強制的にオンまたはオフ
の状態にするよう指令する強制指令手段と、前記指令さ
れた信号を扱う機械語命令のオペランド上のビットアド
レス指定部を前記オンオフデータ格納手段の対応する方
のビットアドレスに書き換えるビットアドレス書き換え
手段と、を有することを特徴とするＰＣの信号状態制御
方式が提供される。
決するために、ＰＣ（プログラマブル・コントローラ）
で扱う入力信号等のオンオフ状態を強制的に制御するＰ
Ｃの信号状態制御方式において、シーケンス・プログラ
ムを書き換え可能な状態で格納するプログラム格納手段
と、所定の２つのビットアドレスにそれぞれオン、オフ
状態を示すオンオフデータを格納するオンオフデータ格
納手段と、所望の信号の状態を強制的にオンまたはオフ
の状態にするよう指令する強制指令手段と、前記指令さ
れた信号を扱う機械語命令のオペランド上のビットアド
レス指定部を前記オンオフデータ格納手段の対応する方
のビットアドレスに書き換えるビットアドレス書き換え
手段と、を有することを特徴とするＰＣの信号状態制御
方式が提供される。
【０００９】
【作用】プログラム格納手段によりシーケンス・プログ
ラムを書き換え可能な状態で格納し、オンオフデータ格
納手段により所定の２つのビットアドレスにそれぞれオ
ン、オフ状態を示すオンオフデータを格納しておく。強
制指令手段により所望の信号の状態が強制的にオンまた
はオフの状態となるように指令されると、ビットアドレ
ス書き換え手段により、その指令された信号を扱う機械
語命令のオペランド上のビットアドレス指定部がオンオ
フデータ格納手段の対応する方のビットアドレスに書き
換えられる。
ラムを書き換え可能な状態で格納し、オンオフデータ格
納手段により所定の２つのビットアドレスにそれぞれオ
ン、オフ状態を示すオンオフデータを格納しておく。強
制指令手段により所望の信号の状態が強制的にオンまた
はオフの状態となるように指令されると、ビットアドレ
ス書き換え手段により、その指令された信号を扱う機械
語命令のオペランド上のビットアドレス指定部がオンオ
フデータ格納手段の対応する方のビットアドレスに書き
換えられる。
【００１０】したがって、強制指令を解除しない限りは
常にオンオフデータ格納手段のオンオフ状態が読まれ、
実行される。
常にオンオフデータ格納手段のオンオフ状態が読まれ、
実行される。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図２は本実施例のＰＣ（プログラマブル・コン
トローラ）内部の主な構成を示すブロック図である。プ
ロセッサ（ＣＰＵ）１はバス８を介してＥＰＲＯＭ２内
の管理プログラムを読み込んで実行し、ＰＣ全体の動作
を制御する。ＲＡＭＡ３には、シーケンス・プログラム
の一つであるラダープログラムが格納されている。この
ＲＡＭＡ３はバッテリ３ａによってバックアップされて
おり、ＰＣの電源切断後もその内容を保持する。
明する。図２は本実施例のＰＣ（プログラマブル・コン
トローラ）内部の主な構成を示すブロック図である。プ
ロセッサ（ＣＰＵ）１はバス８を介してＥＰＲＯＭ２内
の管理プログラムを読み込んで実行し、ＰＣ全体の動作
を制御する。ＲＡＭＡ３には、シーケンス・プログラム
の一つであるラダープログラムが格納されている。この
ＲＡＭＡ３はバッテリ３ａによってバックアップされて
おり、ＰＣの電源切断後もその内容を保持する。
【００１２】ＲＡＭＢ４はワーク用のメモリであり、Ｐ
Ｃに接続されたスイッチ等からの入力信号、ソレノイド
やランプ等への出力信号、およびラダープログラム実行
上の内部リレー信号等が格納される。
Ｃに接続されたスイッチ等からの入力信号、ソレノイド
やランプ等への出力信号、およびラダープログラム実行
上の内部リレー信号等が格納される。
【００１３】入出力インタフェース５には、スイッチや
ソレノイドが接続されており、プロセッサ１からの指令
に応じてスイッチやソレノイドと信号の授受を行う。マ
ンマシンインタフェース６には、表示器やキーボード等
の操作装置７が接続されており、ラダープログラムのデ
バッグや、後述する強制オンオフ操作等がオペレータに
より行われる。
ソレノイドが接続されており、プロセッサ１からの指令
に応じてスイッチやソレノイドと信号の授受を行う。マ
ンマシンインタフェース６には、表示器やキーボード等
の操作装置７が接続されており、ラダープログラムのデ
バッグや、後述する強制オンオフ操作等がオペレータに
より行われる。
【００１４】図３はＰＣで実行するためのラダープログ
ラムの一例を示す図である。ただし、ここでは、１ネッ
トのみを示している。このラダープログラム１０は、Ｒ
ＡＭＡ３内では以下に示すような命令語形式で格納され
ている。
ラムの一例を示す図である。ただし、ここでは、１ネッ
トのみを示している。このラダープログラム１０は、Ｒ
ＡＭＡ３内では以下に示すような命令語形式で格納され
ている。
【００１５】 ＲＤ Ａ ＡＮＤ Ｂ ＯＲ Ｄ ＡＮＤ．ＮＯＴ Ｃ ＷＲＴ Ｅ このようなシーケンス・プログラムを、プロセッサ１は
サイクリックに実行していき、ＲＡＭＢ４に対して信号
の書き込みや読み出し等を行う。
サイクリックに実行していき、ＲＡＭＢ４に対して信号
の書き込みや読み出し等を行う。
【００１６】図４はプロセッサ１が上記のようなラダー
プログラムを実行するための機械語命令の命令フォーマ
ットを示す図である。命令フォーマット１１は、ＯＰコ
ード１２およびオペランド１３から構成される。また、
オペランド１３は、アドレス指定部１３ａとビット指定
部１３ｂとから構成されている。ＯＰコード１２には、
ＲＤ、ＡＮＤ、およびＯＲ等の実行命令コードが書き込
まれる。また、アドレス指定部１３ａには、ＲＡＭＢ４
内の信号データの読み込みまたは書き込み先のアドレス
が、さらにビット指定部１３ｂにはそのデータのビット
アドレスがそれぞれ書き込まれる。プロセッサ１は、こ
の命令フォーマット１１を有する機械語命令を読み込む
ことにより、その内容に従ってＲＡＭＢ４に対してデー
タの読み込みまたは書き込み等を行う。
プログラムを実行するための機械語命令の命令フォーマ
ットを示す図である。命令フォーマット１１は、ＯＰコ
ード１２およびオペランド１３から構成される。また、
オペランド１３は、アドレス指定部１３ａとビット指定
部１３ｂとから構成されている。ＯＰコード１２には、
ＲＤ、ＡＮＤ、およびＯＲ等の実行命令コードが書き込
まれる。また、アドレス指定部１３ａには、ＲＡＭＢ４
内の信号データの読み込みまたは書き込み先のアドレス
が、さらにビット指定部１３ｂにはそのデータのビット
アドレスがそれぞれ書き込まれる。プロセッサ１は、こ
の命令フォーマット１１を有する機械語命令を読み込む
ことにより、その内容に従ってＲＡＭＢ４に対してデー
タの読み込みまたは書き込み等を行う。
【００１７】図１はデータ用のＲＡＭＢ４の内部を示す
概念図である。ＲＡＭＢ４内には、入力信号のデータを
格納するための入力信号領域４１、出力信号のデータを
格納するための出力信号領域４２、内部リレーの信号を
格納するための内部リレー信号領域４３、および本実施
例特有の内部ワーク領域４４が設けられている。
概念図である。ＲＡＭＢ４内には、入力信号のデータを
格納するための入力信号領域４１、出力信号のデータを
格納するための出力信号領域４２、内部リレーの信号を
格納するための内部リレー信号領域４３、および本実施
例特有の内部ワーク領域４４が設けられている。
【００１８】例えば入力信号領域４１のアドレス４１１
のビット領域２、ビット領域０、およびビット領域５に
は、図３のラダープログラム１０の入力信号Ａ、Ｂ、お
よびＣのオンオフデータがそれぞれ格納されている。同
様に、出力信号領域４２のアドレス４２１のビット領域
５にはソレノイドＥのオンオフデータが、内部リレー信
号領域４３のアドレス４３１のビット領域５には内部リ
レー信号Ｄのオンオフデータが格納されている。
のビット領域２、ビット領域０、およびビット領域５に
は、図３のラダープログラム１０の入力信号Ａ、Ｂ、お
よびＣのオンオフデータがそれぞれ格納されている。同
様に、出力信号領域４２のアドレス４２１のビット領域
５にはソレノイドＥのオンオフデータが、内部リレー信
号領域４３のアドレス４３１のビット領域５には内部リ
レー信号Ｄのオンオフデータが格納されている。
【００１９】一方、内部ワーク領域４４のアドレス４４
１のビット領域０およびビット領域１には、それぞれデ
ータ０，１が格納されている。これらのデータは、後述
する強制オンオフ制御に使用される。
１のビット領域０およびビット領域１には、それぞれデ
ータ０，１が格納されている。これらのデータは、後述
する強制オンオフ制御に使用される。
【００２０】次にこのような構成を有する本実施例のＰ
Ｃの基本動作について説明する。ＰＣの動作が開始され
ると、プロセッサ１は入出力インタフェース５を介して
スイッチ等の入力信号を読み取り、各信号のオンオフデ
ータをＲＡＭＢ４の入力信号領域４１に格納する。
Ｃの基本動作について説明する。ＰＣの動作が開始され
ると、プロセッサ１は入出力インタフェース５を介して
スイッチ等の入力信号を読み取り、各信号のオンオフデ
ータをＲＡＭＢ４の入力信号領域４１に格納する。
【００２１】次いで、プロセッサ１は、ＲＡＭＡ３のラ
ダープログラムを順次実行していく。プログラムの実行
に際しては、図４で示した形式の機械語命令を読み取
り、その内容に従って実行する。図５は具体的な機械語
命令を示す図であり、（Ａ）はその一例を示す図、
（Ｂ）は変更後の内容を示す図である。図（Ａ）におい
て機械語命令５３のＯＰコード５１にはコードＲＤ（読
み込み命令）が、オペランド５２のアドレス指定部５２
ａにはアドレス４１１が、またビット指定部５２ｂには
ビット２がそれぞれ指定されている。したがって、これ
を読んだプロセッサ１は、図１に示したＲＡＭＢ４の入
力信号領域４１にあるアドレス４１１のビット領域２の
データ、すなわち信号Ａのオンオフ状態を読み込む。
ダープログラムを順次実行していく。プログラムの実行
に際しては、図４で示した形式の機械語命令を読み取
り、その内容に従って実行する。図５は具体的な機械語
命令を示す図であり、（Ａ）はその一例を示す図、
（Ｂ）は変更後の内容を示す図である。図（Ａ）におい
て機械語命令５３のＯＰコード５１にはコードＲＤ（読
み込み命令）が、オペランド５２のアドレス指定部５２
ａにはアドレス４１１が、またビット指定部５２ｂには
ビット２がそれぞれ指定されている。したがって、これ
を読んだプロセッサ１は、図１に示したＲＡＭＢ４の入
力信号領域４１にあるアドレス４１１のビット領域２の
データ、すなわち信号Ａのオンオフ状態を読み込む。
【００２２】１ビットのデータを読むと、プロセッサ１
は、ＯＰコード５１で指定された論理演算をプロセッサ
内の１ビットアキュームレータのデータとの間で行い、
その結果を１ビットアキュームレータに格納する。もし
ＯＰコード５１の命令が書き込み（ＷＲＴ）命令であれ
ば、プロセッサ１は、１ビットアキュームレータの値を
ＲＡＭＢ４の指定されたビット領域に書き込む。
は、ＯＰコード５１で指定された論理演算をプロセッサ
内の１ビットアキュームレータのデータとの間で行い、
その結果を１ビットアキュームレータに格納する。もし
ＯＰコード５１の命令が書き込み（ＷＲＴ）命令であれ
ば、プロセッサ１は、１ビットアキュームレータの値を
ＲＡＭＢ４の指定されたビット領域に書き込む。
【００２３】このようして全ての命令実行が終了する
と、プロセッサ１は、ＲＡＭＢ４の出力信号領域４２の
各出力信号を入出力インタフェース５を介して出力し、
対応するソレノイドやランプ等をオンオフする。
と、プロセッサ１は、ＲＡＭＢ４の出力信号領域４２の
各出力信号を入出力インタフェース５を介して出力し、
対応するソレノイドやランプ等をオンオフする。
【００２４】ところで、実行すべきラダープログラムを
デバッグしたい時や、システムの故障原因を調査したい
時には、入力信号や内部リレーの信号を強制的にオンま
たはオフにしてラダープログラムを実行させる必要があ
る。このようなときには、表示画面に表示されたラダー
図上の信号をカーソル指定することよって、強制的にオ
ンオフ指定することができる。
デバッグしたい時や、システムの故障原因を調査したい
時には、入力信号や内部リレーの信号を強制的にオンま
たはオフにしてラダープログラムを実行させる必要があ
る。このようなときには、表示画面に表示されたラダー
図上の信号をカーソル指定することよって、強制的にオ
ンオフ指定することができる。
【００２５】例えば、入力信号Ａを強制的にオンにさせ
たい場合には、例えばラダー図を表示した表示画面上
で、カーソルを入力信号Ａに合わせて“１”を入力す
る。この操作がなされると、ＰＣ内部では、信号Ａを扱
う機械語命令５３の内容が書き換えられる。ラダープロ
グラム１０での信号Ａを扱う機械語命令は、上述した図
５（Ａ）のものであるが、強制オンの指定がなされる
と、同図（Ｂ）のように内容が書き換えられる。すなわ
ち、オペランド５２のアドレス指定部５２ａはアドレス
４１１からアドレス４４１の指定に、また、そのビット
指定部５２ｂはビット２からビット１の指定になる。
たい場合には、例えばラダー図を表示した表示画面上
で、カーソルを入力信号Ａに合わせて“１”を入力す
る。この操作がなされると、ＰＣ内部では、信号Ａを扱
う機械語命令５３の内容が書き換えられる。ラダープロ
グラム１０での信号Ａを扱う機械語命令は、上述した図
５（Ａ）のものであるが、強制オンの指定がなされる
と、同図（Ｂ）のように内容が書き換えられる。すなわ
ち、オペランド５２のアドレス指定部５２ａはアドレス
４１１からアドレス４４１の指定に、また、そのビット
指定部５２ｂはビット２からビット１の指定になる。
【００２６】したがって、強制オフの指定が解除になら
ない限り、プロセッサ１は、機械語命令５３を読む度に
信号Ａのオンオフ状態を内部ワーク領域４４内のアドレ
ス４４１のビット領域１に読みに行く。これにより、信
号Ａは常にオンの状態にあるものとして扱われる。
ない限り、プロセッサ１は、機械語命令５３を読む度に
信号Ａのオンオフ状態を内部ワーク領域４４内のアドレ
ス４４１のビット領域１に読みに行く。これにより、信
号Ａは常にオンの状態にあるものとして扱われる。
【００２７】一方、カーソルを入力信号Ａに合わせて
“０”を入力すると、強制的にオフ状態が指定される。
この場合には、機械語命令５３のビット指定部５２ｂは
内部ワーク領域４４内のアドレス４４１のビット領域０
の指定に書き換えられる。これにより、信号Ａは常にオ
フの状態にあるものとして扱われる。
“０”を入力すると、強制的にオフ状態が指定される。
この場合には、機械語命令５３のビット指定部５２ｂは
内部ワーク領域４４内のアドレス４４１のビット領域０
の指定に書き換えられる。これにより、信号Ａは常にオ
フの状態にあるものとして扱われる。
【００２８】このように、通常の各信号領域４１〜４３
以外に、強制オンオフ用のメモリ領域である内部ワーク
領域４４を設けることにより、容易に強制オンオフ制御
が可能となる。また、オペレータにより変更の指示がな
い限りは指定した状態を保持できるので、デバッグや故
障点検等の作業が容易となる。
以外に、強制オンオフ用のメモリ領域である内部ワーク
領域４４を設けることにより、容易に強制オンオフ制御
が可能となる。また、オペレータにより変更の指示がな
い限りは指定した状態を保持できるので、デバッグや故
障点検等の作業が容易となる。
【００２９】なお、書き換える前の機械語命令５３の内
容は、ＲＡＭＢ４の所定の領域に記憶することにより、
デバッグ等の作業後に強制オンオフを解除するときに
は、その内容を元の状態に簡単に復帰させることができ
る。このとき、ラダー図上でも信号の状態をもとの状態
にする。
容は、ＲＡＭＢ４の所定の領域に記憶することにより、
デバッグ等の作業後に強制オンオフを解除するときに
は、その内容を元の状態に簡単に復帰させることができ
る。このとき、ラダー図上でも信号の状態をもとの状態
にする。
【００３０】
【発明の効果】以上説明したように本発明では、シーケ
ンス・プログラムを書き換え可能な状態で格納する一
方、所定の２つのビットアドレスにそれぞれオン、オフ
状態を示すオンオフデータを格納しておき、所望の信号
の状態が強制的にオンまたはオフの状態となるように指
令されると、その指令された信号を扱う機械語命令のオ
ペランド上のビットアドレス指定部を対応するオンオフ
データのビットアドレスに書き換えるようにしたので、
強制指令を解除しない限りは、その機械語命令の実行時
には常に所定のオンオフ状態が読まれるようにすること
ができる。したがって、デバッグ等を容易に行うことが
できる。
ンス・プログラムを書き換え可能な状態で格納する一
方、所定の２つのビットアドレスにそれぞれオン、オフ
状態を示すオンオフデータを格納しておき、所望の信号
の状態が強制的にオンまたはオフの状態となるように指
令されると、その指令された信号を扱う機械語命令のオ
ペランド上のビットアドレス指定部を対応するオンオフ
データのビットアドレスに書き換えるようにしたので、
強制指令を解除しない限りは、その機械語命令の実行時
には常に所定のオンオフ状態が読まれるようにすること
ができる。したがって、デバッグ等を容易に行うことが
できる。
【図１】データ用のＲＡＭの内部を示す概念図である。
【図２】ＰＣ（プログラマブル・コントローラ）内部の
主な構成を示すブロック図である。
主な構成を示すブロック図である。
【図３】ＰＣで実行するためのラダープログラムの一例
を示す図である。
を示す図である。
【図４】ラダープログラムを実行するための機械語命令
の命令フォーマットを示す図である。
の命令フォーマットを示す図である。
【図５】具体的な機械語命令を示す図であり、（Ａ）は
その一例を示す図、（Ｂ）は変更後の内容を示す図であ
る。
その一例を示す図、（Ｂ）は変更後の内容を示す図であ
る。
１ プロセッサ（ＣＰＵ） ３ ＲＡＭＡ ４ ＲＡＭＢ ５ 入出力インタフェース ７ 操作装置 １０ ラダープログラム １１ 命令フォーマット ４１ 入力信号領域 ４２ 出力信号領域 ４３ 内部リレー信号領域 ４４ 内部ワーク領域 ５２ オペランド ５２ｂ ビット指定部 ５３ 機械語命令
Claims (2)
- 【請求項１】 ＰＣ（プログラマブル・コントローラ）
で扱う入力信号等のオンオフ状態を強制的に制御するＰ
Ｃの信号状態制御方式において、 シーケンス・プログラムを書き換え可能な状態で格納す
るプログラム格納手段と、 所定の２つのビットアドレスにそれぞれオン、オフ状態
を示すオンオフデータを格納するオンオフデータ格納手
段と、 所望の信号の状態を強制的にオンまたはオフの状態にす
るよう指令する強制指令手段と、 前記指令された信号を扱う機械語命令のオペランド上の
ビットアドレス指定部を前記オンオフデータ格納手段の
対応する方のビットアドレスに書き換えるビットアドレ
ス書き換え手段と、 を有することを特徴とするＰＣの信号状態制御方式。 - 【請求項２】 前記ビットアドレス書き換え手段により
書き換えられる以前の前記ビットアドレス指定部のデー
タを記憶しておき、強制的にオンまたはオフの状態にさ
れた信号を元の状態に戻す指令があると、書き換えられ
た前記ビットアドレス指定部を元のデータに書き直す書
き直し手段、を有することを特徴とする請求項１記載の
ＰＣの信号状態制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028349A JPH06242819A (ja) | 1993-02-18 | 1993-02-18 | Ｐｃの信号状態制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028349A JPH06242819A (ja) | 1993-02-18 | 1993-02-18 | Ｐｃの信号状態制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242819A true JPH06242819A (ja) | 1994-09-02 |
Family
ID=12246131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5028349A Pending JPH06242819A (ja) | 1993-02-18 | 1993-02-18 | Ｐｃの信号状態制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06242819A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0895611A (ja) * | 1994-09-28 | 1996-04-12 | Toshiba Corp | プログラマブルコントローラおよびその保守ツール |
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| JP2018124886A (ja) * | 2017-02-03 | 2018-08-09 | ファナック株式会社 | プログラマブルコントローラ |
-
1993
- 1993-02-18 JP JP5028349A patent/JPH06242819A/ja active Pending
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