JPH06237468A - 外部同期回路 - Google Patents

Abstract

(57)【要約】 【構成】 ＰＬＬ回路３で外部カラーサブキャリヤ信号
入力端子１からの外部カラーサブキャリヤ信号と一定の
位相差を保つ出力クロック信号が生成され、この出力ク
ロック信号が１／２分周器４及び１／２分周器５を介す
ことにより内部カラーサブキャリヤ信号が生成され、上
記内部カラーサブキャリヤ信号を第１遅延部６の遅延量
Ｘで遅延して倍周器９で逓倍した信号は、ＳＣ−Ｈ信号
特定部７で外部同期信号入力端子２からの外部同期信号
の位相を合わせ、外部水平タイミング信号を生成する。
上記外部水平タイミング信号を第２遅延部８の遅延量Ｙ
で遅延することにより内部水平タイミング信号が生成さ
れる。 【効果】 ＰＬＬ回路は１つだけで外部同期信号のＳＣ
−Ｈタイミングの位相関係と同じ位相関係を保ち、尚且
つ自由な位相状態に設定された内部カラーサブキャリヤ
信号と内部水平タイミング信号とを得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＮＴＳＣ方式等の複合
カラーディジタルビデオ信号を入出力する外部同期回路
に関する。

【０００２】

【従来の技術】現在、放送用や業務用のＶＴＲ（ビデオ
テープレコーダ）は、ディジタル記録方式の発達により
低搬送波ＦＭ記録方式を用いたアナログＶＴＲよりも高
画質な画像を記録、再生することができるディジタルＶ
ＴＲが実用化されつつある。

【０００３】上記ディジタルＶＴＲに入力される信号は
カラーテレビ放送に用いられているＮＴＳＣ方式又はＰ
ＡＬ方式等の信号であり、いずれも輝度信号Ｙと２つの
色差信号Ｒ−Ｙ、Ｂ−Ｙ（ＮＴＳＣ方式ではＩ信号、Ｑ
信号に相当する）が周波数インターリーブによって多重
された複合カラーテレビ信号であり、上記信号はコンポ
ジット信号と呼ばれる。

【０００４】また、上記ＮＴＳＣ方式のディジタルコン
ポジット信号を記録再生するディジタルＶＴＲのフォー
マットの一種である、いわゆるＤ−２フォーマットにお
いては、出力クロック信号である標本化周波数ｆ_s をカ
ラーサブキャリヤ周波数ｆ_sc（＝３．５８ＭＨｚ）の４
倍の１４．３ＭＨｚとしている（ＰＡＬ方式による場合
はｆ_S ＝１７．７ＭＨｚ）。

【０００５】図７には、複数台の、Ｄ−２フォーマット
のディジタル信号を入出力するコンポジットビデオ機器
をシステム化した場合の構成を示すものである。コンポ
ジットビデオ機器１０１、１０３、１０５、１０７に
は、外部同期信号入力端子１０９から外部同期信号が入
力され、信号遅延量入力端子１０２、１０４、１０６、
１０８からは上記コンポジットビデオ機器内で生成する
カラーサブキャリヤ信号と水平タイミング信号とを遅延
させて位相を制御するための遅延量制御信号が入力され
る。Ｄ−２フォーマットの信号のカラーサブキャリヤ信
号と水平タイミング信号との位相関係、すなわちＳＣ−
Ｈタイミングは、図８に示すように０°又は１８０°の
どちらかに一意に決められており、上記それぞれのコン
ポジットビデオ機器内では、上記外部同期信号のＳＣ−
Ｈタイミングを検出した後、上記検出されたＳＣ−Ｈタ
イミングの位相関係と同じ位相関係を保ちつつ、自由な
位相に制御されたカラーサブキャリヤ信号と水平タイミ
ング信号とを生成する。この後、上記それぞれのコンポ
ジットビデオ機器から、上記生成されたカラーサブキャ
リヤ信号と水平タイミング信号とに基づいたコンポジッ
トビデオ信号が、ビデオスイッチャ１１０によって切換
選択されて出力される。

【０００６】上記Ｄ−２方式のディジタル信号を用い、
上述のような自動位相調整機能を備えて外部同期信号の
ＳＣ−Ｈタイミングを検出し、上記ＳＣ−Ｈタイミング
の位相関係を保ったまま任意の位相のカラーサブキャリ
ヤ信号と水平タイミング信号とを得るための従来の外部
同期回路の概略的な構成は図９に示すようであり、該外
部同期回路による各信号のタイミングは図１０に示すよ
うである。

【０００７】ＰＬＬ回路６１では、入力された外部カラ
ーサブキャリヤ信号に同期した、クロック信号が生成さ
れる。また、上記クロック信号を１／４分周器６２で１
／４の周波数に分周することにより生成された、図１０
の（ｂ）に示すようなカラーサブキャリヤ信号が、上記
外部カラーサブキャリヤ信号と同期をとるように、上記
出力クロック信号（ｅ）の位相を制御している。さら
に、上記カラーサブキャリヤ信号（ｂ）は１／２分周器
６３によって１／２の周波数に分周され、遅延部６５に
送られて所望の遅延量で遅延される。

【０００８】上記ＳＣ−Ｈ信号特定部６４では、外部同
期信号から水平リセットタイミング信号が検出されて、
上記ＰＬＬ回路６１からのクロック信号に基づいたカラ
ーサブキャリヤ信号（ｂ）とのＳＣ−Ｈタイミングが判
別される。また、上記カラーサブキャリヤ信号（ｂ）に
同期した、図１０の（ａ）に示すような外部水平タイミ
ング信号が遅延部６６に送られる。

【０００９】上記外部同期信号のＳＣ−Ｈタイミング
は、図８に示すように、常に、０°又は１８０°の状態
に一意に保たれている。従って、上記遅延部６６では、
上記遅延部６５からの遅延されたカラーサブキャリヤ信
号の１／２周波数の信号と上記外部水平タイミング信号
（ａ）との位相関係が、上記外部同期信号のＳＣ−Ｈタ
イミングの位相関係と同じになるように、上記外部水平
タイミング信号（ａ）が遅延され、図１０の（ｃ）に示
すような内部水平タイミング信号が生成される。

【００１０】また、上記遅延されたカラーサブキャリヤ
信号の１／２周波数の信号はＰＬＬ回路６７に供給さ
れ、上記信号に同期した、図１０の（ｅ）に示すような
出力クロック信号が生成される。さらに、上記１／４分
周器６８によって上記出力クロック信号（ｅ）を１／４
に分周することにより、図１０の（ｄ）に示すような機
器内部のカラーサブキャリヤ信号を得ることができる。
ここで、上記出力クロック信号（ｅ）は、この出力クロ
ック信号（ｅ）を１／４分周器６８及び１／２分周器６
９を介すことにより生成された上記内部カラーサブキャ
リヤ信号（ｄ）の１／２の周波数の信号が、上記遅延さ
れたカラーサブキャリヤ信号の１／２の周波数の信号と
同期するように生成されている。

【００１１】

【発明が解決しようとする課題】上述のような遅延手段
としてはモノマルチを用い、遅延量としてはカラーサブ
キャリヤ信号の３６０°分の遅延量が必要となるため、
上記ＰＬＬ回路６１により生成されたクロック信号その
ものを遅延させることは難しい。また、出力クロック信
号はジッター等が少なくなければならないが、カラーサ
ブキャリヤ信号を逓倍して出力クロック信号を生成する
ことは、ジッター等を増大させて信号の安定性が減少す
る原因となる。よって、上述のような遅延されたカラー
サブキャリヤ信号の基となるクロック信号を生成するＰ
ＬＬ回路と、機器内部のカラーサブキャリヤ信号の基と
なる出力クロック信号を生成するＰＬＬ回路とが必要と
なる。

【００１２】そこで、本発明は上述の実情に鑑み、ＰＬ
Ｌ回路を１つ用いるのみで出力クロック信号を生成し、
この出力クロック信号からカラーサブキャリヤ信号と水
平タイミング信号とを生成する際に、上記カラーサブキ
ャリヤ信号と水平タイミング信号とは外部同期信号のＳ
Ｃ−Ｈタイミングの位相関係と同じ位相関係を保ち、尚
且つ自由な位相に設定される外部同期回路の提供を目的
とするものである。

【００１３】

【課題を解決するための手段】本発明に係る外部同期回
路は、外部カラーサブキャリヤ信号に対して所望の位相
差である遅延量Ｙで遅延された出力クロック信号を生成
出力するＰＬＬ回路と、上記ＰＬＬ回路からの出力クロ
ック信号を遅延量Ｘ（但し、Ｘ＋Ｙ＝３６０°×ｎ、ｎ
は整数）で遅延させる第１遅延部と、外部同期信号に基
づいた外部水平タイミング信号を上記遅延量Ｙで遅延し
て上記出力クロック信号と位相の合った内部水平タイミ
ング信号を生成する第２遅延部とを備えることにより上
述した課題を解決する。

【００１４】また、上記外部同期信号を上記第１遅延部
からの遅延内部カラーサブキャリヤ信号に位相を合わ
せ、上記外部水平タイミング信号として上記第２遅延部
へ供給するＳＣ−Ｈ信号特定部を備え、上記ＰＬＬ回路
の出力クロック信号の周波数を４ｆ_SC（ｆ_SCはサブキャ
リヤ周波数）に設定してこの出力クロック信号を１／４
の周波数に分周し、この周波数ｆ_SCの信号を上記第１遅
延部で上記遅延量Ｙだけ遅延して上記ＰＬＬ回路に供給
するとともに２倍に逓倍して上記ＳＣ−Ｈ信号特定部に
送り、上記第１、第２遅延部による遅延量は、上記カラ
ーサブキャリヤ信号の整数倍の周波数の信号をクロック
として粗く遅延する成分と、この整数倍の周波数の信号
の周期よりも短い単位で微細に遅延する成分とを有する
ことを特徴とする。

【００１５】

【作用】本発明においては、ＰＬＬ回路を１つ用いるの
みで、外部同期信号のカラーサブキャリヤ信号と水平タ
イミング信号との位相関係と同じ位相関係を保ち、尚且
つ自由な位相状態に設定された内部カラーサブキャリヤ
信号と水平タイミング信号とを得ることができる。

【００１６】

【実施例】以下、本発明の好ましい実施例について、図
面を参照しながら説明する。図１は、本発明に係る外部
同期回路の一実施例の概略的な構成図であり、図２は、
図１内の各信号のタイミングを示すものである。

【００１７】ＰＬＬ回路３では、外部カラーサブキャリ
ヤ信号入力端子１より入力された外部カラーサブキャリ
ヤ信号（周波数ｆ_SC）と所望で一定の位相差を持つ、図
２の（ａ）に示すような周波数４ｆ_SCの出力クロック信
号が生成される。

【００１８】上記出力クロック信号（ａ）が１／２分周
器４に送られて、図２の（ｂ）に示すような出力クロッ
ク信号の１／２分周信号（ｂ）に分周され、さらに、１
／２分周器５を介して分周されることにより、図２の
（ｃ）に示すような周波数ｆ_SCの内部カラーサブキャリ
ヤ信号が生成される。上記内部カラーサブキャリヤ信号
（ｃ）は第１遅延部６に送られて所望の遅延量Ｘで遅延
され、図２の（ｄ）に示すような遅延内部カラーサブキ
ャリヤ信号が生成された後、ＳＣ−Ｈ信号特定部（ある
いは検出部）７に供給される。

【００１９】ここで、上記遅延内部カラーサブキャリヤ
信号（ｄ）は上記ＰＬＬ回路３に入力されて、上記外部
カラーサブキャリヤ信号との位相差が検出されるため、
上記出力クロック信号（ａ）も上記外部カラーサブキャ
リヤ信号と一定の位相差を持つことになる。

【００２０】上記ＳＣ−Ｈ信号特定部７では、外部水平
同期信号入力端子２より入力された外部同期信号の図２
の（ｆ）に示すような外部水平リセットタイミング信号
と外部カラーサブキャリヤ信号とのＳＣ−Ｈタイミング
が検出される。上記外部水平リセットタイミング信号
（ｆ）は、図２の（ｅ）に示すような上記遅延内部カラ
ーサブキャリヤ信号を倍周した信号（周波数ｆ_SC）にラ
ッチされることにより、図２の（ｇ）に示すような外部
水平タイミング信号が生成される。

【００２１】上記外部水平タイミング信号（ｇ）は第２
遅延部８に送られて、上記内部カラーサブキャリヤ信号
（ｃ）に同期するような遅延量Ｙによって遅延されるこ
とにより、図２の（ｈ）に示すような内部水平タイミン
グ信号が生成される。また、上記内部カラーサブキャリ
ヤ信号（ｃ）を生成するための遅延量Ｘと上記内部水平
タイミング信号（ｈ）を生成するための遅延量Ｙとは、 Ｘ＋Ｙ＝３６０°×ｎ （ｎは整数）・・・・・・・・（１） の関係となる。

【００２２】上述のように、ＰＬＬ回路は１つだけ用い
るのみで、外部同期信号のカラーサブキャリヤ信号と水
平タイミング信号との位相関係と同じ位相関係を維持す
る上記内部カラーサブキャリヤ信号（ｃ）と上記内部水
平タイミング信号（ｈ）、及び出力クロック信号（ａ）
を生成することができる。

【００２３】次に、本発明に係る外部同期回路の具体的
な実施例の構成図を図３に示し、この構成図内の各信号
のタイミングの第１の具体例を図４に示す。

【００２４】出力クロック信号生成部３１内のＰＬＬ回
路４１において、図４の（ｃ）に示すような周波数４ｆ
_SCの出力クロック信号が生成される。この出力クロック
信号（ｃ）は、１／２分周器４２で分周されることによ
り図４の（ｄ）に示すような出力クロック信号の１／２
分周信号（周波数２ｆ_SC）が生成され、さらに、１／２
分周器４３で分周されることにより、図４の（ｅ）に示
すような周波数ｆ_SCの上記出力クロック信号（ｃ）のカ
ラーサブキャリヤ信号である内部カラーサブキャリヤ信
号が生成される。上記周波数４ｆ_SCの出力クロック信号
（ｃ）は、クロックとして第１遅延部３２内のシフトレ
ジスタ４４及び第２遅延部３５内のシフトレジスタ５２
に供給されており、上記内部カラーサブキャリヤ信号
（ｅ）は、上記第１遅延部３２に供給される。

【００２５】上記第１遅延部３２には、上記内部カラー
サブキャリヤ信号（ｅ）を、図４の（ｂ）に示すような
外部カラーサブキャリヤ信号に対して一定の位相差を保
った状態でＰＬＬをロックさせるための遅延量制御信号
が入力されている。上記第１遅延部３２内のシフトレジ
スタ４４には、カラーサブキャリヤ信号（周波数は
ｆ _SC）の９０°（４ｆ_SC信号の１周期）を１単位とする
遅延ステップから成る遅延量ＳＣ−ｐｈａｓｅ ｓｔｅ
ｐが与えられており、最初にこの遅延量分だけ上記内部
カラーサブキャリヤ信号（ｅ）は遅延される。次に、遅
延部４５において、アナログ的な遅延量、すなわち上記
１ステップより細かい時間を単位として変化するための
遅延量ＳＣ−ｐｈａｓｅ ｆｉｎｅ分遅延されることに
より、図４の（ｆ）に示すような遅延内部カラーサブキ
ャリヤ信号が生成される。図４では、遅延量ＳＣ−ｐｈ
ａｓｅ ｓｔｅｐの遅延ステップとしては１が、遅延量
ＳＣ−ｐｈａｓｅ ｆｉｎｅとしては最小値近傍の値が
設定されている。この後、上記遅延内部カラーサブキャ
リヤ信号（ｆ）は、上記外部同期信号分離部３３内の外
部同期信号調整回路４７及びＳＣ−Ｈ信号特定部３４に
供給される。

【００２６】上記外部同期信号分離部３３内の信号分離
部４６には、リファレンス信号である外部同期信号が入
力され、図４の（ａ）に示すような外部水平同期信号と
図４の（ｂ）に示すような外部カラーサブキャリヤ信号
とに分離される。さらに、上記２つの信号は上記外部同
期信号調整回路４７に供給される。

【００２７】上記外部同期信号調整回路４７では、上記
遅延部４５から供給された上記遅延内部カラーサブキャ
リヤ信号（ｆ）と上記外部カラーサブキャリヤ信号
（ｂ）との位相差を検出してＰＬＬ回路４１に供給して
いるため、上記遅延内部カラーサブキャリヤ信号（ｆ）
と上記外部カラーサブキャリヤ信号（ｂ）とは同期がと
られており、上記外部カラーサブキャリヤ信号（ｂ）と
一定の位相関係を保った出力クロック信号（ｃ）を生成
することができる。

【００２８】また、上記外部同期信号調整回路４７で
は、上記外部水平同期信号（ａ）から外部水平リセット
タイミング信号が検出されて、ＳＣ−Ｈ信号特定部３４
内の自動位相調整回路４８に供給される。上記自動位相
調整回路４８には、上記外部カラーサブキャリヤ信号
（ｂ）と同期がとれている上記遅延内部カラーサブキャ
リヤ信号（ｆ）が供給されており、上記遅延内部カラー
サブキャリヤ信号（ｆ）の位相に合わせて上記外部水平
リセットタイミング信号の位相を調整する。

【００２９】上記ＳＣ−Ｈ信号特定部３４に供給された
上記遅延内部カラーサブキャリヤ信号（ｆ）は倍周器４
９で逓倍されて、図４の（ｇ）に示すような遅延内部カ
ラーサブキャリヤ信号の倍周信号（周波数２ｆ_SC）が生
成される。この遅延内部カラーサブキャリヤ信号の倍周
信号（ｇ）はラッチ５０に送られて、上記自動位相調整
回路４８より送られる上記外部水平リセットタイミング
信号をラッチすることにより、上記外部カラーサブキャ
リヤ信号（ｂ）に同期した、図４の（ｈ）に示すような
外部水平タイミング信号を生成する。すなわち、これに
より、上記外部同期信号の外部カラーサブキャリヤ信号
（ｂ）と外部水平タイミング信号（ｈ）との位相関係を
特定することになる。

【００３０】次に、上記ラッチ５０からの上記外部水平
タイミング信号（ｈ）を出力クロック信号（ｃ）の位相
に一致するように遅延させる。ここで、外部水平タイミ
ング信号（ｈ）の遅延量は、３６０°の整数倍（３６０
°×ｎ）から上記内部カラーサブキャリヤ信号（ｅ）を
遅延するときの遅延量ＳＣ−ｐｈａｓｅ ｓｔｅｐと遅
延量ＳＣ−ｐｈａｓｅ ｆｉｎｅとを差し引いた量にす
る必要がある。従って、上記遅延量ＳＣ−ｐｈａｓｅ
ｓｔｅｐの遅延ステップ（後述するａ）をインバータ５
１に送ることにより求められた遅延ステップ（後述する
４−ａ）をシフトレジスタ５２に送り、上記シフトレジ
スタ５２において、最初に上記遅延量により上記外部水
平タイミング信号（ｈ）を粗く遅延させる。次に上記粗
く遅延させた外部水平タイミング信号（ｈ）を上記出力
クロック信号の１／２分周信号（ｄ）、すなわち周波数
２ｆ_SCの信号でラッチすることにより、微細に調整して
上記出力クロック信号（ｃ）に同期した、図４の（ｉ）
に示すような内部水平タイミング信号を生成することが
できる。但し、この図４の上記内部水平タイミング信号
（ｉ）においては、上記ＳＣ−Ｈタイミングの０°の位
相関係を満たしてはいないが、最終的な水平タイミング
信号である図４の内部水平リセットタイミング信号
（ｊ）で上記位相関係を満たせばよいため、何ら問題は
無い。

【００３１】ここで、上記出力クロック信号（ｃ）を所
望の遅延量で遅延させるときの遅延量Ｘと、上記外部水
平タイミング信号（ｈ）を上記出力クロック信号（ｃ）
に同期させるための遅延量Ｙとを求めてみる。

【００３２】遅延量制御信号からの上記出力クロック信
号（ｃ）の遅延量ＳＣ−ｐｈａｓｅｓｔｅｐの遅延ステ
ップをａ、遅延量ＳＣ−ｐｈａｓｅ ｆｉｎｅをｘとす
ると、上記出力クロック信号（ｃ）を生成するための遅
延量Ｘは、 ９０°×ａ＋ｘ・・・・・・・・・（２） となる。また、上記外部水平タイミング信号（ｈ）を生
成するための遅延量Ｙは、遅延ステップが１のとき９０
°であり、４ステップで３６０°となるため、 ９０°×（４−ａ）・・・・・・・（３） と表すことができ、微細な遅延量をｙとすると、上記遅
延量Ｙは、 ９０°×（４−ａ）＋ｙ・・・・・（４） となる。従って、上記（１）式、（２）式、及び（４）
式の関係は、 ｛９０°×ａ＋ｘ｝＋｛９０°×（４−ａ）＋ｙ｝＝３６０°×ｎ・・（５） となり、以下の２式が導かれる。

【００３３】 ９０°×ａ＋９０°×（４−ａ）＝３６０°・・・（６） ｘ＋ｙ＝３６０°×（ｎ−１）・・・・・・・・・（７）

【００３４】例えば、図４においては、遅延量Ｘは遅延
量ＳＣ−ｐｈａｓｅ ｓｔｅｐの値である９０°に最小
値近傍の値ｘを足した値であり、この値を用いて上記第
１遅延部３２で上記遅延内部カラーサブキャリヤ信号
（ｆ）を生成し、上記外部水平タイミング信号（ｈ）と
同期をとる。この後、上記外部水平タイミング信号
（ｈ）に対して上記シフトレジスタ５２で粗い遅延量の
遅延を施した後に微細な遅延量ｙで遅延させる。ここ
で、ＮＴＳＣ方式の信号のＳＣ−Ｈタイミングである０
°もしくは１８０°の位相状態を保つために、上記出力
クロック信号の１／２分周信号（ｄ）（周波数２ｆ_SC）
によって上記外部水平タイミング信号（ｈ）をラッチす
ることにより、上記微細な遅延量ｙの値を制御し、上記
内部カラーサブキャリヤ信号（ｅ）に位相を合わせた上
記内部水平タイミング信号（ｉ）を得ることができる。

【００３５】但し、上記第２遅延部３５での遅延操作で
得られる現実の内部水平タイミング信号（ｉ）は、外部
同期信号のＳＣ−Ｈタイミングである０°の位相関係を
保ってはおらず、１８０°のずれを有している。すなわ
ち、図３中の第２遅延部３５による実際の遅延量をＺと
すると、遅延量Ｚは上記遅延量Ｙに対して、 Ｚ＝Ｙ±１８０°・・・・・・・・（８） の関係となっている。

【００３６】これは、最終的な水平タイミング信号出力
は上記内部水平リセットタイミング信号（ｊ）であっ
て、中間的な水平タイミング信号である内部水平タイミ
ング信号（ｉ）は上記ＳＣ−Ｈタイミングの０°もしく
は１８０°の位相関係を満足すればよいことを考慮した
ものであり、現実に求められる水平タイミング信号の遅
延量Ｚは原理上の水平タイミング信号の遅延量Ｙとは１
８０°だけ位相が異なることを表すものである。尚、上
記遅延量Ｙで遅延され、上記ＳＣ−Ｈタイミングの０°
の位相関係を保持する水平タイミング信号としては、例
えば上記内部水平タイミング信号（ｉ）の破線に示すよ
うな波形が考えられる。

【００３７】また、水平同期信号遅延部３６では、ラッ
チ５３で上記内部水平タイミング信号（ｉ）を上記出力
クロック信号の１／２分周信号（ｄ）によってラッチし
た後、シフトレジスタ５４で水平走査周波数のほぼ１ラ
イン分の遅延を施すことにより、水平タイミング信号を
前方向に進めて制御することを可能にし、上記内部カラ
ーサブキャリヤ信号（ｅ）に一致した水平タイミング信
号である、図４の（ｊ）に示すような内部水平リセット
タイミング信号を得ることができる。すなわち、上記内
部カラーサブキャリヤ信号（ｅ）と上記内部水平リセッ
トタイミング信号（ｊ）との位相関係であるＳＣ−Ｈタ
イミングを０°に保ちながら、、上記外部同期信号と本
実施例の外部同期回路を備えた機器内部の同期信号との
位相の差として、上記外部カラーサブキャリヤ信号
（ｂ）と上記内部カラーサブキャリヤ信号（ｅ）との位
相の差のＳＣ−ｐｈａｓｅを得ることができる。

【００３８】さらに、上記内部水平リセットタイミング
信号（ｊ）、上記出力クロック信号（ｃ）、及び上記外
部同期信号調整回路４７内で分離された垂直走査周波数
を信号発生部３７内の信号発生回路５５に供給すること
により、この外部同期回路を備える機器内部で用いられ
る同期信号、水平走査周波数、垂直走査周波数、及びフ
レーミング周波数が発生され、上記それぞれの信号をフ
ィールド１信号検出部５６に供給することにより、画像
の１フレーム毎を検出するためのカラーフレーミング信
号を出力することができる。

【００３９】図５及び図６は、図３に示した外部同期回
路の構成図における各信号のタイミングを示す第２の具
体例及び第３の具体例の図である。図５及び図６内の各
信号に付した番号は、図４内の各信号に付した番号と一
致している。

【００４０】図５の第２の具体例における上記内部カラ
ーサブキャリヤ信号（ｅ）を遅延させるときの上記遅延
量ＳＣ−ｐｈａｓｅ ｓｔｅｐによる遅延量は９０°
（遅延ステップは１）であり、遅延量ＳＣ−ｐｈａｓｅ
ｆｉｎｅは９０°近傍の値である。図６の第３の具体
例における遅延量ＳＣ−ｐｈａｓｅ ｓｔｅｐによる遅
延量は１８０°（遅延ステップは２）であり、遅延量Ｓ
Ｃ−ｐｈａｓｅ ｆｉｎｅが最小値近傍の値である。図
５及び図６に示すような上記外部同期信号（ａ）及び上
記外部カラーサブキャリヤ信号（ｂ）と出力クロック信
号との関係の場合にも、図４の第１の具体例を用いて示
したような方法で、外部同期信号のＳＣ−Ｈタイミング
の位相関係と同じ位相関係を保ち、且つ自由な位相に設
定された上記内部カラーサブキャリヤ信号（ｅ）と内部
水平タイミング信号（ｉ）とを得ることができる。

【００４１】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他の様々な構成が
取り得ることは勿論である。

【００４２】

【発明の効果】以上の説明からも明らかなように、本発
明に係る外部同期回路は、外部カラーサブキャリヤ信号
に対して所望の位相差である遅延量Ｙで遅延された出力
クロック信号を生成出力するＰＬＬ回路と、上記ＰＬＬ
回路からの出力クロック信号を遅延量Ｘ（但し、Ｘ＋Ｙ
＝３６０°×ｎ、ｎは整数）で遅延させる第１遅延部
と、外部同期信号に基づいた外部水平タイミング信号を
上記遅延量Ｙで遅延して上記出力クロック信号と位相の
合った内部水平タイミング信号を生成する第２遅延部
と、上記外部同期信号を上記第１遅延部からの遅延内部
カラーサブキャリヤ信号に位相を合わせ、上記外部水平
タイミング信号として上記第２遅延部へ供給するＳＣ−
Ｈ信号特定部とを備えることにより、ＰＬＬ回路を２つ
備えた従来の外部同期回路と同様な動作を、ＰＬＬ回路
は１つのみで行うことができるため、外部同期回路の回
路規模を小さくし、上記外部同期回路のコストを抑える
ことができる。また、上記外部同期回路による遅延量を
正確に行うことにより、温度特性に対する安定度が増大
する。

【図面の簡単な説明】

【図１】本発明に係る外部同期回路の一実施例の概略的
な構成図である。

【図２】図１の外部同期回路による各信号のタイミング
を示す図である。

【図３】本発明に係る外部同期回路の具体的な実施例の
構成図である。

【図４】図３の外部同期回路による各信号のタイミング
を示す第１の具体例の図である。

【図５】図３の外部同期回路による各信号のタイミング
を示す第２の具体例の図である。

【図６】図３の外部同期回路による各信号のタイミング
を示す第３の具体例の図である。

【図７】コンポジット信号を入出力するビデオ機器をシ
ステム化した場合の構成図である。

【図８】ＮＴＳＣ方式のカラーサブキャリヤ信号と水平
タイミング信号との位相関係を示す図である。

【図９】従来の外部同期回路の概略的な構成図である。

【図１０】従来の外部同期回路による各信号のタイミン
グを示す図である。

【符号の説明】

１・・・・・・・・・・・外部カラーサブキャリヤ信号
入力端子 ２・・・・・・・・・・・外部同期信号入力端子 ３・・・・・・・・・・・ＰＬＬ回路 ４、５、４２、４３・・・１／２分周器 ６、３２・・・・・・・・第１遅延部 ７、３４・・・・・・・・ＳＣ−Ｈ信号特定部 ８、３５・・・・・・・・第２遅延部 ３１・・・・・・・・・・出力クロック信号生成部 ３３・・・・・・・・・・外部同期信号分離部 ３６・・・・・・・・・・水平同期信号遅延部 ３７・・・・・・・・・・信号発生部 ４４、５２、５４・・・・シフトレジスタ ４７・・・・・・・・・・外部同期信号調整回路 ４８・・・・・・・・・・自動位相調整回路 ４９・・・・・・・・・・倍周器 ５０、５３・・・・・・・ラッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部カラーサブキャリヤ信号に対して所
   望の位相差である遅延量Ｙで遅延された出力クロック信
   号を生成出力するＰＬＬ回路と、 上記ＰＬＬ回路からの出力クロック信号を遅延量Ｘ（但
   し、Ｘ＋Ｙ＝３６０°×ｎ、ｎは整数）で遅延させる第
   １遅延部と、 外部同期信号に基づいた外部水平タイミング信号を上記
   遅延量Ｙで遅延して上記出力クロック信号と位相の合っ
   た内部水平タイミング信号を生成する第２遅延部とを備
   えることを特徴とする外部同期回路。
2. 【請求項２】 上記外部同期信号を上記第１遅延部から
   の遅延内部カラーサブキャリヤ信号に位相を合わせ、上
   記外部水平タイミング信号として上記第２遅延部へ供給
   するＳＣ−Ｈ信号特定部を備えることを特徴とする請求
   項１記載の外部同期回路。
3. 【請求項３】 上記ＰＬＬ回路の出力クロック信号の周
   波数を４ｆ_SC（ｆ_SCはサブキャリヤ周波数）に設定して
   この出力クロック信号を１／４の周波数に分周し、この
   周波数ｆ_SCの信号を上記第１遅延部で上記遅延量Ｙだけ
   遅延して上記ＰＬＬ回路に供給するとともに２倍に逓倍
   して上記ＳＣ−Ｈ信号特定部に送ることを特徴とする請
   求項２記載の外部同期回路。
4. 【請求項４】 上記第１、第２遅延部による遅延量は、
   上記カラーサブキャリヤ信号の整数倍の周波数の信号を
   クロックとして粗く遅延する成分と、この整数倍の周波
   数の信号の周期よりも短い単位で微細に遅延する成分と
   を有することを特徴とする請求項１記載の外部同期回
   路。