JPH06221873A

JPH06221873A - アブソリュートエンコーダ

Info

Publication number: JPH06221873A
Application number: JP5011352A
Authority: JP
Inventors: Yasushi Ono; 康大野; Tadashi Horikawa; 正堀川; Makoto Arai; 眞新井
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1993-01-27
Filing date: 1993-01-27
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】信号の調整作業が簡略化できるアブソリュー
トエンコーダを得ることを目的とする。【構成】アブソリュートパターン１０の境界位置を検
出する境界検出回路７と、インクリメンタル信号をｍ分
割し、インクリメンタル信号と同周期で、かつ位相のず
れたｍ本の周期信号を発生するｍ分割回路３と、を設
け、境界検出回路７からの検出信号と、ｍ本の周期信号
のうち１つの周期信号とから、アブソリュート検出手段
２ａの第１検出部８、９、１０、１１と第２検出部１
２、１３、１４、１５との一方を選択する選択信号２５
を発生し、選択信号２５に基づいて第１検出部８、９、
１０、１１と第２検出部１２、１３、１４、１５とを交
互に切り換える切り換えるようにした

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アブソリュートエンコ
ーダに関する。

【０００２】

【従来の技術】従来のアブソリュートエンコーダは、最
小読み取り単位λの１トラックのアブソリュートパター
ンと、ピッチがλのインクリメンタルパターンとが形成
された符号板と、２組の素子群を有し、アブソリュート
パターンを検出するアブソリュート検出部と、インクリ
メンタル素子を有し、インクリメンタルパターンを検出
するインクリメンタル検出部と、を備えている。

【０００３】アブソリュート検出部とインクリメンタル
検出部とで検出器を構成している。このように構成され
たアブソリュートエンコーダは、アブソリュート検出器
が最小読み取り単位の境界領域を通過する際にパターン
の読み誤り等の誤動作を起こさない様に、インクリメン
タル検出部から出力されるインクリメンタル信号を用い
てアブソリュートパターンの境界領域にある素子群と、
アブソリュートパターンの最小読み取り単位内にある素
子群とを常時切り換えている。

【０００４】上記の様なアブソリュートエンコーダは、
インクリメンタル検出部のインクリメンタル素子とアブ
ソリュート検出部のアブソリュート素子との位置関係
を、検出器に各素子を配置する時に、正確な位置調整を
必要とした。そこで、本出願人は、特開平４−２９６０
１７号公報に、検出器における各検出素子の位置調整の
不必要なアブソリュートエンコーダを開示している。

【０００５】すなわち、図７に示す様に、アブソリュー
トエンコーダは、符号板５０と、検出器５１と、分割回
路５２と、信号発生回路５３と、制御回路５４とから構
成されている。符号板５０には、最小読み取り単位λの
１トラックのアブソリュートパターン５７と、ピッチが
λのインクリメンタルパターン５８とが形成されてい
る。

【０００６】検出器５１は、アブソリュート検出部５１
ａとインクリメンタル検出部５１ｂとからなり、アブソ
リュート検出部５１ａは、４個のセンサＥ１、Ｅ２、Ｅ
３、Ｅ４からなる第１のアブソリュート検出素子群と、
４個のセンサＦ１、Ｆ２、Ｆ３、Ｆ４からなる第２のア
ブソリュート検出素子群とから構成され、インクリメン
タル検出部５１ｂは、インクリメンタル検出素子Ｓ１、
Ｓ２とから構成される。

【０００７】分割回路５２は、インクリメンタル検出素
子Ｓ１、Ｓ２からのインクリメンタル信号を内挿分割に
より、位相のずれた複数の周期信号を複数作成するもの
である。ここにおける分割回路５２は８分割回路であ
り、８本の周期信号が作成される。信号発生回路５３
は、分割回路５２から出力される８本の周期信号から、
アブソリュート検出部５１ａを構成する第１アブソリュ
ート検出素子群と第２アブソリュート検出素子群とを交
互に切り換える為のタイミング信号を、可変抵抗、切り
換えスイッチ等を操作して特定するものである。

【０００８】制御回路５４は、信号発生回路５３から出
力されるタイミング信号に基づいて、検出器５３の２組
のアブソリュート検出素子群を交互に切り換えるための
回路である。

【０００９】

【発明が解決しようとする課題】上記の如き従来の技術
において、アブソリュートパターンは、２組のアブソリ
ュート検出素子群の相互の切り換えにより検出されてい
る。アブソリュート検出素子群の切り換えは、信号発生
回路からのタイミング信号に基づいて、制御回路が制御
している。

【００１０】しかし、信号発生回路からのタイミング信
号は、アブソリュート信号と、インクリメンタル信号と
をオシロスコープ等で画面表示し、発生回路に設けた可
変抵抗、切り換えスイッチ等を手動で調整して、例えば
アブソリュート信号の最小読み取り単位の波形のハイレ
ベル又はローレベルの中心と、インクリメンタル信号の
ハイレベルの中心とを一致させなければならず、作業に
時間がかかった。

【００１１】本発明は、この様な従来の問題点に鑑みて
なされたもので、信号の調整作業が簡略化できるアブソ
リュートエンコーダを得ることを目的とする。

【００１２】

【課題を解決するための手段】請求項１に記載の本発明
は、最小読み取り単位の長さがλのアブソリュートパタ
ーン（１ａ）と、ピッチがλのインクリメンタルパター
ン（１ｂ）とが形成された符号板（１）と、アブソリュ
ートパターン（１ａ）に対し、ピッチλの間隔で配置さ
れる複数の第１検出部（８、９、１０、１１）と、第１
検出部（８、９、１０、１１）に対して１／２λの位相
差をもたせて配置された複数の第２検出部（１２、１
３、１４、１５）とからなるアブソリュート検出手段
（２ａ）と、インクリメンタルパターン（１ｂ）を検出
し、９０度の位相差を有する２つのインクリメンタル信
号（１８、１９）を出力するインクリメンタル検出手段
（２ｂ）と、を有し、イクンクリメンタル信号（１８、
１９）に基づいて、アブソリュート検出手段（２ａ）の
第１検出部（８、９、１０、１１）と第２検出部（１
２、１３、１４、１５）とを交互に切り換えるアブソリ
ュートエンコーダにおいて、アブソリュートパターン
（１ａ）の境界位置を検出して検出信号（２３）を出力
する境界検出回路（７）と、インクリメンタル信号（１
８、１９）をｍ分割し、インクリメンタル信号（１８、
１９）と同周期で、かつ位相のずれたｍ本の周期信号
（２０、２１、２２）を発生するｍ分割回路（３）と、
境界検出回路（７）からの検出信号（２３）と、ｍ本の
周期信号（２０、２１、２２）のうち１つの周期信号と
から、アブソリュート検出手段（２ａ）の第１検出部
（８、９、１０、１１）と第２検出部（１２、１３、１
４、１５）との一方を選択する選択信号（２５）を発生
し、選択信号（２５）に基づいて第１検出部（８、９、
１０、１１）と第２検出部（１２、１３、１４、１５）
とを交互に切り換える切り換え手段（４、５、６）と、
から構成されるようにした。

【００１３】請求項２に記載の本発明は、切り換え手段
（４、５、６）は、境界検出回路（７）からの検出信号
（２３）の変化時と、ｍ本の周期信号（２０、２１、２
２）のうち１つの周期信号の変化時とが一致した時、１
つの周期信号を記憶信号（２０ａ、２１ａ、２２ａ）と
して記憶する記憶回路（４）と、記憶信号（２０ａ、２
１ａ、２２ａ）に対して、所定の位相のずれたｍ本の周
期信号（２０、２１、２２）のうちの１つの周期信号を
特定し、特定された周期信号を第１検出部（８、９、１
０、１１）又は第２検出部（１２、１３、１４、１５）
の一方を選択する選択信号（２５）として発生する信号
発生手段（５）と、信号発生手段（５）からの選択信号
（２５）に基づいて、第１検出部（８、９、１０、１
１）と第２検出部（１２、１３、１４、１５）とを択一
する選択手段（６）と、から構成されるようにした。

【００１４】

【作用】本発明において、アブソリュートパターンの境
界位置を検出する境界検出回路と、インクリメンタル信
号をｍ分割し、インクリメンタル信号と同周期で、かつ
位相のずれたｍ本の周期信号を発生するｍ分割回路と、
を設け、境界検出回路からの検出信号と、ｍ本の周期信
号のうち１つの周期信号とから、アブソリュート検出手
段の第１検出部と第２検出部との一方を選択する選択信
号を発生し、選択信号に基づいて第１検出部と第２検出
部とを交互に切り換える切り換えるようにしたので、ア
ブソリュートパターンの境界位置が検出されると、アブ
ソリュート検出手段の第１検出部と第２検出部とを切り
換える為の選択信号を自動的に出力できる。

【００１５】

【実施例】図１は本発明の第１実施例を示す。図１に示
す様に、アブソリュートエンコーダは、符号板１と、検
出器２と、分割回路３と、記憶回路４と、選択信号発生
回路５と、制御回路６と、境界位置検出回路７とから構
成される。符号板１は、最小読み取り単位がλの「１」
を示す白部（光が通過する通過部）と「０」を示す斜線
部（光を遮光する遮光部）とから形成される４ビットの
アブソリュートパターン１ａと、ピッチがλのインクリ
メンタルパターン１ｂとが形成されている。

【００１６】検出器２は、アブソリュート検出部２ａと
インクリメンタル検出部２ｂとを備えている。アブソリ
ュート検出部２ａは、ピッチλで配列した４個のセンサ
８、９、１０、１１からなる第１アブソリュート検出素
子群と、第１アブソリュート検出素子群に対して１／２
λの位相差を持たせて配列した４個のセンサ１２、１
３、１４１５からなる第２アブソリュート検出素子群と
から構成され、第１アブソリュート検出素子群からの第
１アブソリュート信号３１は、制御回路６に出力される
と共に、境界検出回路７に出力され、第２アブソリュー
ト検出素子群からの第２アブソリュート信号２６は、制
御回路６に出力される。

【００１７】第１アブソリュート信号３１は、センサ８
から出力されるアブソリュート信号３１ａと、センサ９
から出力されるアブソリュート信号３１ｂと、センサ１
０から出力されるアブソリュート信号３１ｃと、センサ
１１から出力されるアブソリュート信号３１ｄとからな
る。第２アブソリュート信号２６は、センサ１２から出
力されるアブソリュート信号２６ａと、センサ１３から
出力されるアブソリュート信号２６ｂと、センサ１４か
ら出力されるアブソリュート信号２６ｃと、センサ１５
から出力されるアブソリュート信号２６ｄとからなる。

【００１８】インクリメンタル検出部２ｂは、互いに１
／４λの位相差を持たせて配置した２個のセンサ１６、
１７から構成され、センサ１６からはインクリメンタル
Ａ相信号１８（図２参照）が出力され、センサ１７から
はインクリメンタルＡ相信号１８と９０度位相のずれた
インクリメンタルＢ相信号１９（図２参照）が分割回路
３に出力される。

【００１９】分割回路３は、インクリメンタル検出部２
ｂから出力されるインクリメンタルＡ相信号１８とイン
クリメンタルＢ相信号１９とを入力し、インクリメンタ
ルＡ相信号１８とインクリメンタルＢ相信号１９とを内
挿分割（抵抗分割法、３角関数法等がある）により、位
相のずれた複数の周期信号を複数作成するものである。
本実施例の分割回路３は８分割回路であり、８本の周期
信号が作成される。この８本の周期信号から、３ビット
の情報を示す分割信号２０、２１、２２が得られる。分
割信号２０は、ＬＳＢであり、分割信号２２は、ＭＳＢ
である。

【００２０】境界検出回路７は、第１アブソリュート検
出素子群から出力される第１アブソリュート信号３１か
ら、第１アブソリュート検出素子群がアブソリュートパ
ターン１ａの境界位置にあるか否かを判別するものであ
る。境界検出回路７の構成を図４に示す。図４に示す様
に、第１アブソリュート検出素子群を構成するセンサ
８、９、１０、１１からの第１アブソリュート信号３１
は、ラッチ回路１０２及びラッチ回路１０３を介して、
エクスクルシーブオアゲート１０４、１０５、１０６、
１０７、１０８、１０９、１１０、１１１に出力され
る。すなわち、センサ８から出力されるアブソリュート
信号３１ａは、エクスクルシーブオアゲート１０４及び
エクスクルシーブオアゲート１０８に出力され、センサ
９から出力されるアブソリュート信号３１ｂは、エクス
クルシーブオアゲート１０５及びエクスクルシーブオア
ゲート１１０９出力され、センサ１０から出力されるア
ブソリュート信号３１ｃは、エクスクルシーブオアゲー
ト１０６及びエクスクルシーブオアゲート１１０に出力
され、センサ１１から出力されるアブソリュート信号３
１ｄは、エクスクルシーブオアゲート１０７及びエクス
クルシーブオアゲート１１１に出力される。

【００２１】ラッチ回路１０２は、クロック回路１０１
からクロック信号を入力し、センサ８、９、１０、１１
からそれぞれ出力される第１アブソリュート信号３１を
一時記憶するものである。記憶された第１アブソリュー
ト信号３１は、クロック信号に同期して、各エクスクル
シーブオアゲート１０４、１０５、１０６、１０７に出
力される。

【００２２】また、ラッチ回路１０３は、クロック回路
１０１からクロック信号を入力し、センサ８、９、１
０、１１から出力される第１アブソリュート信号３１を
一時記憶し、記憶された第１アブソリュート信号３１
は、クロック信号に同期して、各エクスクルシーブオア
ゲート１０８、１０９、１１０、１１１に出力する。エ
クスクルシーブオアゲート１０４、１０５、１０６、１
０７は、第１アブソリュート信号３１の立ち上がり立ち
下がりを検出し、それぞれの立ち上がり立ち下がり信号
をオアゲート１１２を通過させ、Bound 信号として、ト
ライステートバッファ回路１１２に出力する。

【００２３】エクスクルシーブオアゲート１０８、１０
９、１１０、１１１は、第１アブソリュート信号３１の
立ち上がり立ち下がりを検出し、それぞれの立ち上がり
立ち下がり信号をオアゲート１１３を通過させ、Bound
信号として、トライステートバッファ回路１１５に出力
される。トライステートバッファ回路１１４、１１５
は、アップダウン信号２４を分割回路３から入力し、ア
ップダウン信号２４に基づいて切り換えられ、トライス
テートバッファ回路１１４又はトライステートバッファ
回路１１５からのどちらか一方のBound 信号を記憶回路
４に出力している。

【００２４】例えば、符号板１が検出器２に対して、右
方向に移動している時は、トライステートバッファ回路
１１４からのBound 信号を記憶回路４に出力し、符号板
１が検出器２に対して、左方向に移動している時は、ト
ライステートバッファ回路１１５からのBound 信号を記
憶回路４に出力する。言い換えれば、境界検出回路７
は、第１アブソリュート検出素子群からの第１アブソリ
ュート信号３１を認識し、第１アブソリュート信号３１
の立ち上がり立ち下がり、すなわちアブソリュートパタ
ーン１ａの境界位置をBound 信号２３に変換し、そのBo
und 信号２３を記憶回路４に出力する。

【００２５】記憶回路４は、分割回路３からの分割信号
２０、２１、２２と、境界検出回路７からのBound 信号
２３とを入力する。そして、Bound 信号２３が入力され
た時に、分割信号２０、２１、２２を記憶する回路であ
る。言い換えれば、入力されたBound 信号２３、すなわ
ち第１アブソリュート信号３１の立ち上がり若しくは立
ち下がりが分割信号２０、２１、２２から表される０か
ら７までのうち、どの位置にあるかを記憶しておくもの
である。ここで記憶された分割信号２０、２１、２２か
らの値は、記憶信号２０ａ、２１ａ、２２ａとなり、記
憶信号２０ａ、２１ａ、２２ａは選択信号発生回路５に
出力される。

【００２６】さらに、記憶回路４は、符号板１と検出器
２との相対移動方向により、第１アブソリュート信号３
１にヒステリシスが生じる為に、ヒステリシスの中間を
アブソリュートパターン１ａの境界位置として求めるこ
ともできる回路である。すなわち、符号板１に対する検
出器２の相対移動方向が右方向の時の最小の境界位置
と、符号板１に対する検出器２の相対移動方向が左方向
の時の最小の境界位置とが、一致しないために、境界位
置の中間を制御上の境界位置として求めるものである。

【００２７】右方向の時の最小の境界位置と左方向の時
の最小の境界位置とが一致しない理由は、アブソリュー
トパターン１ａの境界位置ににじみ（境界位置である透
過部と遮光部とがはっきりしない）が生じている可能性
があるからである。その記憶回路４の構成を図５に示
す。図５に示す様に、分割回路３からの分割信号２０、
２１、２２は、ラッチ回路１２０、１２３に出力され
る。

【００２８】アップダウン信号２４は、トライステート
バッファ回路１３９を介して、アンドゲート１３７、１
３８に出力される。トライステートバッファ回路１３９
は、アップダウン信号２４がアップの時、アンドゲート
１３８に出力し、アップダウン信号２４がダウンの時、
アンドゲート１３７に出力する。

【００２９】Bound 信号２３は、アンドゲート１３７、
１３８にそれぞれ出力されている。アンドゲート１３７
は、Bound 信号２３とアップダウン信号２４とが入力さ
れた時、ハイレベル信号をＤラッチ１３４に出力し、ア
ンドゲート１３８は、Bound 信号２３とアップダウン信
号２４とが入力された時、ハイレベル信号をＤラッチ１
３５に出力する。

【００３０】リセット信号３２は、Ｄラッチ１３５、１
３４に出力されると共に、コントロール１２４に出力さ
れている。Ｄラッチ１３４は、リセット信号３２が入力
されると端子Ｑがローレベルになり、アンドゲート１３
８からハイレベル信号が入力されると端子Ｑがハイレベ
ルになる。そして、端子Ｑがハイレベルになる時、ラッ
チ回路１２０とアンドゲート１３３とにハイレベル信号
が出力される。同様に、Ｄラッチ１３５は、リセット信
号３２が入力されると端子Ｑがローレベルになり、アン
ドゲート１３７からハイレベル信号が入力されると端子
Ｑがハイレベルになる。そして、端子Ｑがハイレベルに
なる時、ラッチ回路１２３とアンドゲート１３３とにハ
イレベル信号が出力される。尚、端子Ｄは、常にハイレ
ベルになっている。

【００３１】アンドゲート１３３は、Ｄラッチ１３４か
らのハイレベル信号と、Ｄラッチ１３５からのハイレベ
ル信号とが入力された時、ハイレベル信号をコントロー
ル１２４に出力している。ラッチ回路１２０は、Ｄラッ
チ１３５からのハイレベル信号に基づいて、分割信号２
０、２１、２２を記憶し、ラッチ回路１２３は、Ｄラッ
チ１３４からのハイレベル信号に基づいて、分割信号２
０、２１、２２を記憶する。

【００３２】従って、符号板１に対する検出器２の相対
移動方向が右方向の場合、トライステートバッファ回路
１３９は、アップダウン信号２４をアンドゲート１３８
にのみ出力し、アンドゲート１３８にはアップダウン信
号２４とBound 信号２３との両方が入力されるので、ア
ンドゲート１３８からハイレベル信号がＤラッチ１３４
に出力される。そして、Ｄラッチ１３４の端子Ｑは、ロ
ーレベルからハイレベルに変わり、ラッチ１２０にハイ
レベル信号を出力する。

【００３３】ハイレベル信号を入力したラッチ回路１２
０は、ハイレベル信号入力時の分割信号２０、２１、２
２を一時記憶する。また、符号板１に対する検出器２の
相対移動方向が左方向の場合、トライステートバッファ
回路１３９は、アップダウン信号２４をアンドゲート１
３７にのみ出力され、アンドゲート１３７にはアップダ
ウン信号２４とBound 信号２３との両方が入力されるの
で、アンドゲート１３７からハイレベル信号がＤラッチ
１３５に出力される。そして、Ｄラッチ１３５の端子Ｑ
は、ローレベルからハイレベルに変わり、ラッチ１２３
にハイレベル信号を出力する。

【００３４】ハイレベル信号を入力したラッチ回路１２
３は、ハイレベル信号入力時の分割信号２０、２１、２
２を一時記憶する。ラッチ回路１２０で記憶された右方
向の最初の分割信号２０、２１、２２と、ラッチ回路１
２３で記憶された左方向の最初の分割信号２０、２１、
２２とは、加算回路１２２に出力される。

【００３５】加算回路１２２は、ラッチ回路１２０で記
憶された分割信号２０、２１、２２と、ラッチ回路１２
３で記憶された分割信号２０、２１、２２の平均値（こ
こでいう平均値とは、２つの分割信号を加算し、下位１
ビットを除去したものである。）を示す共通信号１２２
ａ、１２２ｂ、１２２ｃを算出する。加算回路１２３で
算出された共通信号１２２ａ、１２２ｂ、１２２ｃは、
トライステートバッファ回路１２８、１２９、１３０に
出力され、トライステートバッファ回路１２８、１２
９、１３０を介して、不揮発性ＲＡＭ１２１に書き込ま
れる。

【００３６】不揮発性ＲＡＭ１２１と、トライステート
バッファ回路１２８、１２９、１３０との間には、トラ
イステートバッファ回路１２５、１２６、１２７が接続
されており、トライステートバッファ回路１２５、１２
６、１２７には、選択信号発生回路２５が接続されてい
る。不揮発性ＲＡＭ１２１は、書き込まれた共通信号１
２２ａ、１２２ｂ、１２２ｃの書き込みと、書き込んだ
共通信号１２２ａ、１２２ｂ、１２２ｃの読出とを行っ
ている。不揮発性ＲＡＭ１２１の制御は、コントロール
１２４によって行われる。

【００３７】コントロール１２４は、右方向と左方向の
それぞれの最初の境界位置の検出終了を示す信号をアン
ドゲート１３３から入力し、その時に加算回路１２２で
算出された共通信号を不揮発性ＲＡＭ１２１に書き込
む。コントロール１２４は、トライステートバッファ回
路１２８、１２９、１３０と、トライステートバッファ
回路１２５、１２６、１２７とを制御している。

【００３８】すなわち、加算回路１２２から共通信号１
２２ａ、１２２ｂ、１２２ｃを不揮発性ＲＡＭ１２１に
書き込む時は、トライステートバッファ回路１２５、１
２６、１２７をハイインピーダンスの状態にし、逆に不
揮発性ＲＡＭ１２１から読み込み、共通信号１２２ａ、
１２２ｂ、１２２ｃを記憶信号２０ａ、２１ａ、２２ａ
として、選択信号発生回路５に出力している時は、トラ
イステートバッファ回路１２８、１２９、１３０をハイ
インピーダンス状態にする。

【００３９】選択信号発生回路５は、記憶信号２０ａ、
２１ａ、２２ａの立ち上がり若しくは立ち下がりに対し
て、所定の位相（ここでは２）ずれた周期信号を、分割
回路３から出力される８本の周期信号の中から特定する
ものである。従って、選択信号発生回路５は第１アブソ
リュート信号３１及び第２アブソリュート信号２６の不
安定領域である立ち上がり部分、又は立ち下がり部分
で、第１及び第２アブソリュート検出素子群を切り換え
ないようにするための選択信号２５を発生させ、選択信
号２５を制御回路６に出力する回路である。

【００４０】選択信号発生回路５の詳細を図９に示す。
図９に示す様に、選択信号発生回路５には、記憶回路４
から出力される記憶信号２０ａ、２１ａ、２２ａと、分
割回路３から出力される分割信号２０、２１、２２とを
入力している。そして、記憶信号２０ａ、２１ａ、２２
ａと、分割信号２０、２１、２２とから選択信号２５を
発生させる。

【００４１】選択信号２５を発生させる為の論理表を表
１に示す。尚、表１は記憶信号２０ａ、２１ａ、２２ａ
に所定の位相差を生じさせるために、８進法における２
の値を加えている。

【００４２】

【表１】

【００４３】制御回路６は、選択信号発生回路５から出
力される選択信号２５を入力すると共に、アブソリュー
ト検出部２ａからの第１アブソリュート信号３４及び第
２アブソリュート信号２６を入力している。そして、選
択信号２５に基づいて、アブソリュートパターン１ａの
境界位置で発生する桁上がり誤差のない４ビットのアブ
ソリュート作成信号２７、２８、２９、３０を作成する
回路である。

【００４４】アブソリュート作成信号２７、２８、２
９、３０を作成方法を図３に示す。図３に示す様に、
（ａ）の周期信号２５は、選択信号発生回路５から出力
される選択信号２５を表し、（ｂ）は、分割回路からの
分割信号２０、２１、２２を表し、（ｃ）は、第１アブ
ソリュート検出素子群からのアブソリュート信号３１ａ
（センサ８の出力を表し、他のセンサの出力は省略して
いる）を表し、（ｄ）は、第２アブソリュート検出素子
群からのアブソリュート信号２６ａ（センサ１２の出力
を表し、他のセンサの出力は省略している）を表し、
（ｅ）は、選択信号２５によって作成されたアブソリュ
ート作成信号２７である。

【００４５】周期信号２５がハイレベルの時、センサ８
からのアブソリュート信号３１ａを選択し、周期信号２
５がローレベルの時、センサ１２からのアブソリュート
信号２６ａを選択することによってアブソリュート作成
信号２７を作成する。従って、周期信号２５がハイレベ
ルの時は第１アブゾリュート検出素子群を選択し、周期
信号２５がローレベルの時は第２アブゾリュート検出素
子群を選択しすることにより、アブソリュート作成信号
２７、２８、２９、３０を作成することができる。

【００４６】本実施例では、アブソリュートパターン１
ａの最小読み取り単位がλに対して、インクリメンタル
パターン１ｂのピッチをλにしているが、インクリメン
タルパターン１ｂのピッチをλ／ｎ（ｎは２以上の整
数）にしてもよい。

【００４７】

【発明の効果】以上の様に本発明によれば、アブソリュ
ートパターンの境界位置を検出する境界検出回路と、イ
ンクリメンタル信号をｍ分割し、インクリメンタル信号
と同周期で、かつ位相のずれたｍ本の周期信号を発生す
るｍ分割回路と、を設け、境界検出回路からの検出信号
と、ｍ本の周期信号のうち１つの周期信号とから、アブ
ソリュート検出手段の第１検出部と第２検出部との一方
を選択する選択信号を発生し、選択信号に基づいて第１
検出部と第２検出部とを交互に切り換える切り換えるよ
うにしたので、アブソリュートパターンの境界位置が検
出されると、アブソリュート検出手段の第１検出部と第
２検出部とを切り換える為の選択信号を自動的に設定す
ることができるので、信号調整が容易に行える。

【図面の簡単な説明】

【図１】本発明による実施例を示す図である。

【図２】分割回路の入出力動作を示す図である。

【図３】アブソリュート作成信号の作成時の動作を示す
図である。

【図４】境界検出回路の構成を示す図である。

【図５】記憶回路の構成を示す図である。

【図６】選択信号発生回路の構成を示す図である。

【図７】従来のアブソリュートエンコーダを示す図であ
る。

【符号の説明】

１符号板２検出器３分割回路４記憶回路５選択信号発生回路６制御回路７境界検出回路

Claims

【特許請求の範囲】

【請求項１】最小読み取り単位の長さがλのアブソリュ
ートパターンと、ピッチがλのインクリメンタルパター
ンとが形成された符号板と、前記アブソリュートパターンに対し、ピッチλの間隔で
配置される複数の第１検出部と、前記第１検出部に対し
て１／２λの位相差をもたせて配置された複数の第２検
出部とからなるアブソリュート検出手段と、前記インクリメンタルパターンを検出し、９０度の位相
差を有する２つのインクリメンタル信号を出力するイン
クリメンタル検出手段と、を有し、前記イクンクリメンタル信号に基づいて、前記アブソリ
ュート検出手段の前記第１検出部と前記第２検出部とを
交互に切り換えるアブソリュートエンコーダにおいて、前記アブソリュートパターンの境界位置を検出して検出
信号を出力する境界検出回路と、前記インクリメンタル信号をｍ分割し、前記インクリメ
ンタル信号と同周期で、かつ位相のずれたｍ本の周期信
号を発生するｍ分割回路と、前記境界検出回路からの前記検出信号と、前記ｍ本の周
期信号のうち１つの前記周期信号とから、前記アブソリ
ュート検出手段の前記第１検出部と前記第２検出部との
一方を選択する選択信号を発生し、前記選択信号に基づ
いて前記第１検出部と前記第２検出部とを交互に切り換
える切り換え手段と、を備えることを特徴とするアブソ
リュートエンコーダ。
【請求項２】前記切り換え手段は、前記境界検出回路からの検出信号の変化時と、前記ｍ本
の周期信号のうち１つの周期信号の変化時とが一致した
時、前記１つの周期信号を記憶信号として記憶する記憶
回路と、前記記憶信号に対して、所定の位相のずれた前記ｍ本の
周期信号のうちの１つの周期信号を特定し、特定された
前記周期信号を前記第１検出部又は前記第２検出部の一
方を選択する選択信号として発生する信号発生手段と、前記信号発生手段からの前記選択信号に基づいて、前記
第１検出部と前記第２検出部とを択一する選択手段と、
から構成されることを特徴とする請求項１に記載のアブ
ソリュートエンコーダ。