JPH0621085A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH0621085A JPH0621085A JP20729691A JP20729691A JPH0621085A JP H0621085 A JPH0621085 A JP H0621085A JP 20729691 A JP20729691 A JP 20729691A JP 20729691 A JP20729691 A JP 20729691A JP H0621085 A JPH0621085 A JP H0621085A
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- gate electrode
- ions
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Abstract
(57)【要約】 （修正有）
【目的】 LDD 構造を有するMIS 型半導体装置を製造す
るに当たり、0.5 μｍ〜0.2 μｍのゲート長を過度に短
くすることなく、LDD 構造を正確に形成しようとするも
のである。 【構成】 ゲート電極を構成する多結晶シリコン膜40の
側面にサイドウォール42a を形成した後、低濃度ソース
およびドレイン領域を形成するためのイオン注入を行っ
た後、アニール処理を施してイオンをサイドウォールの
下側を経てゲート電極のエッジの直下まで横方向拡散さ
せ、次にサイドウォールを除去することなく高濃度のイ
オン注入を行い、熱処理を施して高濃度ソースおよびド
レイン領域を形成する。
るに当たり、0.5 μｍ〜0.2 μｍのゲート長を過度に短
くすることなく、LDD 構造を正確に形成しようとするも
のである。 【構成】 ゲート電極を構成する多結晶シリコン膜40の
側面にサイドウォール42a を形成した後、低濃度ソース
およびドレイン領域を形成するためのイオン注入を行っ
た後、アニール処理を施してイオンをサイドウォールの
下側を経てゲート電極のエッジの直下まで横方向拡散さ
せ、次にサイドウォールを除去することなく高濃度のイ
オン注入を行い、熱処理を施して高濃度ソースおよびド
レイン領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に電界効
果型半導体装置の一つであるMIS 型半導体装置の製造方
法に関するものである。
果型半導体装置の一つであるMIS 型半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】近年、MOS 型半導体装置が微細化される
のに伴って、ドレイン領域近傍のチャネル領域に誘起さ
れる強電界によってホットキャリアが発生されるのに伴
う閾値電圧の変動等の諸特性の劣化が問題になって来て
いる。
のに伴って、ドレイン領域近傍のチャネル領域に誘起さ
れる強電界によってホットキャリアが発生されるのに伴
う閾値電圧の変動等の諸特性の劣化が問題になって来て
いる。
【０００３】こうした問題を解決するために、LDD(Ligh
tly Doped Drain)構造が提案されている。このLDD 構造
はMOS 型半導体装置のドレイン領域およびソース領域
を、チャネル領域に隣接する低濃度領域と、これに隣接
する高濃度領域とから構成したものである。例えばN チ
ャネルのMOS 型半導体装置においては、チャネル領域の
近傍にN 型不純物濃度が1016〜1018cm-3の低濃度領域を
形成し、これに隣接して〜1019cm-3の高濃度領域を形成
している。このようなLDD 構造のMOS 型半導体装置にお
いては、低濃度領域によってチャネル領域における強電
界を緩和することができるので、ホットキャリアの発生
が抑止され、上述した問題を解決することができる。
tly Doped Drain)構造が提案されている。このLDD 構造
はMOS 型半導体装置のドレイン領域およびソース領域
を、チャネル領域に隣接する低濃度領域と、これに隣接
する高濃度領域とから構成したものである。例えばN チ
ャネルのMOS 型半導体装置においては、チャネル領域の
近傍にN 型不純物濃度が1016〜1018cm-3の低濃度領域を
形成し、これに隣接して〜1019cm-3の高濃度領域を形成
している。このようなLDD 構造のMOS 型半導体装置にお
いては、低濃度領域によってチャネル領域における強電
界を緩和することができるので、ホットキャリアの発生
が抑止され、上述した問題を解決することができる。
【０００４】上述したLDD 構造は主にホットエレクトロ
ンの発生による悪影響が大きいN チャネルMOSSトランジ
スタに多く採用されている。従来のN チャネルMOS トラ
ンジスタの製造工程を図１〜14を参照して説明する。こ
の例ではP チャネルMOS トランジスタを含むCMOSトラン
ジスタを製造するものである。
ンの発生による悪影響が大きいN チャネルMOSSトランジ
スタに多く採用されている。従来のN チャネルMOS トラ
ンジスタの製造工程を図１〜14を参照して説明する。こ
の例ではP チャネルMOS トランジスタを含むCMOSトラン
ジスタを製造するものである。
【０００５】先ず、図１に示すように、P 型のシリコン
基板11の表面に厚さ1500Åのシリコン酸化膜12を熱酸化
法によって形成する。その後、フォトマスク工程を施し
て、図２に示すようにシリコン酸化膜12の上にレジスト
パターン13を形成する。次に、このレジストパターン13
をマスクとして、31P + 等のN 型不純物をイオン注入す
る。次に、例えばバッファードフッ酸等のウエットエッ
チングによりレジストパターン13を選択的にエッチング
する。
基板11の表面に厚さ1500Åのシリコン酸化膜12を熱酸化
法によって形成する。その後、フォトマスク工程を施し
て、図２に示すようにシリコン酸化膜12の上にレジスト
パターン13を形成する。次に、このレジストパターン13
をマスクとして、31P + 等のN 型不純物をイオン注入す
る。次に、例えばバッファードフッ酸等のウエットエッ
チングによりレジストパターン13を選択的にエッチング
する。
【０００６】さらに、レジストパターン13とシリコン酸
化膜12を除去した後、拡散熱処理を施して図３に示すよ
うにN 型ウェル14を形成する。この熱処理中、N2, O2の
混合ガスの存在下で拡散を行うためシリコン基板11の表
面には厚さ約2500Åのシリコン酸化膜12a が形成され
る。
化膜12を除去した後、拡散熱処理を施して図３に示すよ
うにN 型ウェル14を形成する。この熱処理中、N2, O2の
混合ガスの存在下で拡散を行うためシリコン基板11の表
面には厚さ約2500Åのシリコン酸化膜12a が形成され
る。
【０００７】続いて、シリコン酸化膜12a をエッチング
により除去した後、厚さ約300 Åの新しいシリコン酸化
膜12b を一様に形成し、さらにその上に耐酸化膜として
作用するシリコン窒化膜１５を約1500Åの厚さに形成し
た状態を図４に示す。
により除去した後、厚さ約300 Åの新しいシリコン酸化
膜12b を一様に形成し、さらにその上に耐酸化膜として
作用するシリコン窒化膜１５を約1500Åの厚さに形成し
た状態を図４に示す。
【０００８】次に、図５に示すようにフォトマスク工程
によってレジストパターン13a を形成し、このレジスト
パターンをマスクとしてシリコン窒化膜15を選択的にエ
ッチングする。その後、フィールド領域となるレジスト
パターン13a の開口部にレジストパターンをマスクとし
てP 型の不純物をイオン注入した後、選択酸化を行って
フィールド酸化膜12c を形成し、さらにシリコン窒化膜
15をエッチングした状態を図６に示す。
によってレジストパターン13a を形成し、このレジスト
パターンをマスクとしてシリコン窒化膜15を選択的にエ
ッチングする。その後、フィールド領域となるレジスト
パターン13a の開口部にレジストパターンをマスクとし
てP 型の不純物をイオン注入した後、選択酸化を行って
フィールド酸化膜12c を形成し、さらにシリコン窒化膜
15をエッチングした状態を図６に示す。
【０００９】次に、閾値コントロールのためのイオン注
入を行い、シリコン酸化膜12b をエッチングし、図７に
示すように約200 Åの厚さのゲート酸化膜12d を新たに
形成する。さらに、ゲート酸化膜12d の上にゲート電極
を構成する多結晶シリコン膜16を約4000Åの厚さに堆積
形成した後、900 ℃のPoCl3 にてN 型不純物をドープす
る。その後、フォトマスクによってレジストパターン13
b を形成し、このレジストパターンをマスクとして多結
晶シリコン膜16を選択的にエッチングしてゲート電極を
構成する部分だけを残す。
入を行い、シリコン酸化膜12b をエッチングし、図７に
示すように約200 Åの厚さのゲート酸化膜12d を新たに
形成する。さらに、ゲート酸化膜12d の上にゲート電極
を構成する多結晶シリコン膜16を約4000Åの厚さに堆積
形成した後、900 ℃のPoCl3 にてN 型不純物をドープす
る。その後、フォトマスクによってレジストパターン13
b を形成し、このレジストパターンをマスクとして多結
晶シリコン膜16を選択的にエッチングしてゲート電極を
構成する部分だけを残す。
【００１０】次に、レジストパターン13b を除去した
後、LDD 構造を構成するためにN 型不純物をイオン注入
する。このイオン注入時には、フィールド酸化膜12c お
よび多結晶シリコン膜16がマスクとなる。その後、900
℃においてアニールを施し、図８に示すように約300 Å
のシリコン酸化膜12e と、N チャネルトランジスタのN
- ソースおよびドレイン領域17a および17b を同時に形
成する。次に、P チャネルトランジスタのP + ソースお
よびドレイン領域を形成するためにP 型不純物イオンを
注入する。この上に膜厚が約2500ÅのCVD-SiO2膜18を形
成した後、900 ℃の温度でアニールを施し、P + ソース
およびドレイン領域19a および19b を形成する。
後、LDD 構造を構成するためにN 型不純物をイオン注入
する。このイオン注入時には、フィールド酸化膜12c お
よび多結晶シリコン膜16がマスクとなる。その後、900
℃においてアニールを施し、図８に示すように約300 Å
のシリコン酸化膜12e と、N チャネルトランジスタのN
- ソースおよびドレイン領域17a および17b を同時に形
成する。次に、P チャネルトランジスタのP + ソースお
よびドレイン領域を形成するためにP 型不純物イオンを
注入する。この上に膜厚が約2500ÅのCVD-SiO2膜18を形
成した後、900 ℃の温度でアニールを施し、P + ソース
およびドレイン領域19a および19b を形成する。
【００１１】次に、LDD 構造を得るためにCVD-SiO2膜18
を異方性エッチングしてゲート多結晶シリコン膜16の側
面にサイドウォール18a を形成した状態を図９に示す。
この異方性エッチングは、N - およびP + ソースおよび
ドレイン領域17a, 17bおよび19a, 19bの表面に約100 〜
300 Åの薄い酸化膜12e が残存するように行うのが望ま
しい。
を異方性エッチングしてゲート多結晶シリコン膜16の側
面にサイドウォール18a を形成した状態を図９に示す。
この異方性エッチングは、N - およびP + ソースおよび
ドレイン領域17a, 17bおよび19a, 19bの表面に約100 〜
300 Åの薄い酸化膜12e が残存するように行うのが望ま
しい。
【００１２】次に、図10に示すようにP 型チャネルトラ
ンジスタ形成領域全体をフォトマスク工程によってレジ
ストパターン13c によって被覆した後、N 型不純物イオ
ンを注入する。その後、熱処理を施してN 型不純物を拡
散させてN + ソースおよびドレイン領域17c および17d
を形成する。
ンジスタ形成領域全体をフォトマスク工程によってレジ
ストパターン13c によって被覆した後、N 型不純物イオ
ンを注入する。その後、熱処理を施してN 型不純物を拡
散させてN + ソースおよびドレイン領域17c および17d
を形成する。
【００１３】さらに、3000ÅのCVD-SiO2膜および6000Å
のCVD-BPSG膜より成る層間絶縁膜20を堆積形成し、続い
て900 ℃に加熱してリフローさせて表面を平坦とした状
態を図11に示す。
のCVD-BPSG膜より成る層間絶縁膜20を堆積形成し、続い
て900 ℃に加熱してリフローさせて表面を平坦とした状
態を図11に示す。
【００１４】続いて図12に示すように層間絶縁膜20にコ
ンタクトホールを形成する。その後、Al-Si-Cuより成る
金属膜を１．０μｍの厚さに堆積させる。さらに、フォ
トマスク工程を施して金属膜を選択的にエッチングして
配線パターン21を形成した状態を図13に示す。
ンタクトホールを形成する。その後、Al-Si-Cuより成る
金属膜を１．０μｍの厚さに堆積させる。さらに、フォ
トマスク工程を施して金属膜を選択的にエッチングして
配線パターン21を形成した状態を図13に示す。
【００１５】最後に、420 ℃で合金化を行った後、パッ
シベーション膜22を1.0 〜1.5 μｍの厚さに堆積形成し
た状態を図14に示す。
シベーション膜22を1.0 〜1.5 μｍの厚さに堆積形成し
た状態を図14に示す。
【００１６】
【発明が解決しようとする課題】最近のCMOSトランジス
タにおいては、ゲート長を狭めてトランジスタ特性の向
上を行っているが、このゲート長は0.5 μｍから0.3 μ
ｍ、さらに0.2 μｍとどんどん微細化が行われている。
このようなクウォータミクロンのデザインルールの半導
体装置においては、そのソースおよびドレイン領域にお
ける拡散長が益々浅く形成されるようになって来てい
る。しかしながら、ゲート長が0.5 μｍ以下となると、
ホットエレクトロン効果を抑えるLDD 構造において、N
チャネルトランジスタではN - 領域を広く形成すること
が不可能となってきている。その理由は、ゲート長が短
くなると、ゲート長を決めるゲート電極パターンのエッ
ジからN - 領域を自己整合的に形成する必要があるが、
このような形成方法を採ることができなくなるためであ
る。
タにおいては、ゲート長を狭めてトランジスタ特性の向
上を行っているが、このゲート長は0.5 μｍから0.3 μ
ｍ、さらに0.2 μｍとどんどん微細化が行われている。
このようなクウォータミクロンのデザインルールの半導
体装置においては、そのソースおよびドレイン領域にお
ける拡散長が益々浅く形成されるようになって来てい
る。しかしながら、ゲート長が0.5 μｍ以下となると、
ホットエレクトロン効果を抑えるLDD 構造において、N
チャネルトランジスタではN - 領域を広く形成すること
が不可能となってきている。その理由は、ゲート長が短
くなると、ゲート長を決めるゲート電極パターンのエッ
ジからN - 領域を自己整合的に形成する必要があるが、
このような形成方法を採ることができなくなるためであ
る。
【００１７】したがって、ホットエレクトロン効果を抑
えるためにN - 領域を広く形成するには、N - 拡散長を
深くする必要があり、そのため実効的なチャネル長が狭
くなり、このようなトランジスタはパンチスルー現象を
発生させ、特に十分に高いＶDSS が得られず、また適切
なしきい値が得られず、トランジスタのリーク電流が発
生し易くなる。このことはP-チャネルトランジスタでも
同様である。
えるためにN - 領域を広く形成するには、N - 拡散長を
深くする必要があり、そのため実効的なチャネル長が狭
くなり、このようなトランジスタはパンチスルー現象を
発生させ、特に十分に高いＶDSS が得られず、また適切
なしきい値が得られず、トランジスタのリーク電流が発
生し易くなる。このことはP-チャネルトランジスタでも
同様である。
【００１８】本発明の目的は上述した従来の欠点を除去
し、ゲート長が0.5 μｍ以下、特に0.3 μｍまたは0.2
μｍとなっても、LDD 構造のソースおよびドレイン領域
における低濃度拡散層を電界の集中が発生しないように
形成でき、しかもしきい値の変動によるチャネルリーク
の増大を抑え、さらにV DSS も十分に得られるようにし
たMIS 型半導体装置の製造方法を提供しようとするもの
である。
し、ゲート長が0.5 μｍ以下、特に0.3 μｍまたは0.2
μｍとなっても、LDD 構造のソースおよびドレイン領域
における低濃度拡散層を電界の集中が発生しないように
形成でき、しかもしきい値の変動によるチャネルリーク
の増大を抑え、さらにV DSS も十分に得られるようにし
たMIS 型半導体装置の製造方法を提供しようとするもの
である。
【００１９】
【課題を解決するための手段】本発明は、MIS 型半導体
装置を製造するに当たり、半導体基体上に形成されたゲ
ート絶縁膜の上に所望のパターンを有するゲート電極を
形成する工程と、このゲート電極の側面にサイドウォー
ルを形成する工程と、前記ゲート電極およびサイドウォ
ールをマスクとしてゲート電極近傍に一導電型の不純物
イオンを低濃度で打ち込む工程と、アニールを施して一
導電型の不純物イオンをサイドウォールの下側を越えて
ゲート電極のエッジ直下まで横方向拡散させる工程と、
前記サイドウォールを除去することなく、ゲート電極お
よびサイドウォールをマスクとしてゲート電極近傍に一
導電型の不純物イオンを高濃度で打ち込む工程と、熱処
理を施して、前記ゲート電極近傍の半導体基体中にそれ
ぞれが高不純物濃度領域と低不純物濃度領域をを有する
ソースおよびドレイン領域を形成する工程とを具えるこ
とを特徴とするものである。
装置を製造するに当たり、半導体基体上に形成されたゲ
ート絶縁膜の上に所望のパターンを有するゲート電極を
形成する工程と、このゲート電極の側面にサイドウォー
ルを形成する工程と、前記ゲート電極およびサイドウォ
ールをマスクとしてゲート電極近傍に一導電型の不純物
イオンを低濃度で打ち込む工程と、アニールを施して一
導電型の不純物イオンをサイドウォールの下側を越えて
ゲート電極のエッジ直下まで横方向拡散させる工程と、
前記サイドウォールを除去することなく、ゲート電極お
よびサイドウォールをマスクとしてゲート電極近傍に一
導電型の不純物イオンを高濃度で打ち込む工程と、熱処
理を施して、前記ゲート電極近傍の半導体基体中にそれ
ぞれが高不純物濃度領域と低不純物濃度領域をを有する
ソースおよびドレイン領域を形成する工程とを具えるこ
とを特徴とするものである。
【００２０】
【作用】このような本発明による半導体装置の製造方法
によれば、ゲート電極の側面に形成したサイドウォール
を介して低濃度不純物イオンを注入した後、横方向拡散
を行い、さらにサイドウォールを除去することなく、高
濃度に不純物イオンを注入してLDD 構造の低濃度ソース
およびドレイン領域と、高濃度ソースおよびドレイン領
域を形成するようにしたため、低不純物濃度領域を広く
形成することができ、さらにサイドウォールの厚さ分ゲ
ート電極長を短くすることができるので、ゲート長を正
確に短くすることができ、それだけ高性能な半導体装置
を製造することができる。
によれば、ゲート電極の側面に形成したサイドウォール
を介して低濃度不純物イオンを注入した後、横方向拡散
を行い、さらにサイドウォールを除去することなく、高
濃度に不純物イオンを注入してLDD 構造の低濃度ソース
およびドレイン領域と、高濃度ソースおよびドレイン領
域を形成するようにしたため、低不純物濃度領域を広く
形成することができ、さらにサイドウォールの厚さ分ゲ
ート電極長を短くすることができるので、ゲート長を正
確に短くすることができ、それだけ高性能な半導体装置
を製造することができる。
【００２１】
【実施例】図15〜27はLDD 構造を有するMIS 半導体装置
の一つであるCMOSトランジスタを製造する本発明の製造
方法の一実施例の順次の工程における構造を示すもので
ある。P 型シリコン基板31の表面に約400 Åのシリコン
酸化膜32を形成した後、その上に約2000Åのシリコン窒
化膜33を形成した状態を図15に示す。続いて、シリコン
窒化膜33を、フォトマスクプロセスによって選択的にエ
ッチングし、シリコン窒化膜に形成した開口を経てN ウ
ェル領域を形成するために31P + イオンを注入する様子
を図16に示す。さらに、残存するシリコン窒化膜33をマ
スクとしてシリコン酸化膜34を約3500Åの厚さに形成し
た後、シリコン窒化膜33を除去し、シリコン酸化膜34を
マスクとしてP ウェル領域を形成するための11B + イオ
ンを注入した状態を図17に示す。その後、ドライブイン
を行ってP ウェル領域35およびNウェル領域36を形成
し、さらに上記のシリコン酸化膜34をエッチングして除
去し、新たに400 Åのシリコン酸化膜37を形成した状態
を図18に示す。
の一つであるCMOSトランジスタを製造する本発明の製造
方法の一実施例の順次の工程における構造を示すもので
ある。P 型シリコン基板31の表面に約400 Åのシリコン
酸化膜32を形成した後、その上に約2000Åのシリコン窒
化膜33を形成した状態を図15に示す。続いて、シリコン
窒化膜33を、フォトマスクプロセスによって選択的にエ
ッチングし、シリコン窒化膜に形成した開口を経てN ウ
ェル領域を形成するために31P + イオンを注入する様子
を図16に示す。さらに、残存するシリコン窒化膜33をマ
スクとしてシリコン酸化膜34を約3500Åの厚さに形成し
た後、シリコン窒化膜33を除去し、シリコン酸化膜34を
マスクとしてP ウェル領域を形成するための11B + イオ
ンを注入した状態を図17に示す。その後、ドライブイン
を行ってP ウェル領域35およびNウェル領域36を形成
し、さらに上記のシリコン酸化膜34をエッチングして除
去し、新たに400 Åのシリコン酸化膜37を形成した状態
を図18に示す。
【００２２】その後、シリコン酸化膜37の上に2500Åの
シリコン窒化膜を形成し、素子分離のためフォトマスク
工程、シリコン窒化膜のエッチング工程、フィールド反
転防止用のイオン注入工程などを行って素子分離領域38
を形成した後、シリコン窒化膜を除去し、新たにゲート
酸化膜39を形成した状態を図19に示す。次に、ゲート電
極材料である多結晶シリコン膜40を約4000Åの厚さに形
成し、パターニングした状態を図20に示す。続いて、多
結晶シリコン膜40の表面を酸化してシリコン酸化膜41を
形成し、さらにその上にCVD-SiO2膜42を約2500Åの厚さ
に形成した状態を図21に示す。
シリコン窒化膜を形成し、素子分離のためフォトマスク
工程、シリコン窒化膜のエッチング工程、フィールド反
転防止用のイオン注入工程などを行って素子分離領域38
を形成した後、シリコン窒化膜を除去し、新たにゲート
酸化膜39を形成した状態を図19に示す。次に、ゲート電
極材料である多結晶シリコン膜40を約4000Åの厚さに形
成し、パターニングした状態を図20に示す。続いて、多
結晶シリコン膜40の表面を酸化してシリコン酸化膜41を
形成し、さらにその上にCVD-SiO2膜42を約2500Åの厚さ
に形成した状態を図21に示す。
【００２３】その後、多結晶シリコン膜42に異方性エッ
チングを施してゲート電極を構成する多結晶シリコン膜
40の側面にサイドウォール42a を形成し、続いて、P チ
ャネルトランジスタをレジスト膜43でマスクした後、N
チャネルトランジスタの低濃度N - ソースおよびドレイ
ンを形成するために、ゲート電極となる多結晶シリコン
膜40およびサイドウォール42a をマスクとしてN - イオ
ン、例えば31P + イオンを、50KeV 、1E13cm-2の低濃度
で打ち込む様子を図22に示す。
チングを施してゲート電極を構成する多結晶シリコン膜
40の側面にサイドウォール42a を形成し、続いて、P チ
ャネルトランジスタをレジスト膜43でマスクした後、N
チャネルトランジスタの低濃度N - ソースおよびドレイ
ンを形成するために、ゲート電極となる多結晶シリコン
膜40およびサイドウォール42a をマスクとしてN - イオ
ン、例えば31P + イオンを、50KeV 、1E13cm-2の低濃度
で打ち込む様子を図22に示す。
【００２４】続いて、例えば 900℃の温度でアニールを
施し、先に打ち込んだN - イオンをサイドウォール42a
の下側を越えてゲート電極を構成する多結晶シリコン膜
40の直下まで横方向拡散を行って低濃度ソースおよびド
レイン領域44および45を形成し、さらにN チャネルトラ
ンジスタをレジスト膜46でカバーした後、P チャネルト
ランジスタの低濃度P - ソースおよびドレイン領域を形
成するために、11B + イオンを、80KeV,1E14cm-2の低濃
度で打ち込む様子を図23に示す。
施し、先に打ち込んだN - イオンをサイドウォール42a
の下側を越えてゲート電極を構成する多結晶シリコン膜
40の直下まで横方向拡散を行って低濃度ソースおよびド
レイン領域44および45を形成し、さらにN チャネルトラ
ンジスタをレジスト膜46でカバーした後、P チャネルト
ランジスタの低濃度P - ソースおよびドレイン領域を形
成するために、11B + イオンを、80KeV,1E14cm-2の低濃
度で打ち込む様子を図23に示す。
【００２５】次に、900 ℃の温度でアニールを施してP
チャネルトランジスタの高濃度P +ソースおよびドレイ
ン領域47および48を形成し、さらにP チャネルトランジ
スタ側を再びレジスト膜49でコートした後、N チャネル
トランジスタの高濃度のN +ソースおよびドレイン領域
を形成するために、多結晶シリコン膜40およびサイドウ
ォール42a をマスクとして75As+ を90KeV, 5E15cm -2の
高濃度で打ち込む様子を図24に示す。
チャネルトランジスタの高濃度P +ソースおよびドレイ
ン領域47および48を形成し、さらにP チャネルトランジ
スタ側を再びレジスト膜49でコートした後、N チャネル
トランジスタの高濃度のN +ソースおよびドレイン領域
を形成するために、多結晶シリコン膜40およびサイドウ
ォール42a をマスクとして75As+ を90KeV, 5E15cm -2の
高濃度で打ち込む様子を図24に示す。
【００２６】続いて、N チャネルトランジスタをレジス
ト膜50でカバーし、P チャネルトランジスタの高濃度ソ
ースおよびドレイン領域を形成するために、11B + イオ
ンを、30KeV, 5E15cm -2の高濃度で打ち込む様子を図25
に示す。さらに 900℃の温度でアニール処理を施して砒
素イオンホウ素イオンをドライブインしてN 型チャネル
トランジスタのN + ソースおよびドレイン領域51および
52を形成するとともにP チャネルトランジスタの高濃度
ソース領域53および54を形成した後、LTO/BPSGの２層の
層間絶縁膜55を約8000Åの厚さに堆積形成し、850 〜88
0 ℃の温度でリフローさせた状態を図26に示す。このリ
フローによって先にドライブインした不純物のプロファ
イルが変化しないようにする必要があり、そのために上
述したアニール温度よりも低い温度で行うか、例えば10
00℃、20〜30秒のRTA で行う必要がある。
ト膜50でカバーし、P チャネルトランジスタの高濃度ソ
ースおよびドレイン領域を形成するために、11B + イオ
ンを、30KeV, 5E15cm -2の高濃度で打ち込む様子を図25
に示す。さらに 900℃の温度でアニール処理を施して砒
素イオンホウ素イオンをドライブインしてN 型チャネル
トランジスタのN + ソースおよびドレイン領域51および
52を形成するとともにP チャネルトランジスタの高濃度
ソース領域53および54を形成した後、LTO/BPSGの２層の
層間絶縁膜55を約8000Åの厚さに堆積形成し、850 〜88
0 ℃の温度でリフローさせた状態を図26に示す。このリ
フローによって先にドライブインした不純物のプロファ
イルが変化しないようにする必要があり、そのために上
述したアニール温度よりも低い温度で行うか、例えば10
00℃、20〜30秒のRTA で行う必要がある。
【００２７】続いて、図27に示すようにBPSG膜55にコン
タクトホール56を形成し、さらに図28に示すように配線
金属として、例えば Al-Si-Cu/バリアメタルを形成して
パターニングして配線57を形成する。
タクトホール56を形成し、さらに図28に示すように配線
金属として、例えば Al-Si-Cu/バリアメタルを形成して
パターニングして配線57を形成する。
【００２８】図28は本発明による半導体装置の製造方法
の他の実施例によって製造したCMOSを示す断面図であ
る。本例においては、多結晶シリコンより成るゲート電
極40の表面および高濃度のソースおよびドレイン領域5
1, 52, 53, 54の表面に、配線抵抗またはコンタクト抵
抗を低減させるために、サリサイド(salicide)プロセス
によって高融点金属のシリサイド膜58を形成したもので
あり、他の構成は前例と同様である。このようなサリサ
イドプロセスにおいては、サイドウォール42a によって
ゲート電極、ソース領域およびドレイン領域の上に形成
されたシリサイド膜を分離することができる。
の他の実施例によって製造したCMOSを示す断面図であ
る。本例においては、多結晶シリコンより成るゲート電
極40の表面および高濃度のソースおよびドレイン領域5
1, 52, 53, 54の表面に、配線抵抗またはコンタクト抵
抗を低減させるために、サリサイド(salicide)プロセス
によって高融点金属のシリサイド膜58を形成したもので
あり、他の構成は前例と同様である。このようなサリサ
イドプロセスにおいては、サイドウォール42a によって
ゲート電極、ソース領域およびドレイン領域の上に形成
されたシリサイド膜を分離することができる。
【００２９】
【発明の効果】本発明によるMIS 型半導体装置の製造方
法によれば、ゲート長が0.5 μｍ、0.3 μｍさらに0.2
μｍと云うように短くなっても、電界集中を緩和するこ
とができ、したがってホットエレクトロンの影響を有効
に軽減することができる。すなわち、従来の方法では、
多結晶シリコン膜より成るゲート電極パターンをマスク
として、例えばN チャネルトランジスタにおいてはN -
ソースおよびドレイン領域を形成するための低濃度のイ
オン注入を行っているので、N - 拡散領域の形成中のイ
オンの横方向拡散はゲート電極パターンのエッジよりも
内側に達し、ゲート電極の下側まで拡散することにな
り、ゲート長が過度に短くなってしまう。この効果は特
にP 型不純物拡散速度の速いP チャネルトランジスタに
おいて大きく、そのため特性が著しく損なわれていた。
一方、チャネル領域における電界集中を軽減するために
は、N - 拡散層を深く形成する必要があるが、これには
限界があり、余り深くすると実効チャネル長が小さくな
り過ぎてしまい、パンチスルー効果を受け易くなり、所
望の特性が得られないことがある。しかし、本発明にお
いては、サイドウォールスペーサを形成後、N - イオン
またはP - イオンを打ち込み、アニール処理を施してイ
オンをサイドウォールの下側を越えてゲート電極のエッ
ジまで横方向拡散させるので、ゲート電極にオーバーラ
ップする面積を著しく少なくすることができる。したが
って、ゲート長が0.5 μｍ、0.3 μｍさらに0.2 μｍと
云うように短くなっても、素子特性を向上することがで
きる。
法によれば、ゲート長が0.5 μｍ、0.3 μｍさらに0.2
μｍと云うように短くなっても、電界集中を緩和するこ
とができ、したがってホットエレクトロンの影響を有効
に軽減することができる。すなわち、従来の方法では、
多結晶シリコン膜より成るゲート電極パターンをマスク
として、例えばN チャネルトランジスタにおいてはN -
ソースおよびドレイン領域を形成するための低濃度のイ
オン注入を行っているので、N - 拡散領域の形成中のイ
オンの横方向拡散はゲート電極パターンのエッジよりも
内側に達し、ゲート電極の下側まで拡散することにな
り、ゲート長が過度に短くなってしまう。この効果は特
にP 型不純物拡散速度の速いP チャネルトランジスタに
おいて大きく、そのため特性が著しく損なわれていた。
一方、チャネル領域における電界集中を軽減するために
は、N - 拡散層を深く形成する必要があるが、これには
限界があり、余り深くすると実効チャネル長が小さくな
り過ぎてしまい、パンチスルー効果を受け易くなり、所
望の特性が得られないことがある。しかし、本発明にお
いては、サイドウォールスペーサを形成後、N - イオン
またはP - イオンを打ち込み、アニール処理を施してイ
オンをサイドウォールの下側を越えてゲート電極のエッ
ジまで横方向拡散させるので、ゲート電極にオーバーラ
ップする面積を著しく少なくすることができる。したが
って、ゲート長が0.5 μｍ、0.3 μｍさらに0.2 μｍと
云うように短くなっても、素子特性を向上することがで
きる。
【図１】図１は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図２】図２は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図３】図３は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図４】図４は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図５】図５は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図６】図６は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図７】図７は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図８】図８は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図９】図９は従来の製造方法の一工程における状態を
示す断面図である。
示す断面図である。
【図１０】図10は従来の製造方法の一工程における状態
を示す断面図である。
を示す断面図である。
【図１１】図11は従来の製造方法の一工程における状態
を示す断面図である。
を示す断面図である。
【図１２】図12は従来の製造方法の一工程における状態
を示す断面図である。
を示す断面図である。
【図１３】図13は従来の製造方法の一工程における状態
を示す断面図である。
を示す断面図である。
【図１４】図14は従来の製造方法の一工程における状態
を示す断面図である。
を示す断面図である。
【図１５】図15は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図１６】図16は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図１７】図17は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図１８】図18は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図１９】図19は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２０】図20は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２１】図21は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２２】図22は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２３】図23は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２４】図24は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２５】図25は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２６】図26は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２７】図27は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２８】図28は本発明による製造方法の一工程におけ
る状態を示す断面図である。
る状態を示す断面図である。
【図２９】図29は本発明による半導体装置の製造方法の
他の実施例で製造した半導体装置を示す断面図である。
他の実施例で製造した半導体装置を示す断面図である。
31 シリコン基板 39 ゲート酸化膜 40 ゲート電極用多結晶シリコン膜 41 シリコン酸化膜 42 多結晶シリコン膜 42a サイドウォール 44, 47 低濃度ソース領域 45, 48 低濃度ドレイン領域 51, 53 高濃度ソース領域 52, 54 高濃度ドレイン領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】削除
Claims (1)
- 【請求項１】 MIS 型半導体装置を製造するに当たり、 半導体基体上に形成されたゲート絶縁膜の上に所望のパ
ターンを有するゲート電極を形成する工程と、 このゲート電極の側面にサイドウォールを形成する工程
と、 前記ゲート電極およびサイドウォールをマスクとしてゲ
ート電極近傍に一導電型の不純物イオンを低濃度で打ち
込む工程と、 アニールを施して一導電型の不純物イオンをサイドウォ
ールの下側を越えてゲート電極の直下まで横方向拡散さ
せる工程と、 前記サイドウォールを除去することなく、ゲート電極お
よびサイドウォールをマスクとしてゲート電極近傍に一
導電型の不純物イオンを高濃度で打ち込む工程と、 熱処理を施して、前記ゲート電極近傍の半導体基体中
に、それぞれが高不純物濃度領域と低不純物濃度領域を
有するソースおよびドレイン領域を形成する工程とを具
えることを特徴とするMIS 型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20729691A JPH0621085A (ja) | 1991-07-25 | 1991-07-25 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20729691A JPH0621085A (ja) | 1991-07-25 | 1991-07-25 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621085A true JPH0621085A (ja) | 1994-01-28 |
Family
ID=16537437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20729691A Pending JPH0621085A (ja) | 1991-07-25 | 1991-07-25 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888723B2 (en) | 2001-12-26 | 2005-05-03 | Toyoda Gosei Co., Ltd. | LED lamp apparatus |
-
1991
- 1991-07-25 JP JP20729691A patent/JPH0621085A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888723B2 (en) | 2001-12-26 | 2005-05-03 | Toyoda Gosei Co., Ltd. | LED lamp apparatus |
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