JPH06209570A - 多出力ｄｃ−ｄｃコンバータ - Google Patents

多出力ｄｃ−ｄｃコンバータ

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JPH06209570A
JPH06209570A JP5000612A JP61293A JPH06209570A JP H06209570 A JPH06209570 A JP H06209570A JP 5000612 A JP5000612 A JP 5000612A JP 61293 A JP61293 A JP 61293A JP H06209570 A JPH06209570 A JP H06209570A
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正 高橋
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秀明 堀江
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謙一 恩田
Shuya Hagiwara
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Abstract

(57)【要約】 （修正有） 【構成】ワイヤトランス等の薄型トランスの１次巻線に
ダイオード、コンデンサ、および、スイッチング素子を
接続して構成される回路であって、スイッチング素子の
オフ、すなわち、トランスのリセット時に放出される励
磁エネルギーを前記コンデンサに蓄積し、該コンデンサ
から出力電圧を得ることにより、１つのトランスから２
系統の直流電圧出力を得るように構成したＤＣ−ＤＣコ
ンバータ。 【効果】１組の１次巻線と２次巻線を有するワイヤトラ
ンス等の薄型トランスから２系統の直流電圧出力を得る
ことができるため、トランスの体積、重量を低減でき、
さらに、搭載機器体積の小型薄型化に寄与できる。ま
た、トランスの巻数比を小さくすることによりトランス
の銅損を低減できるほか、ＭＯＳ同期整流を使用するこ
とで、回路系の損失低減を図れる。また、スイッチング
周波数を特に高く選ぶ必要がなく、ＤＣ−ＤＣコンバー
タを安価に構成できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＤＣ−ＤＣコンバータ
に係わり、特に、携帯用情報機器の内蔵電源として使用
できるように、ＤＣ−ＤＣコンバータに用いるトラン
ス、他の部品等を小型、かつ、薄型に構成したＤＣ−Ｄ
Ｃコンバータに関する。
【０００２】
【従来の技術】従来、ノートタイプのワープロ、パーソ
ナルコンピュータ等を始めとする携帯用小型情報機器に
使用されるＤＣ−ＤＣコンバータには、一般に、公開実
用新案公報「平４−６４９８８号公報」に記載されるよ
うな構成のスイッチングレギュレータ回路が広く用いら
れてきた。
【０００３】かかる方式においては、まず、直流入力
を、トランスとスイッチング素子とを直列接続した回路
に印加し、該スイッチング素子をオン、オフすることに
より、トランスの２次側に、スイッチング周波数と同じ
周波数の交流を得るものである。 さらに、得られた交
流信号を整流し、負荷に供給するものである。
【０００４】かかる方式における出力電圧の制御法とし
ては、負荷電圧の上下に応じてトランス１次側のスイッ
チング素子のパルス幅を変化させる制御方式が一般的に
知られている。
【０００５】
【発明が解決しようとする課題】携帯用情報機器等にお
いては、電源の小型・薄型化の要求が切望されている。
ところが、電源部に使用されるトランスが小型化の障害
となっている。
【０００６】これに対して、１次導体と２次導体を並行
させ、これを平面上に巻回した構造を有するワイヤトラ
ンス等の、鉄心を有しないトランスを使用すれば、トラ
ンスの厚さの大幅な薄型化を実現できる。
【０００７】しかし、かかるワイヤトランスから、複数
の出力を得ようとすれば、複数本の２次導体と１次導体
との結合をとる（すなわち、電力伝達効率の最適化を行
う）必要が生じ、通常、かかる結合をとることは困難で
あり、１次導体と２次導体間の結合係数が低下するとい
う問題が生じる。
【０００８】また、前記ワイヤトランス等の鉄心を有し
ないトランスは、鉄心を有するトランスに比べて巻線が
長く、１次、２次巻線の巻数比が大きくなると、特に２
次側の銅損が増加するという問題もある。
【０００９】そこで、本発明は、前述の各問題点を解決
するものであって、その目的は、多数のトランスを使用
せず、また、複雑な回路構成とすることなく、小型・薄
型化および低損失化を達成する多出力ＤＣ−ＤＣコンバ
ータを提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、以下の手段が考えられる。
【００１１】１次巻線および２次巻線を有する薄型トラ
ンスと、該薄型トランスの１次巻線に直列接続された、
少なくとも１個のスイッチング素子と、前記薄型トラン
スの１次巻線と前記スイッチング素子との接続点に接続
されたダイオードと、該ダイオードの他方の端子に接続
された電荷蓄積手段とを具備し、前記薄型トランスの１
次巻線に蓄積された励磁エネルギーを、前記スイッチン
グ素子のオフ期間に前記ダイオードを介し、前記電荷蓄
積手段に移すことにより、前記電荷蓄積手段の両端か
ら、前記２次巻線から得られる第１の出力とは別の、第
２の出力を得る機能を有する多出力ＤＣ−ＤＣコンバー
タである。
【００１２】なお、前記薄型トランスは、互いに絶縁さ
れた２本以上の線状導体を巻回して構成することが考え
られる。
【００１３】また、前記薄型トランスは、互いに絶縁さ
れた２本以上の線状導体を、渦巻状に巻回して構成した
渦巻状導体を、少なくとも２段重ねにするとともに、重
ねられた渦巻状導体の対応する線状導体の端部を接続し
て構成することも好ましい。
【００１４】さらに、前記薄型トランスは、芯材となる
第１の線状導体と、複数の線状導体を絶縁被膜を介し
て、前記第１の線状導体に沿って巻きつけて構成するこ
とも好ましい。
【００１５】また、上記多出力ＤＣ−ＤＣコンバータに
おいて、前記電荷蓄積手段の一方の端子は、与えられた
入力直流電源の低電位側に接続され、前記第２の出力
は、前記入力直流電源の低電位側を基準とする負電圧で
ある多出力ＤＣ−ＤＣコンバータも考えられる。
【００１６】さらに、多出力ＤＣ−ＤＣコンバータにお
いて、前記スイッチング素子を２個備え、ダブルフォワ
ード型コンバータを構成する多出力ＤＣ−ＤＣコンバー
タも考えられる。
【００１７】なお、多出力ＤＣ−ＤＣコンバータに、さ
らに、液晶駆動回路を備え、前記第２の出力が得られる
端子と、前記液晶駆動回路を接続した液晶駆動装置への
応用も考えられる。
【００１８】さらに、上記多出力ＤＣ−ＤＣコンバータ
において、前記電荷蓄積手段の一方の端子を、与えられ
た入力直流電源の高電位側に接続して構成することも好
ましい。
【００１９】さらに、２次巻線に、少なくとも２個のＭ
ＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を有して
構成した同期整流回路を備え、前記薄型トランスの２次
巻線に誘起する交流を整流する構成も考えられる。
【００２０】上記手段において、前記スイッチング素子
のスイッチング周期に対する、前記スイッチング素子の
オン期間の割合が、５０％より大きな手段も好ましい。
【００２１】また、１次巻線および２次巻線を有するト
ランスと、該トランスの１次巻線に直列接続された、少
なくとも１個のスイッチング素子と、前記トランスの１
次巻線と前記スイッチング素子との接続点に接続された
開閉手段と、該開閉手段の他方の端子に接続された電荷
蓄積手段とを具備し、前記トランスの１次巻線に蓄積さ
れた励磁エネルギーを、前記スイッチング素子のオフ期
間に前記開閉手段を介し、前記電荷蓄積手段に移すこと
により、前記電荷蓄積手段の両端から、前記２次巻線か
ら得られる第１の出力とは別の、第２の出力を得る機能
を有する構成でも良い。
【００２２】
【作用】本発明は、例えば、１次巻線及び２次巻線を有
する薄型トランスと、入力直流電源と前記１次巻線との
間に接続される少なくとも１個のスイッチング素子と、
前記スイッチング素子と１次巻線との接続点に一方の電
極が接続されたダイオードと、前記ダイオードの他方の
電極に接続された電荷蓄積手段と、該電荷蓄積手段の両
端に接続される電圧安定化回路を備え、さらにトランス
の２次側にはＭＯＳＦＥＴを用いた同期整流回路を備え
る。
【００２３】さて、入力された直流電圧は、前記スイッ
チング素子がオン状態の時には薄型トランスの１次巻線
に印加される。
【００２４】前記スイッチング素子がオフ状態になる
と、トランスの１次側に接続された前記ダイオードと電
荷蓄積手段とを含む閉回路に、トランスの励磁エネルギ
ーのリセット電流が流れる。
【００２５】このとき、電荷蓄積手段は、この時流れる
電荷量に応じて直流電圧が発生する。 該直流電圧は、
前記電圧安定化回路を用いて、所望の値に平滑化し、ト
ランスの出力とは別の、１つの直流電圧出力として利用
される。
【００２６】このような回路構成とすることにより、ト
ランスのリセット時に、入力電圧以上の電圧をトランス
１次側に印加することが可能となり、従来の、いわゆる
フォワードコンバータでは、スイッチング素子のオン・
オフ周期のうち、１周期の５０％は必要であった、トラ
ンスのリセット期間を、２０（％）以下にまで短縮し、
スイッチング素子のオン期間を８０％以上にまで広げる
ことが可能となる。
【００２７】この結果、トランスの１次側と２次側の巻
数比を、従来よりも小さくすることができ、トランス体
積の低減とともに、巻線内部の銅損を低減することがで
きる。 また、トランス２次側には、トランスのリセッ
ト時に印加される電荷蓄積手段の電圧と、トランスの巻
数比に比例した高い電圧が発生する。本発明では、２次
側の整流ダイオードのかわりに、例えばＭＯＳＦＥＴを
有して構成される同期整流回路を使用することにより、
高い耐用電圧を維持しつつ、ダイオードが有する電圧降
下を低く抑えることで、電力損失の低減を図ることがで
きる。
【００２８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明による多出力ＤＣ−ＤＣコンバー
タの第１の実施例を示す回路構成図であって、２出力の
フォワード型コンバータを構成している。
【００２９】図１において、１は、入力直流を供給する
外部直流電源、２は、入力平滑用コンデンサ、３は、出
力制御回路、４ａは、ダイオード、５ａは、Ｐチャンネ
ルＭＯＳ型ＦＥＴ（電界効果型トランジスタ）、６は、
薄型トランス、８は、出力平滑用チョークコイル、９ａ
および９ｂは、出力平滑用コンデンサ、１０ａ、および
１０ｂは、回路系に接続される外部負荷、１１は、出力
電圧安定化回路（例えば、いわゆる３端子レギュレータ
等である）、１２は、コンデンサ、１３は、同期整流駆
動回路、１４ａおよび１４ｂは、同期整流用ＭＯＳＦＥ
Ｔである。
【００３０】なお、出力制御回路３は、スイッチング素
子たるＰチャンネルＭＯＳ型ＦＥＴ（電界効果型トラン
ジスタ）５ａのオン・オフ等を行うための手段であり、
また、同期整流駆動回路１３は、薄型トランス６の２次
側出力電圧を整流する手段であり、これらの手段は、例
えば抵抗、コンデンサ、コイル、各種Ｃ−ＭＯＳ、ＴＴ
Ｌ、専用ＩＣ等の電子デバイス等にて実現されうる。ま
た、外部直流電源１の両端の端子には、平滑用１コンデ
ンサ２および出力制御回路３が、それぞれ接続されてい
る。さらに、外部直流電源１の正極側端子は、Ｐチャン
ネルＭＯＳＦＥＴ５ａのソース電極に接続され、ドレイ
ン電極は、薄型トランス６の１次側巻線の一方の端子お
よびダイオード４ａのカソード電極に接続されている。
今、薄型トランス６の１次巻線と２次巻線との巻数比
を、「１：２」として説明する。もちろん、これら以外
の巻線比での構成でも良い。
【００３１】また、薄型トランス６の１次側巻線の一方
の端子は、外部直流電源１の負極側端子に接続されてい
る。さらに、ダイオード４ａのアノード電極は、コンデ
ンサ１２の一方の端子に接続され、コンデンサ１２の他
方の端子は、外部直流電源１の負極側に接続されてい
る。
【００３２】また、コンデンサ１２の両端には、出力電
圧安定化回路１１が接続されており、出力電圧安定化回
路１１の出力端子と外部直流電源１の負極側端子との間
に、出力平滑用コンデンサ９ｂが接続され、出力平滑用
コンデンサ９ｂの両端には、外部負荷１０ｂが接続され
ている。
【００３３】また、薄型トランス６の２次側巻線の両端
には、同期整流駆動回路１３、ソース電極を共通に接続
された同期整流用ＭＯＳＦＥＴ１４ａ、および１４ｂが
接続されている。さらに、出力平滑用チョークコイル８
と出力平滑用コンデンサ９ａが直列接続されており、か
かる直列接続の接続両端子は、同期整流用ＭＯＳＦＥＴ
１４ａの両端子に接続されている。
【００３４】同期整流用ＭＯＳＦＥＴ１４ａ、および１
４ｂのゲート端子は、それぞれ同期整流駆動回路１３に
接続されている。また、出力平滑用コンデンサ９ａの両
端には、外部負荷１０ａが接続されている。
【００３５】さらに、平滑用コンデンサ９ａの負極側端
子が、外部直流電源１の負極側端子と接続されており、
平滑用コンデンサ９ａの正極側端子が、出力制御回路３
に接続される。
【００３６】次に、図２に、本実施例にて使用する薄型
トランスの一例である、いわゆる「ワイヤトランス」の
構成を示す。図２において、４３は、第１の線状導体
（１次導体）、４０ａ、および４０ｂは、その両端の導
出端子、４４は、１次導体４３に並行に接触させながら
平面に巻回した第２の線状導体（第１の２次導体）、４
１ａ、および４１ｂは、その両端の導出端子、４５は、
１次導体４３に並行に接触させながら、平面に巻回した
第３の線状導体（第２の２次導体）、４２ａ、および４
２ｂは、その両端の導出端子、４６は、３つの導体４
３、４４、および４５からなる複合導体である。
【００３７】なお、図示していないが、各導体４３、４
４、および４５には、それぞれ表面に絶縁被覆を施して
おり、各絶縁被覆間は電気的に絶縁状態となっている。
【００３８】そして、１次導体４３の両側に、第１およ
び第２の２次導体４４、４５を沿わせ、渦巻状に巻回
し、さらに導出端子４１ａと４２ｂを外部で接続するこ
とにより、導出端子４０ａおよび４０ｂを１次側端子と
し、４２ａおよび４１ｂを、２次側端子とする「１：
２」の巻数比のワイヤトランス構造の薄型トランス６が
形成される。
【００３９】さらに、図３は、前記薄型トランスの他の
一実施例を示す構成図であって、前記ワイヤトランス構
造のトランスを２段に積層した構造をとるものである。
【００４０】図３においては、図２に示された構成要素
と同一の構成要素には、同じ符号を付している。また、
４６および４７は、１次導体と２次導体の巻回体である
複合導体である。
【００４１】ここで、４６と４７は、互いに逆向きの渦
巻型構造を有しており、これらを互いに密着させて積層
し、さらに導出端子４１ａと４２ｂを外部で接続するこ
とによって、導出端子４０ａおよび４０ｂを１次側端子
とし、４２ａおよび４１ｂを２次側端子とする「１：
２」の巻数比の薄型トランス６が形成されることにな
る。 なお、本実施例では、トランスを２段に積層した
構造について説明しているが、３段以上に積層した構造
も同様に構成できることは、いうまでもない。
【００４２】次に、図４に、前記薄型トランスの他の一
実施例を示す。図４において、５６は、芯材となる第１
の線状導体（中心導体）、５５ａおよび５５ｂは、その
両端の導出端子、５７は、中心導体５６に螺旋状に巻回
される第２の線状導体（第１の周囲導体）、５９ａおよ
び５９ｂは、その両端の導出端子、５８は、中心導体５
６に螺旋状に巻回される第３の線状導体（第２の周囲導
体）、６０ａおよび６０ｂは、その両端の導出端子であ
り、さらに、６１は、３つの導体５６、５７、および５
８から構成される複合導体である。
【００４３】なお、図示していないが、各導体５６、５
７、および５８には、それぞれ表面に絶縁被覆が施し、
各導体間で電気的絶縁状態が保たれている。
【００４４】さらに、中心導体５６の周囲に、第１およ
び第２の周囲導体５７、５８が、それぞれ螺旋状に巻回
されて、同心螺旋状の形状を有する複合導体６１が構成
されている。さらに、かかる複合導体６１は、平坦な渦
巻状に巻回される。
【００４５】最後に、導出端子６０ａおよび５９ｂを外
部で接続することにより、導出端子５５ａおよび５５ｂ
を１次側端子とし、５９ａおよび６０ｂを２次側端子と
する、「１：２」の巻数比を有するワイヤトランス構造
の薄型トランス６を形成できることになる。
【００４６】次に、図５は本実施例の動作を説明するた
めの信号波形のタイムチャートであり、上図は、図１に
おけるＰチャンネルＭＯＳＦＥＴ５ａのオン・オフ信
号、下図は、該オン・オフ信号に対応した、薄型トラン
ス６の１次側電圧波形（トランス１次側電圧）である。
【００４７】ここで、本実施例の動作を図１から図５を
参照して説明する。
【００４８】まず、外部直流電源１から入力される電圧
は、平滑用コンデンサ２で平滑され、出力制御回路３に
印加される。ここでは、外部直流電源１は、バッテリあ
るいはＡＣ−ＤＣコンバータを想定しており、その電圧
は、例えば直流５〜１２Ｖ程度である。
【００４９】出力制御回路３は、例えばＴＴＬ、専用Ｉ
Ｃ等の電子デバイスを有して構成され、ＰチャンネルＭ
ＯＳＦＥＴ５ａをスイッチングするタイミングを調整
し、出力電圧の値を一定にする手段である。すなわち、
出力制御回路３は、ＰチャンネルＭＯＳＦＥＴ５ａのゲ
ート端子に接続されており、ゲート端子の電位を平滑用
コンデンサ２の負極側の電位まで下げることにより、Ｐ
チャンネルＭＯＳＦＥＴ５ａをオン状態とし、薄型トラ
ンス６の１次巻線に、平滑用コンデンサ２の両端子間の
電圧が、そのまま印加されることになる。
【００５０】このとき、薄型トランス６の１次巻線と２
次巻線との巻数比が「１：２」とすると、薄型トランス
６の２次巻線の両端には、平滑用コンデンサ２の両端子
間の電圧の約２倍の値の電圧が誘起されることになる。
【００５１】さらに、この電圧は、同期整流駆動回路１
３に印加される。
【００５２】ここに同期整流とは、アクティブ素子（例
えば、ＭＯＳＦＥＴ、バイポーラトランジスタ等の素
子）を使用して、等価的にダイオードの機能をさせしめ
ることをいい、かかる機能を有する同期整流駆動回路１
３は、例えば、複数個のＭＯＳＦＥＴを有した構成にて
実現できる。本実施例においては、同期整流駆動回路１
３が、同期整流用ＭＯＳＦＥＴ１４ａおよび１４ｂをス
イッチングし、整流作用を行っている。
【００５３】さて、同期整流駆動回路１３に電圧が印加
されたとき、同期整流用ＭＯＳＦＥＴ１４ｂがオン状態
になり、ソースからドレイン方向へと電流が流れること
になる。この結果、薄型トランス６の２次側端子間に
は、出力平滑用チョークコイル（ここでは、一種のロー
パスフィルタの機能を果たしている）８、出力平滑用コ
ンデンサ９ａ、同期整流用ＭＯＳＦＥＴ１４ｂの回路が
直列に接続され、かかるループで電流が流れることにな
る。さらに、出力平滑用コンデンサ９ａの電圧が、外部
負荷１０ａへと供給されることになる。
【００５４】前述のように、出力制御回路３は、所定の
周波数にて、ＰチャンネルＭＯＳＦＥＴ５ａをオン・オ
フさせる機能を有する。ここで、前記ワイヤトランス構
造の薄型トランス６は、印加される断続的な直流電圧の
繰返し周波数が、数１０ｋＨｚ以上になると、その１次
および２次巻線の結合係数（すなわち、電力伝達効率）
が急激に上昇するようになるため、ＰチャンネルＭＯＳ
ＦＥＴ５ａのスイッチング信号（スイッチング用パルス
信号）の周波数は、１００ｋＨｚ以上に選ぶのが好まし
い。
【００５５】また、ＰチャンネルＭＯＳＦＥＴ５ａがオ
フしたときには、薄型トランス６の１次側では、コイル
の励磁エネルギーが、コンデンサ１２とダイオード４ａ
の直列回路を介して放出され、薄型トランス６の１次側
電圧は、図５（下図）の「リセット期間」にて示すよう
な波形になる。このため、コンデンサ１２には平滑用コ
ンデンサ２の負極側（図１では、アース側）が、高電位
になるように電荷が充電される。
【００５６】この電圧を、出力電圧安定化回路（すなわ
ち、「３端子レギュレータ」である）１１で安定化し、
出力平滑用コンデンサ９ｂの両端に別の出力を出し、こ
れを外部負荷１０ｂに供給される。このとき、コンデン
サ１２の充電方向を考慮すると、外部負荷１０ｂには、
負の電圧（例えば、−２２（Ｖ）等）が供給されること
となる。
【００５７】このとき、薄型トランス６の２次側には、
コンデンサ１２の両端子間の電圧値の２倍の電圧が発生
する。この高い電圧は、同期整流用ＭＯＳＦＥＴ１４ｂ
のドレイン・ソース間に印加されることになる。一般に
は、この位置に用いられるダイオードとしては、例えば
オン電圧の低い、ショットキバリアダイオード等が考え
られるが、本発明では耐用電圧（耐圧）が低いショット
キバリアダイオードを、用いることができない。また、
耐圧の高いショットキバリアダイオードは、オン電圧が
高くなるために、該ダイオードで発生する電力損失が問
題となる。
【００５８】そこで、本発明では、同期整流用ＭＯＳＦ
ＥＴを使用しており、高耐圧で、かつ、低いオン電圧と
することによって、２次側整流回路における電力損失を
低減する回路構成としている。
【００５９】なお、ＰチャンネルＭＯＳＦＥＴ５ａのオ
フ時には、出力平滑用チョークコイル８に蓄積されたエ
ネルギーは、同期整流用ＭＯＳＦＥＴ１４ａ、およびコ
イルの１次側を介して、環流する。
【００６０】この出力制御回路３の出力の制御は、出力
平滑用コンデンサ９ａの端子における電圧を、出力制御
回路３に入力し、出力制御回路３内部の基準電圧と比較
することにより、ＰチャンネルＭＯＳＦＥＴ５ａのオン
・オフの割合（デューティ）を変化させることにより行
えばよい。
【００６１】一般のフォワード型コンバータにおいて
は、トランスのリセット時には、別に設けたリセット巻
線を使用し、かつ、リセット期間を確保するためにＭＯ
ＳＦＥＴのオン期間は５０％以下としなければならなか
った。
【００６２】すなわち、一般に、トランスの使用時に
は、一次側の印加電圧と該電圧の印加時間の積である、
電圧時間積と同じ電圧時間積になるようなリセット期間
を設ける必要がある（トランスの飽和を避けるため、Ｏ
Ｎ時とリセット時の電圧および時間を乗じた値を等しく
する必要がある）。ところが本発明では、上述の回路方
式としたことにより、図５に示すようにトランスのリセ
ット時に入力直流電圧よりも、非常に高い電圧をトラン
スに印加することができることから、電圧時間積が一定
であることを考慮して、リセット期間を、一周期（スイ
ッチング素子のスイッチング周期）の２０％程度にま
で、短縮することも可能となる。
【００６３】このため、ＰチャンネルＭＯＳＦＥＴ５ａ
のオン期間を、１周期の５０％を超える、８０（％）程
度まで許容することを可能とした。この結果、従来の回
路では、薄型トランス６の１次巻線と２次巻線の巻数比
は「１：３」以上必要であったが、これを「１：２」以
下に下げることを可能とし、２次巻線の長さを短くする
ことにより巻線内部の銅損を低減できる効果も得られ
る。
【００６４】出力平滑用コンデンサ９ｂの両端に現われ
る電圧は、平滑用コンデンサ２の負極側の電位に対して
負電圧であるため、特に、過搬型情報機器等に用いられ
る液晶ディスプレイ駆動回路用の電源として好適であ
る。
【００６５】以上のように、２種の負荷に応じた２出力
のＤＣ−ＤＣコンバータが得られることになる。
【００６６】次に、図６に、本発明にかかる多出力ＤＣ
−ＤＣコンバータの第２の実施例の回路構成図を示す。
【００６７】図６において、４ｃは、ダイオード、５ｂ
は、ＮチャンネルＭＯＳＦＥＴであり、その他、図１に
示された構成要素と同一の構成要素には、同じ符号を付
している。
【００６８】また、本実施例と第１の実施例との相違点
は、回路構成に関し、第１の実施例が、ＰチャンネルＭ
ＯＳＦＥＴ５ａを使用しているのに対し、本実施例で
は、ＮチャンネルＭＯＳＦＥＴ５ｂを使用して、外部直
流電源１の低電圧側に、ソース電極を接続し、Ｎチャン
ネルＭＯＳＦＥＴ５ｂのドレイン電極と薄型トランス６
との接続点と、ダイオード４ｃのアノード側を接続し、
さらに、コンデンサ１２の正極側をダイオード４ｃのカ
ソード側と接続し、コンデンサ１２の負極側を外部直流
電源１の正極側と接続し、出力電圧安定化回路１１、出
力平滑用コンデンサ９ｂ、および外部負荷１０ｂがとも
に、外部直流電源１の正極側を基準電位として接続して
いる点のみであって、その他に、本実施例と第１の実施
例との間に構成上の相違点はない。
【００６９】本実施例では、ＰチャンネルＭＯＳＦＥＴ
に比べ、ＯＮ抵抗の小さなＮチャンネルＭＯＳＦＥＴを
使用することにより、電力損失の低減を図ることができ
る。さらに、コンデンサの９ｂの基準電圧は、外部直流
電源１の正側の出力電圧となっていることを考慮する
と、図６に示す構成においては、インバータ装置を駆動
する、いわゆるチャージポンプ回路への電源供給源とし
ても機能する。
【００７０】なお、本実施例においても、薄型トランス
６には、前述の図２、図３、図４に示したワイヤトラン
ス構造のデバイスを使用できることはいうまでもない。
【００７１】図６に示す回路構成における動作は、本質
的に前述の第１の実施例の動作と同じである。すなわ
ち、ＮチャンネルＭＯＳＦＥＴ５ｂのオフ時には、薄型
トランス６に蓄積された励磁エネルギが、ダイオード４
ｃを介して、コンデンサ１２に電荷として蓄積され、コ
ンデンサ１２の出力が、出力電圧安定化回路１１、出力
平滑用コンデンサ９ｂを介して、外部負荷１０ｂに供給
される。
【００７２】このように、本実施例では、外部直流電源
１の正極側を基準電位とした出力と、外部直流電源１の
負極側を基準電位とした出力との２つの出力を得ること
が可能である。
【００７３】次に、図７に、本発明にかかる多出力ＤＣ
−ＤＣコンバータの第３の実施例の回路構成図を示す。
図７において、図１および図２に示された構成要素と、
同一の構成要素には、同じ符号を付している。さらに、
本実施例と第１の実施例との違いは、回路構成に関し
て、第１の実施例が、ＰチャンネルＭＯＳＦＥＴ５ａを
使用しているのに対し、本実施例ではＮチャンネルＭＯ
ＳＦＥＴ５ｂを使用して、外部直流電源１の高電位側に
薄型トランス６の一次巻線を接続し、外部直流電源１の
低電位側にＮチャンネルＭＯＳＦＥＴ５ｂを接続し、薄
型トランス６の１次巻線とＮチャンネルＭＯＳＦＥＴ５
ｂのドレイン電極との接続点に、ダイオード４ｂのアノ
ード側を接続し、さらに、ダイオード４ｂのカソード側
にコンデンサ１２を接続している点のみであって、その
他に本実施例と第１の実施例との間に構成上の相違点は
ない。
【００７４】本実施例の動作は、本質的に前述の第１の
実施例の動作と同じである。
【００７５】すなわち、ＮチャンネルＭＯＳＦＥＴ５ｂ
のオフ時には、薄型トランス６に蓄積された励磁エネル
ギーが、ダイオード４ｂを介して、コンデンサ１２に電
荷として蓄積され、コンデンサ１２の出力が、出力電圧
安定化回路１１、出力平滑用コンデンサ９ｂを介して、
外部負荷１０ｂに供給される。
【００７６】なお、薄型トランス６のリセット時には、
薄型トランス６の１次巻線、ダイオード４ｂ、コンデン
サ１２、および入力平滑用コンデンサ２を通るパスに
て、リセット電流が流れる点が第１の実施例と異なる。
【００７７】また、この結果、コンデンサ１２に充電さ
れる電圧は、ダイオード４ｂと接続された側が高電位側
となり、外部負荷１０ａ、１０ｂに供給される電圧は、
いずれも入力平滑用コンデンサ２の低電位側を基準とす
る正電圧となる。
【００７８】なお、本実施例においても、薄型トランス
６には、前述の図２、図３、図４に示したワイヤトラン
ス構造のデバイスを使用することができるのは、言うま
でもない。本実施例においては、入力抵抗の小さなＮチ
ャンネルＭＯＳＦＥＴ５ｂの使用による電力損失の低
減、高いサージ電圧をバイパスさせることができる効果
がある。
【００７９】さらに、図８に、本発明にかかる多出力Ｄ
Ｃ−ＤＣコンバータの第４の実施例を示す回路構成図を
示している。本構成は、大容量用のコンバータを構成す
る、いわゆるダブルフォワード型コンバータ（スイッチ
ング素子を２個使用している）である。
【００８０】図８において、図１および図２に示された
構成要素と、同一の構成要素には、同じ符号を付してい
る。
【００８１】さらに、本実施例と第１の実施例との違い
は、回路構成に関し、第１の実施例が、ＰチャンネルＭ
ＯＳＦＥＴ５ａを使用しているのに対し、本実施例で
は、ＰチャンネルＭＯＳＦＥＴ５ａおよびＮチャンネル
ＭＯＳＦＥＴ５ｂを使用して、いわゆる「ダブルフォワ
ード型構成」としている点である。
【００８２】該構成は、外部直流電源１の高電位側に、
ＰチャンネルＭＯＳＦＥＴ５ａを接続し、外部直流電源
１の低電位側にＮチャンネルＭＯＳＦＥＴ５ｂを接続
し、薄型トランス６の１次巻線をＰチャンネルＭＯＳＦ
ＥＴ５ａおよびＮチャンネルＭＯＳＦＥＴ５ｂと接続し
ている。
【００８３】また、薄型トランス６の１次巻線とＰチャ
ンネルＭＯＳＦＥＴ５ａのドレイン電極との接続点に、
ダイオード４ｃのカソード側を接続し、ダイオード４ｃ
のアノード側をコンデンサ１２に接続する。さらに、薄
型トランス６の一次巻線とＮチャンネルＭＯＳＦＥＴ５
ｂのドレイン電極との接続点に、ダイオード４ｄのアノ
ード側を接続し、ダイオード４ｄのカソード側を外部直
流電源１の高電位側に接続している。
【００８４】本実施例の動作は、本質的に前述の第１の
実施例の動作と同じである。
【００８５】すなわち、ＮチャンネルＭＯＳＦＥＴ５ｂ
のオフ時には、薄型トランス６に蓄積された励磁エネル
ギが、ダイオード４ｄ、入力平滑用コンデンサ２を介し
て、コンデンサ１２に電荷として蓄積され、さらに、コ
ンデンサ１２の出力が、出力電圧安定化回路１１、出力
平滑用コンデンサ９ｂを介して、外部負荷１０ｂに供給
される。
【００８６】本実施例においては、コンデンサ１２に充
電される電圧は、ダイオード４ｃとの接続点側が低電位
側となり、外部負荷１０ｂに供給される電圧は、入力平
滑用コンデンサ２の低電位側を基準とする負電圧であ
る。本実施例においては、大容量、かつ、サージ電圧に
強いＤＣ−ＤＣコンバータを構成できる効果がある。
【００８７】本実施例においても、薄型トランス６に
は、前述の図２、図３、図４に示したワイヤトランス構
造のデバイスを使用できるのはいうまでもない。なお、
前述の各実施例においては、ＤＣ−ＤＣコンバータに使
用する薄型トランス６として、ワイヤトランス構造の薄
型トランス６を使用した場合について説明したが、薄型
トランス６としては、ワイヤトランス構造のものに限ら
れるものではなく、他の構造、例えば、４角形状に巻回
した導体構造のもの、あるいはワイヤトランスを磁性体
で覆った形状のトランス等、各種のバリエーションが考
えられることはいうまでもなく、ここではあえて各々に
ついての説明を省く。
【００８８】以上説明してきたように、本発明によれ
ば、ワイヤトランス等の薄型トランスに蓄積された励磁
エネルギーを利用し、トランスの２次側から得られる電
圧出力とは別に、トランスの１次側に接続した簡単な構
成の回路から、電圧出力を得ることが可能となる。
【００８９】なお、薄型トランスについて説明してきた
が、もちろん通常のトランスを用いてもよい。また、ダ
イオードの他に、アナログスイッチ、トランジスタ等の
開閉手段を使用し、所定のタイミングで開閉手段を開閉
することでも本発明を構成できる。
【００９０】このため、１組の１次巻線と２次巻線のみ
を有するワイヤトランス等の薄型トランスを使用するこ
とで、２系統の直流電圧出力を得ることができ、トラン
スの体積、および重量を極力低減することが可能とな
り、コンバータを搭載する機器の体積の小型、薄型化、
および軽量化等を図れることになる。
【００９１】また、トランスの巻数比を小さくした構成
とすることが可能となるため、トランスの銅損を低減で
きるほか、高い耐圧が必要な２次側の整流回路に、ＭＯ
Ｓ同期整流回路を使用することで、回路系での電力損失
の低減も図れる。
【００９２】このため、パーソナルコンピュータ、ワー
ドプロセッサ等、過搬型情報機器に内蔵した場合には、
これらの機器の消費電力を低減し、使用時間を増大でき
る。
【００９３】さらに、ＤＣ−ＤＣコンバータの小型化に
際し、スイッチング素子のスイッチング周波数を特に高
く選ぶ必要がなく、同時に、ＤＣ−ＤＣコンバータを安
価に構成できることにもなる。
【００９４】
【発明の効果】１組の１次巻線と２次巻線を有するワイ
ヤトランス等の薄型トランスから２系統の直流電圧出力
を得ることができるため、トランスの体積、重量を低減
でき、さらに、搭載機器体積の小型薄型化に寄与でき
る。
【００９５】また、トランスの巻数比を小さくすること
によりトランスの銅損を低減できるほか、ＭＯＳ同期整
流を使用することで、回路系の電力損失の低減を図れ、
搭載機器の消費電力を低減し、使用時間を増大さす効果
がある。また、スイッチング周波数を特に高く選ぶ必要
がなく、ＤＣ−ＤＣコンバータを安価に構成できる。
【図面の簡単な説明】
【図１】本発明にかかる多出力ＤＣ−ＤＣコンバータの
第１の実施例を示す回路構成図である。
【図２】本発明にかかる多出力ＤＣ−ＤＣコンバータに
用いられるワイヤトランス構造の薄型トランスの一例を
示す構成図である。
【図３】本発明にかかる多出力ＤＣ−ＤＣコンバータに
用いられるワイヤトランス構造の薄型トランスの別の構
成例である。
【図４】本発明にかかる多出力ＤＣ−ＤＣコンバータに
用いられるワイヤトランス構造の薄型トランスの別の構
成例である。
【図５】ＰチャンネルＭＯＳＦＥＴ５ａのオン・オフ信
号と薄型トランス６の１次巻線の電圧波形のタイムチャ
ートである。
【図６】本発明にかかる多出力ＤＣ−ＤＣコンバータの
第２の実施例を示す回路構成図である。
【図７】本発明にかかる多出力ＤＣ−ＤＣコンバータの
第３の実施例を示す回路構成図である。
【図８】本発明にかかる多出力ＤＣ−ＤＣコンバータの
第４の実施例を示す回路構成図である。
【符号の説明】
１…外部直流電源、２…入力平滑用コンデンサ、３…出
力制御回路、４ａ…ダイオード、４ｂ…ダイオード、４
ｃ…ダイオード、４ｄ…ダイオード、５ａ…Ｐチャンネ
ルＭＯＳＦＥＴ、５ｂ…ＮチャンネルＭＯＳＦＥＴ、６
…薄型トランス、８…出力平滑用チョークコイル、９ａ
…出力平滑用コンデンサ、９ｂ…出力平滑用コンデン
サ、１０ａ…外部負荷、１０ｂ…外部負荷、１１…出力
電圧安定化回路（３端子レギュレータ）、１２…コンデ
ンサ、１３…同期整流駆動回路、１４ａ…同期整流用Ｍ
ＯＳＦＥＴ、１４ｂ…同期整流用ＭＯＳＦＥＴ、４０ａ
…導出端子、４０ｂ…導出端子、４１ａ…導出端子、４
１ｂ…導出端子、４２ａ…導出端子、４２ｂ…導出端
子、４３…１次導体、４４…第１の２次導体、４５…第
２の２次導体、４６…複合導体、４７…複合導体、５５
ａ…導出端子、５５ｂ…導出端子、５６…中心導体、５
７…第１の周囲導体、５８…第２の周囲導体、５９ａ…
導出端子、５９ｂ…導出端子、６０ａ…導出端子、６０
ｂ…導出端子、６１…複合導体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 恩田 謙一 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 萩原 修哉 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】１次巻線および２次巻線を有する薄型トラ
    ンスと、該薄型トランスの１次巻線に直列接続された、
    少なくとも１個のスイッチング素子と、前記薄型トラン
    スの１次巻線と前記スイッチング素子との接続点に接続
    されたダイオードと、該ダイオードの他方の端子に接続
    された電荷蓄積手段とを具備し、前記薄型トランスの１
    次巻線に蓄積された励磁エネルギーを、前記スイッチン
    グ素子のオフ期間に前記ダイオードを介し、前記電荷蓄
    積手段に移すことにより、前記電荷蓄積手段の両端か
    ら、前記２次巻線から得られる第１の出力とは別の、第
    ２の出力を得る機能を有することを特徴とする多出力Ｄ
    Ｃ−ＤＣコンバータ。
  2. 【請求項２】請求項１記載の多出力ＤＣ−ＤＣコンバー
    タにおいて、前記薄型トランスは、互いに絶縁された２
    本以上の線状導体を巻回して構成されたことを特徴とす
    る多出力ＤＣ−ＤＣコンバータ。
  3. 【請求項３】請求項１記載の多出力ＤＣ−ＤＣコンバー
    タにおいて、前記薄型トランスは、互いに絶縁された２
    本以上の線状導体を、渦巻状に巻回して構成した渦巻状
    導体を、少なくとも２段重ねにするとともに、重ねられ
    た渦巻状導体の対応する線状導体の端部を接続して構成
    したことを特徴とする多出力ＤＣ−ＤＣコンバータ。
  4. 【請求項４】請求項１記載の多出力ＤＣ−ＤＣコンバー
    タにおいて、前記薄型トランスは、芯材となる第１の線
    状導体と、複数の線状導体を絶縁被膜を介して、前記第
    １の線状導体に沿って巻きつけて構成したことを特徴と
    する多出力ＤＣ−ＤＣコンバータ。
  5. 【請求項５】請求項１、２、３および４いずれか記載の
    多出力ＤＣ−ＤＣコンバータにおいて、前記電荷蓄積手
    段の一方の端子は、与えられた入力直流電源の低電位側
    に接続され、前記第２の出力は、前記入力直流電源の低
    電位側を基準とする負電圧であることを特徴とする多出
    力ＤＣ−ＤＣコンバータ。
  6. 【請求項６】請求項１、２、３、４および５いずれか記
    載の多出力ＤＣ−ＤＣコンバータにおいて、前記スイッ
    チング素子を２個備え、ダブルフォワード型コンバータ
    を構成することを特徴とする多出力ＤＣ−ＤＣコンバー
    タ。
  7. 【請求項７】請求項５または６記載の多出力ＤＣ−ＤＣ
    コンバータにおいて、さらに、液晶駆動回路を備え、前
    記第２の出力が得られる端子と、前記液晶駆動回路を接
    続したことを特徴とする液晶駆動装置。
  8. 【請求項８】請求項１、２、３および４いずれか記載の
    多出力ＤＣ−ＤＣコンバータにおいて、前記電荷蓄積手
    段の一方の端子を、与えられた入力直流電源の高電位側
    に接続して構成したことを特徴とする多出力ＤＣ−ＤＣ
    コンバータ。
  9. 【請求項９】請求項１、２、３、４、５、６、７および
    ８いずれかにおいて、さらに、２次巻線に、少なくとも
    ２個のＭＯＳ型電界効果トランジスタを有して構成した
    同期整流回路を備え、前記薄型トランスの２次巻線に誘
    起する交流を整流することを特徴とする多出力ＤＣ−Ｄ
    Ｃコンバータ。
  10. 【請求項１０】請求項１、２、３、４、５、６、７およ
    び８いずれかにおいて、前記スイッチング素子のスイッ
    チング周期に対する、前記スイッチング素子のオン期間
    の割合が、５０％より大きなことを特徴とする多出力Ｄ
    Ｃ−ＤＣコンバータ。
  11. 【請求項１１】１次巻線および２次巻線を有するトラン
    スと、該トランスの１次巻線に直列接続された、少なく
    とも１個のスイッチング素子と、前記トランスの１次巻
    線と前記スイッチング素子との接続点に接続された開閉
    手段と、該開閉手段の他方の端子に接続された電荷蓄積
    手段とを具備し、前記トランスの１次巻線に蓄積された
    励磁エネルギーを、前記スイッチング素子のオフ期間に
    前記開閉手段を介し、前記電荷蓄積手段に移すことによ
    り、前記電荷蓄積手段の両端から、前記２次巻線から得
    られる第１の出力とは別の、第２の出力を得る機能を有
    することを特徴とする多出力ＤＣ−ＤＣコンバータ。
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