JP2014212684A - 複合電子部品、その実装基板及びこれを含む電源安定化ユニット - Google Patents

Abstract

【課題】本発明は、複数の受動素子を備える複合電子部品に関する。
【解決手段】本発明は、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部を含む磁性体本体からなるインダクタとを含み上記電源を安定化させる電源安定化部と、安定化した上記電源を供給する出力端子と、を含み、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品を提供する。
【選択図】図４

Description

本発明は、複数の受動素子を備える複合電子部品に関する。

最近の電子機器は、軽薄短小化及び高性能化への要求につれ、そのサイズを最小化し多様な機能を備えることが求められている。

このような電子機器は、多様なサービスのニーズを満たすために、制限されたバッテリーのリソースの効率的な制御及び管理機能を担当する電力半導体基盤のＰＭＩＣを備えている。

しかしながら、電子機器に多様な機能を備えることにより、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）に備えられるＤＣ／ＤＣコンバーターの個数も増加しており、これにより、ＰＭＩＣの電源入力端、電源出力端にさらに備えられるべき受動素子の個数も増加している。

この場合、電子機器の部品の配置面積が増加するため、電子機器の小型化に制約がある。

また、ＰＭＩＣとその周辺の回路の配線パターンによってノイズが大きく発生する可能性がある。

韓国公開特許第２００３‐００１４５８６号公報

本発明は、駆動電源供給システムにおいて部品の実装面積を減少させることができる複合電子部品を提供することを目的とする。

また、本発明は、駆動電源供給システムにおいてノイズの発生を抑制することができる複合電子部品を提供することを目的とする。

本発明の一実施形態によれば、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部及び磁性体を含む磁性体本体からなるインダクタとを含み上記電源を安定化させる電源安定化部と、安定化した上記電源を供給する出力端子と、を含み、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品が提供される。

上記電源安定化部に入力される入力電力に対する出力電力の比（出力電力／入力電力）は８５％以上であれば良い。

上記電源安定化部を介して入出力される電源の周波数は１〜３０ＭＨｚであれば良い。

上記キャパシタの静電容量は１〜１００μＦであれば良い。

上記インダクタのインダクタンスは０．０１μＨ〜１．１μＨであれば良い。

上記複合電子部品の全体積に対する上記磁性体の体積の比（磁性体の体積／複合電子部品の体積）は５５％〜９５％であれば良い。

上記入力端子は、上記電源安定化部の一端面の一部に形成されることができる。

上記電源安定化部を介して入出力される電源の電流は０．１〜１０．０Ａであれば良い。

上記複合電子部品は、上記電源安定化部を接地と連結する接地端子部を含むことができる。

本発明の他の実施形態によれば、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部及び磁性体を含む磁性体本体からなるインダクタとが結合された複合体と、上記複合体の第１の端面に形成され上記インダクタの導電パターンと連結される入力端子と、上記複合体の第２の端面に形成され上記インダクタの導電パターン及びキャパシタの内部電極と連結される出力端子と、上記複合体の上下面、第１及び第２の側面のいずれか一つ以上に形成され上記キャパシタの内部電極と連結されるグラウンド端子と、を含み、上記インダクタと上記キャパシタは直列連結され、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品が提供される。

上記磁性体本体は導電パターンが形成された多数の磁性体層が積層された形態であり、上記導電パターンが上記コイル部を構成することができる。

上記インダクタは、上記磁性体本体が絶縁基板及び上記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜型であれば良い。

上記磁性体本体は、コア及び上記コアに巻き取られた巻線コイルを含む形態であれば良い。

上記複合体に入力される入力電力に対する出力電力の比（出力電力／入力電力）は８５％以上であれば良い。

上記複合体を介して入出力される電源の周波数は１〜３０ＭＨｚであれば良い。

上記キャパシタの静電容量は１〜１００μＦであれば良い。

上記インダクタのインダクタンスは０．０１μＨ〜１．１μＨであれば良い。

上記複合体の全体積に対する上記磁性体の体積の比（磁性体の体積／複合体の体積）は５５％〜９５％であれば良い。

上記入力端子は、上記複合体の第１の端面の一部に形成されることができる。

上記複合体を介して入出力される電源の電流は０．１〜１０．０Ａであれば良い。

上記内部電極は、上記複合体の第１及び第２の側面のいずれか一つ以上に露出したリードを有する第１の内部電極と、第２の端面に露出したリードを有する第２の内部電極と、を含むことができる。

上記インダクタは、上記キャパシタの上部に配置されることができる。

上記キャパシタは、上記インダクタの側面に配置されることができる。

本発明の他の実施形態によれば、携帯用モバイル機器の電源端に用いられ供給された電源の交流成分を抑制しリップル（Ｒｉｐｐｌｅ）を減少させる電源安定化電子部品において、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部及び磁性体を含む磁性体本体からなるインダクタとが一体に結合した電源安定化部と、上記電源安定化部の一端面に形成され電力管理部によって変換された電源の供給を受ける入力端子と、上記電源安定化部の一端面に形成され上記電源安定化部で安定化した上記電源を供給する出力端子と、を含み、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる複合電子部品が提供される。

本発明のさらに他の実施形態によれば、上部に電極パッドを有する印刷回路基板と、上記印刷回路基板の上に設置された上記複合電子部品と、上記電極パッドと上記複合電子部品を連結するハンダと、を含む複合電子部品の実装基板が提供される。

本発明のさらに他の実施形態によれば、バッテリーと、上記バッテリーから供給された電源を安定化する第１の電源安定化部と、上記第１の電源安定化部から提供された電源をスイッチング動作により変換する電力管理部と、上記電力管理部から提供された電源を安定化させる第２の電源安定化部と、を含み、上記第２の電源安定化部は複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部及び磁性体を含む磁性体本体からなるインダクタとを含む複合電子部品であり、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる電源安定化ユニットが提供される。

上記電力管理部は、１次側と２次側とが絶縁されるトランスと、上記トランスの１次側に位置し上記第１の電源安定化部から提供された電源をスイッチングするスイッチ部と、上記スイッチ部のスイッチング動作を制御するＰＷＭ ＩＣと、上記トランスの２次側に位置し上記変換された電源を整流する整流部と、を含むことができる。

本発明によれば、駆動電源供給システムにおいて部品の実装面積を減少させることができる複合電子部品を提供することができる。

また、本発明によれば、駆動電源供給システムにおいてノイズの発生を抑制することができる複合電子部品を提供することができる。

駆動電源が必要な所定の端子にバッテリー及び電力管理部を介して駆動電源を供給する駆動電源供給システムを示す図である。 電力管理部から出力された電源電圧の波形を示す図である。 電力管理部から出力された電源がパワーインダクタを経た後の電流波形を示す図である。 パワーインダクタを経た後の電源が第２のキャパシタを経た後の電圧波形を示す図である。 駆動電源供給システムの配置パターンを示す図である。 本発明の一実施例による複合電子部品の回路図である。 本発明の一実施例による複合電子部品を含む電源安定化ユニットの回路図をより詳細に示す図である。 本発明の他の実施例による複合電子部品の回路図である。 本発明のさらに他の実施例による複合電子部品の回路図である。 本発明の一実施例による複合電子部品を適用した駆動電源供給システムの配置パターンを示す図である。 本発明の一実施形態による複合電子部品を概略的に示す斜視図である。 図８の複合電子部品の第１の実施形態によるＡ‐Ａ'線に沿う断面図である。 図８の複合電子部品の第２の実施形態によるＡ‐Ａ'線に沿う断面図である。 図８の複合電子部品の第３の実施形態によるＡ‐Ａ'線に沿う断面図である。 図８の複合電子部品の第１の実施形態による積層形態を分解して示す概略斜視図である。 図８の複合電子部品のうち積層セラミックキャパシタに使用可能な内部電極を示す平面図である。 図８の複合電子部品の等価回路図である。 本発明の他の実施形態による複合電子部品を概略的に示す斜視図である。 図８の複合電子部品が印刷回路基板に実装された形態を示す斜視図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本発明の一実施形態による複合電子部品は、電力管理部によって変換された電源の供給を受ける入力端子と、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部及び磁性体を含む磁性体本体からなるインダクタとを含み上記電源を安定化させる電源安定化部と、安定化した上記電源を供給する出力端子と、を含み、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる。

本発明の一実施形態による複合電子部品は、電力管理部（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）と接続されて電源を安定化させる複数のインダクタ及びキャパシタの一部であるインダクタとキャパシタを一つの部品に複合した電子部品を意味する。

本発明の一実施形態によれば、上記電力管理部（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）によって変換された電源の供給を受けて安定化させる第２の電源安定化部のインダクタとキャパシタを一つの複合部品として形成したが、これに制限されず、上記電力管理部に接続される多数の部品を一つの複合型に具現することもできる。

したがって、上記複合電子部品は、上記電力管理部（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）に接続される一つのインダクタとキャパシタを一つに複合化した部品であるが、複数のインダクタとキャパシタを一つに複合化したアレイ型複合部品であっても良い。

上記複合電子部品は、電力管理部によって変換された電源の供給を受ける入力端子を含み、上記電源を安定化させ、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部及び磁性体を含む磁性体本体からなるインダクタとを備える電源安定化部を含む。

上述したように、上記複合電子部品は、上記電力管理部（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）に接続されるパワー用部品であり、一般の高周波フィルター用インダクタとキャパシタを複合した部品と比べ、後述するように素材及び容量等の差異によって設計及び製造工程等の多様な面において差異がある。

以下では、本発明の一実施形態による上記複合電子部品についてより具体的に説明する。

上記電源安定化部に入力される入力電力に対する出力電力の比（出力電力／入力電力）は８５％以上であることを特徴とする。

上記電源安定化部は、上述したように電力管理部によって電圧が変換された電源の供給を受けて上記電源を安定化させる役割を行い、モバイル機器では、制限されたバッテリー容量で電源を長時間供給するために、供給された入力電力に対する出力電力の比、即ち、電力効率が８５％以上でなければならない。

即ち、一般の高周波フィルター用インダクタとキャパシタを複合した部品とは異なり、本発明の一実施形態による複合電子部品は、後述するように、インダクタがインダクタンス０．０１μＨ〜１．１μＨのパワーインダクタであり、キャパシタが静電容量１〜１００μＦの高容量部品であり、入出力される電力の効率を８５％以上に具現することができる。

上記電源安定化部を介して入出力される電源の周波数は１〜３０ＭＨｚの範囲であることを特徴とする。

上記電源安定化部を介して入出力される電源のスイッチング周波数が低くなるほど、高電流用・高インダクタンス特性のインダクタが求められ、周波数が高くなるほど、高電流用・相対的に低インダクタンス特性のインダクタが求められる。

上記高周波数帯域に用いられる高電流用・相対的に低インダクタンス特性のインダクタの場合、インダクタ製品の小型化には有利であるが、スイッチング抵抗による電力損失によって電力効率が落ちるという問題が生じる。

したがって、本発明の一実施形態によれば、１〜３０ＭＨｚ程度の低周波帯域のスイッチング周波数が用いられる。

一般の高周波フィルター用インダクタとキャパシタを複合した部品は、信号線に用いられる部品であり、１００ＭＨｚ又は１ＧＨｚ以上の高周波領域で用いられるが、本発明の一実施形態による複合電子部品は、電源線に用いられる部品であり、１〜３０ＭＨｚの低周波領域で用いられることができる。

上記キャパシタは、特に制限されず、例えば、１〜１００μＦの静電容量を有する。

即ち、本発明の一実施形態による複合電子部品に含まれるキャパシタは、供給された電源のリップルを除去するために１〜１００μＦの静電容量を有する高容量製品である。

上記インダクタは、特に制限されず、例えば、０．０１μＨ〜１．１μＨのインダクタンスを有する。

携帯用モバイル機器は、小さくて軽くてバッテリーの使用時間が長いことが重要である。

上記の中で小さく製作する技術的観点からみて、上記インダクタを小型化するためには、ＤＣ‐ＤＣにおいてスイッチング損失抵抗を減らすことが重要である。

上記ＤＣ‐ＤＣにおいてスイッチング損失抵抗を低くすると、効率が改善されるため、クロック速度（Ｃｌｏｃｋ Ｓｐｅｅｄ）を上げることができ、上記クロック速度（Ｃｌｏｃｋ Ｓｐｅｅｄ）が上がると、インダクタのインダクタンスを減少させることができ、インダクタンスが減少すると、インダクタの内部のコイルの巻数を減らすことができるため、インダクタを小型化することができる。

即ち、本発明の一実施形態による複合電子部品に含まれるインダクタは、上記電力管理部で変換された電源の供給を受けて上記電源に含まれた低周波交流成分を抑制する役割を行うため、０．０１μＨ〜１．１μＨの高インダクタンス製品、特に、パワーインダクタ製品である。

本発明の一実施形態によれば、上記インダクタは、０．０１μＨ〜１．１μＨの高インダクタンス製品であり且つ小型化製品であり、スイッチング周波数が１〜３０ＭＨｚの低周波領域で高効率特性を有し且つ上記キャパシタとの結合が可能であるため、複合電子部品を具現することができる。

上記複合電子部品において、上記インダクタのインダクタンスが０．０１μＨ未満の場合は、電源のリップルが大きくなるため、問題が生じる可能性がある。

一方、携帯用モバイル機器に用いられる小型インダクタにおいて、インダクタンスが１．１μＨを超える場合は、上記インダクタンスを具現するためにコイルの巻数を増加させると、直流抵抗（Ｒｄｃ）が相対的に高くなり、ＤＣ‐ｂｉａｓ特性が落ちるため、効率が悪くなるという問題が生じる可能性がある。

したがって、本発明の一実施形態による複合電子部品の上記インダクタのインダクタンスは０．０１μＨ以上１．１μＨ以下であることを特徴とする。

一方、本発明の一実施形態によれば、上記複合電子部品に含まれるインダクタはコイル部及び磁性体を含む磁性体本体を含むことを特徴とする。

一般の高周波フィルター用インダクタとキャパシタとの複合部品の上記インダクタは、誘電体層及び上記誘電体層上に形成された導電パターンを含んで形成され、高インピーダンス（Ｉｍｐｅｄａｎｃｅ）の具現を目的とするが、本発明の一実施形態による複合電子部品のインダクタは、高インダクタンス（Ｉｎｄｕｃｔａｃｅ）を目的とするため、コイル部及び磁性体を含む磁性体本体を含むことができる。

上記のように、本発明の一実施形態によるインダクタは、コイル部及び磁性体からなる磁性体本体を含むことにより、高インダクタンスの効果が得られる。

上記複合電子部品の全体積に対する上記磁性体の体積の比（磁性体の体積／複合電子部品の体積）は５５％〜９５％であることを特徴とする。

上記複合電子部品の全体積に対する上記磁性体の体積の比（磁性体の体積／複合電子部品の体積）が５５％〜９５％を満たすように調節することにより、高いＤＣ‐ｂｉａｓ特性、低い直流抵抗（Ｒｄｃ）及びリップル（Ｒｉｐｐｌｅ）低減の効果が得られる。

上記複合電子部品の全体積に対する上記磁性体の体積の比（磁性体の体積／複合電子部品の体積）が５５％未満の場合は、スイッチング周波数が１〜３０ＭＨｚの低周波帯域で用いられるインダクタに求められる高電流用・高インダクタンス特性、即ち、高いＤＣ Ｂｉａｓ特性と低いＲｄｃ特性を有するインダクタを具現するのに問題が生じる可能性がある。

上記複合電子部品の全体積に対する上記磁性体の体積の比（磁性体の体積／複合電子部品の体積）が９５％を超える場合は、キャパシタの容量及び性能の低下によってリップルの低減に問題が生じる可能性がある。

上記入力端子は上記電源安定化部の一端面の一部に形成されることを特徴とする。

本発明の一実施形態によれば、上記入力端子は、上記電源安定化部の一端面の一部に形成されてインダクタの自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の低下を防止することができる。

本発明の一実施形態のようにインダクタとキャパシタとを結合した複合電子部品において、上記入力端子が上記電源安定化部の一端面に形成される場合は、上記入力端子と上記インダクタのコイル部、上記キャパシタの内部電極又は上記インダクタのコイル部と上記キャパシタの内部電極との間で寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）が発生する可能性がある。

上記寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）によって上記インダクタの自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動するという問題が生じる可能性がある。

上記のように自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動する場合は、本発明の一実施形態で用いられるインダクタの周波数領域が狭くなるという問題が生じる可能性がある。

即ち、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）以上の高周波領域ではインダクタの機能が発現されないため、自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）が低周波の方に移動する場合は使用可能な周波数領域が制限されるという問題が生じる。

しかしながら、本発明の一実施形態によれば、上記入力端子が上記電源安定化部の一端面の一部に形成されるため、上記入力端子の面積が小さいことからインダクタのコイル部とキャパシタの内部電極との間で発生する寄生キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）を最小化して自己共振周波数（Ｓｅｌｆ Ｒｅｓｏｎａｎｔ Ｆｒｅｑｕｅｎｃｙ、ＳＲＦ）の変化を防止することができる。

本発明の一実施形態による複合電子部品において、上記入力端子は、上記電源安定化部の一端面の一部に形成されるが、特に制限されず、一端面全体に形成されても良い。

上記電源安定化部を介して入出力される電源の電流は０．１〜１０．０Ａであることを特徴とする。

一般の高周波用インダクタとキャパシタとの複合部品とは異なり、本発明の一実施形態による複合電子部品は、低周波用であり、上記電源安定化部を介して入出力される電源の電流が０．１〜１０．０Ａであることを特徴とするが、特に制限されない。

一方、本発明の一実施形態によれば、上記複合電子部品は、上記インダクタと上記キャパシタとが結合された形態であり、上記インダクタとキャパシタとの結合面の面積整合度が９５％以上であることを特徴とする。

上記インダクタとキャパシタとの結合面の面積整合度は、各部品の結合面の面積が一致する場合を１００としたとき、面積が一致する程度を意味する。

上記インダクタとキャパシタとの結合面の面積が９５％以上整合するため、上記複合電子部品を基板に実装するときの不良率を最小化することができる。

具体的には、上記複合電子部品を基板に実装するときに真空設備によって行われ上記インダクタとキャパシタとの結合面の面積が９５％以上整合するように調節することにより、上記複合電子部品を基板に実装するときの不良率を最小化することができる。

上記インダクタとキャパシタとの結合面の面積が一致する程度が９５％未満の場合は、上記複合電子部品を基板に実装するときに上記部品全体に真空が均一に行われない可能性があるため、複合電子部品の実装不良、実装時の倒れ等の問題が生じる可能性がある。

以下では、添付の図面を参照して、本発明の一実施形態による複合電子部品をより詳細に説明する。

図１は、駆動電源が必要な所定の端子にバッテリー及び電力管理部を介して駆動電源を供給する駆動電源供給システムを示す図である。

図１を参照すると、上記駆動電源供給システムは、バッテリー３００と、第１の電源安定化部４００と、電力管理部５００と、第２の電源安定化部６００と、を含むことを特徴とする。

上記バッテリー３００は、上記電力管理部５００に電源を供給する役割を行う。ここでは、上記バッテリー３００が上記電力管理部５００に供給する電源を第１の電源と定義する。

上記第１の電源安定化部４００は、上記第１の電源Ｖ１を安定化させ、安定化した第１の電源を電力管理部に供給することができる。具体的には、上記第１の電源安定化部４００は、バッテリー３００と電力管理部５００の連結端子及び接地の間に形成されたキャパシタＣ１を含むことができる。上記キャパシタＣ１は、第１の電源に含まれたリップルを減少させることができる。

また、上記キャパシタＣ１は、電荷を充電することができる。また、上記キャパシタＣ１は、上記電力管理部５００が瞬間的に大きな電流を消費する場合、充電された電荷を放電させて上記電力管理部５００の電圧変動を抑制することができる。

上記キャパシタＣ１は誘電体層の積層数が３００層以上の高容量キャパシタであることが好ましい。

上記電力管理部５００は、電子機器に入る電力を当該電子機器に合わせて変換させ、電力を分配、充電、制御する役割を行う。したがって、上記電力管理部５００は、通常、ＤＣ／ＤＣコンバーターを備えることができる。

また、上記電力管理部５００は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＰＭＩＣ）として具現されることができる。

上記電力管理部５００は、上記第１の電源Ｖ１を第２の電源Ｖ２に変換することができる。上記第２の電源Ｖ２は、電力管理部５００の出力端と連結されて駆動電源の供給を受けるＩＣ等の活性素子が必要とする電源である。

上記第２の電源安定化部６００は、上記第２の電源Ｖ２を安定化させ、安定化した第２の電源を出力端Ｖｄｄに伝達することができる。上記出力端Ｖｄｄには、上記電力管理部５００から駆動電源の供給を受けるＩＣ等の活性素子が連結される。

具体的には、上記第２の電源安定化部６００は、電力管理部５００と出力端Ｖｄｄの間に直列に連結されたインダクタＬ１を含む。また、上記第２の電源安定化部６００は、電力管理部５００と出力端Ｖｄｄの連結端子及び接地の間に形成されたキャパシタＣ２を含む。

上記第２の電源安定化部６００は、上記第２の電源Ｖ２に含まれた交流成分を抑制し、供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる。

また、上記第２の電源安定化部６００は、出力端Ｖｄｄに安定的に電源を供給することができる。

上記インダクタＬ１は大容量電流に適用可能なパワーインダクタであることが好ましい。

上記パワーインダクタとは、直流電流を加えたときに一般のインダクタよりも容量（Ｉｎｄｕｃｔａｎｃｅ）変化の小さい高効率性のインダクタのことである。即ち、パワーインダクタは、一般のインダクタの機能に加えて、ＤＣバイアス特性（直流電流の印加時のインダクタンスの変化）も含む。

即ち、本発明の一実施形態による複合電子部品は、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）に用いられるものであって、一般のインダクタではなく、直流電流を加えたときに容量（Ｉｎｄｕｃｔａｎｃｅ）変化の小さい高効率性のインダクタであるパワーインダクタを含む。

また、上記キャパシタＣ２は高容量キャパシタであることが好ましい。

図２ａは電力管理部５００から出力された電源電圧の波形を示す図であり、図２ｂは電力管理部５００から出力された電源がパワーインダクタＬ１を経た後の電流波形を示す図であり、図２ｃはパワーインダクタＬ１を経た後の電源が第２のキャパシタＣ２を経た後の電圧波形を示す図である。

図１及び図２ａを参照すると、電力管理部５００は、第１の電源安定化部４００を経て入力される第１の電圧Ｖ１を第２の電圧Ｖ２に変換することができる。

例えば、第１の電源安定化部４００は、バッテリー３００によって印加される電圧のリップルを減少させ、ＤＣ第１の電圧Ｖ１を電力管理部５００に供給することができる。

上記電力管理部５００は、上記第１の電源安定化部４００を経て入力されるＤＣ第１の電圧Ｖ１の供給を受けて第２の電圧Ｖ２に変換することができる。この際、図２ａを参照すると、上記第２の電圧Ｖ２は、ＰＷＭ電圧（ＡＣ電圧）であれば良い。その後、上記電力管理部５００は、上記第２の電圧Ｖ２を第２の電源安定化部６００に提供することができる。

第２の電源安定化部６００は、コイル部を含む磁性体本体からなるパワーインダクタＬ１と、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなる第２のキャパシタＣ２と、を備えることができる。また、上記第２の電源安定化部６００は、上記電力管理部５００から提供された第２の電圧Ｖ２の交流成分を抑制し、リップルを減少させることができる。

即ち、上記パワーインダクタＬ１は上記第２の電圧Ｖ２の交流成分を抑制し、上記第２のキャパシタＣ２は上記第２の電圧Ｖ２のリップルを減少させることができる。

図２ｂを参照すると、ＰＷＭ電圧である第２の電圧Ｖ２は、上記パワーインダクタＬ１を経た後に上記交流成分が抑制されることができる。したがって、図２ａに示されている第２の電圧Ｖ２の波形は、図２ｂの形態に変換されることができる。

図２ｃを参照すると、パワーインダクタＬ１を経た後の第２の電圧Ｖ２は、第２のキャパシタＣ２を経ながらリップルが減少することができる。したがって、図２ｂに示されている第２の電圧Ｖ２の電流波形は、図２ｃの電圧の形態に変換されることができる。この際、上記第２の電圧Ｖ２のリップルをより効果的に減少させるために、第２のキャパシタＣ２の静電容量は１〜１００μＦの高容量キャパシタであれば良い。

したがって、本発明による複合電子部品は、第２の電圧Ｖ２の交流成分を抑制するパワーインダクタＬ１と第２の電圧Ｖ２のリップルを減少させる第２のキャパシタＣ２とを備える第２の電源安定化部６００を含むことにより、第２の電源安定化部６００に入力される入力電力に対する出力電力の比を８５％以上とすることができる。

図３は、駆動電源供給システムの配置パターンを示す図である。

図３を参照すると、電力管理部５００、パワーインダクタＬ１、第２のキャパシタＣ２の配置パターンが確認できる。

通常、電力管理部５００（ＰＭＩＣ）は、数個〜数十個のＤＣ／ＤＣコンバーターを備えることができる。また、上記ＤＣ／ＤＣコンバーターの機能を具現するために、一つのＤＣ／ＤＣコンバーターごとにパワーインダクタ及び高容量キャパシタが必要である。

図３を参照すると、電力管理部５００は、所定の端子Ｎ１、Ｎ２を備えることができる。上記電力管理部５００は、バッテリーから電源の供給を受け、ＤＣ／ＤＣコンバーターを用いて上記電源を変換することができる。また、上記電力管理部５００は、第１の端子Ｎ１を介して変換された電源を供給することができる。上記第２の端子Ｎ２は接地端子である。

ここで、第１のパワーインダクタＬ１と第２のキャパシタＣ２は、第１の端子Ｎ１から電源の供給を受け、これを安定化させて第３の端子Ｎ３を介して駆動電源を供給するため、第２の電源安定化部の機能を行うことができる。

図３の第４〜第６の端子Ｎ４〜Ｎ６は第１〜第３の端子Ｎ１〜Ｎ３と同じ機能を行うため、その具体的な説明を省略する。

駆動電源供給システムのパターン設計において重要な点は、電力管理部とパワーインダクタと高容量キャパシタをできるだけ近くに配置しなければならないということである。また、電源線の配線を短く且つ厚く設計することが必要である。

これは、上記のような要件が満たされなければ、部品の配置面積を減少させることができず、ノイズの発生を抑制させることができないためである。

電力管理部５００の出力端の個数が少ない場合は、パワーインダクタと高容量キャパシタを近くに配置するのに大きな問題がない。しかしながら、電力管理部５００の多様な出力を用いなければならない場合は、部品の密集度によってパワーインダクタと高容量キャパシタの配置が正常的に行われることができない。また、電源の優先順位によってパワーインダクタと高容量キャパシタを最適な状態で配置することができなくなる可能性がある。

例えば、パワーインダクタ及び高容量キャパシタの素子のサイズが大きいため、実際の素子の配置時に電源線、信号線が不可避に長くなる可能性がある。

パワーインダクタと高容量キャパシタが最適な状態で配置されない場合は、各素子間の間隔及び電源線が長くなり、これにより、ノイズが発生する可能性がある。上記ノイズは、電源供給システムに悪い影響を及ぼす可能性がある。

図４は、本発明の一実施例による複合電子部品の回路図である。

図４を参照すると、上記複合電子部品７００は、入力端子部Ａ（入力端子）と、電源安定化部と、出力端子部Ｂ（出力端子）と、接地端子部Ｃ（グラウンド端子）と、を含む。

上記電源安定化部は、パワーインダクタＬ１と、第２のキャパシタＣ２と、を含む。

上記複合電子部品７００は、前述した第２の電源安定化部の機能を行うことができる素子である。

上記入力端子部Ａは、上記電力管理部５００によって変換された電源の供給を受けることができる。

上記電源安定化部は、上記入力端子部Ａから供給された電源を安定化させることができる。

上記出力端子部Ｂは、安定化した上記電源を出力端Ｖｄｄに供給することができる。

上記接地端子部Ｃは、上記電源安定化部をグラウンドと連結することができる。

一方、上記電源安定化部は、上記入力端子部Ａと上記出力端子部Ｂの間に連結されたパワーインダクタＬ１と、上記接地端子部Ｃと上記出力端子部Ｂの間に連結された第２のキャパシタＣ２と、を含む。

図４を参照すると、上記パワーインダクタＬ１と上記第２のキャパシタＣ２が出力端子部Ｂを共有することにより、パワーインダクタＬ１と第２のキャパシタＣ２との間隔を減らすことができる。

このように、上記複合電子部品７００は、電力管理部５００の出力電源端に備えられるパワーインダクタと大容量キャパシタを一つの部品に具現したものである。したがって、上記複合電子部品７００は、素子の集積度が向上する。

図５は、本発明の一実施例による複合電子部品を含む電源安定化ユニットの回路図をより詳細に示す図である。

図５を参照すると、本発明による複合電子部品を含む電源安定化ユニットは、バッテリー３００と、上記バッテリー３００から供給された電源を安定化する第１の電源安定化部４００と、上記第１の電源安定化部４００から提供された電源をスイッチング動作により変換する電力管理部５００と、上記電力管理部５００から提供された電源を安定化させる第２の電源安定化部６００と、を含むことができる。

この際、上記電力管理部５００は、１次側と２次側とが絶縁されるトランスと、上記トランスの１次側に位置し上記第１の電源安定化部から提供された電源をスイッチングするスイッチ部と、上記スイッチ部のスイッチング動作を制御するＰＷＭ ＩＣと、上記トランスの２次側に位置し上記変換された電源を整流する整流部と、を含むことができる。

即ち、上記電力管理部５００は、第１の電源安定化部４００から提供された電源、例えば、第１の電圧Ｖ１をスイッチ部のスイッチング動作により第２の電圧Ｖ２に変換することができる。この際、電力管理部５００の構成のうちＰＷＭ ＩＣは、第１の電圧Ｖ１を第２の電圧Ｖ２に変換できるように上記スイッチ部のスイッチング動作を制御することができる。

その後、第２の電圧Ｖ２は、上記整流部、例えば、ダイオード素子Ｄ１によって整流されて第２の電源安定化部６００に提供されることができる。

一方、上記第２の電源安定化部６００は、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタＣ２と、コイル部及び磁性体を含む磁性体本体からなるインダクタＬ１と、を含む複合電子部品でもある。また、上記インダクタＬ１は供給された第２の電圧Ｖ２の交流成分を抑制し、上記キャパシタＣ１は上記供給された第２の電圧Ｖ２のリップルを減少させることができる。

図６ａは本発明の他の実施例による複合電子部品の回路図であり、図６ｂは本発明のさらに他の実施例による複合電子部品の回路図である。

本発明の他の実施例による複合電子部品の構成のうち第２の電源安定化部６００は、図６ａを参照すると、集積回路７００の入力側に位置することもでき、図６ｂを参照すると、上記集積回路が複数の場合は第１及び第２の集積回路７００、７５０のそれぞれの入力側に複数の第２の電源安定化部６００が位置することもできる。

図７は、本発明の一実施例による複合電子部品を適用した駆動電源供給システムの配置パターンを示す図である。

図７を参照すると、図３の第２のキャパシタＣ２とパワーインダクタＬ１が本発明の一実施例による複合電子部品に代替されたことが確認できる。

前述したように、上記複合電子部品は、第２の電源安定化部の機能を行うことができる。

また、第２のキャパシタＣ２とパワーインダクタＬ１を本発明の一実施例による複合電子部品に代替することにより、配線の長さを最小化することができる。また、配置される素子の個数が減少することにより、素子の配置の最適化が可能となる。

即ち、本発明の一実施例によれば、電力管理部とパワーインダクタと高容量キャパシタをできるだけ近くに配置し、電源線の配線を短く且つ厚く設計することができるため、ノイズを低減することができる。

なお、電子機器メーカーは、消費者のニーズを満たすために、電子機器に備えられるＰＣＢのサイズを減らす努力をしている。よって、ＰＣＢに実装されるＩＣの集積度を高くすることが求められている。これについては、本発明の一実施例による複合電子部品のように複数の素子を一つの複合部品に構成することにより、上記のようなニーズを満たすことができる。

また、本発明の一実施例によれば、二つの部品（第２のキャパシタ、パワーインダクタ）を一つの複合電子部品に具現することにより、ＰＣＢの実装面積を減少させることができる。本実施例によれば、既存の配置パターンに対して約１０〜３０％の実装面積減少効果を奏する。

また、本発明の一実施例によれば、上記電力管理部５００は、駆動電源の供給を受けるＩＣに最短配線で電源を供給することができる。

[複合電子部品]
以下では、添付の図面を参照して、本発明の好ましい実施形態を説明する。

なお、本発明の実施例を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。

図８は本発明の一実施形態による複合電子部品を概略的に示す斜視図であり、図９は図８の複合電子部品の第１の実施形態によるＡ‐Ａ'線に沿う断面図であり、図１０は図８の複合電子部品の第２の実施形態によるＡ‐Ａ'線に沿う断面図であり、図１１は図８の複合電子部品の第３の実施形態によるＡ‐Ａ'線に沿う断面図であり、図１２は図８の複合電子部品の第１の実施形態による積層形態を分解して示す概略斜視図であり、図１３は図８の複合電子部品のうち積層セラミックキャパシタに使用可能な内部電極を示す平面図である。

図８〜図１３を参照すると、本発明の一実施形態による複合電子部品１は、複数の誘電体層１１と上記誘電体層１１を介して対向して配置される内部電極３１、３２とが積層されたセラミック本体からなるキャパシタ１０と、コイル部４０を含む磁性体本体からなるインダクタ２０と、が結合された複合体３０を含む。

本実施形態において、上記複合体３０は、対向する第１の主面及び第２の主面と、上記第１の主面と第２の主面を連結する第１の側面及び第２の側面と、第１の端面及び第２の端面と、を有する。

上記複合体３０は、その形状に特別な制限はないが、図示のように六面体状であることを特徴とする。

上記複合体３０は、その形成方法に特別な制限はなく、上記キャパシタ１０とインダクタ２０とが結合されて形成されることができる。

例えば、上記複合体３０は、特に制限されず、別途に製作された上記キャパシタ１０とインダクタ２０とを導電性接着剤又は樹脂等で結合して形成されることもでき、上記キャパシタ１０を構成するセラミック本体とインダクタ２０を構成する磁性体本体を順次積層して形成されることもできる。

一方、本発明の一実施形態によれば、上記インダクタ２０は、上記キャパシタ１０の上部に配置されるが、これに限定されず、多様に配置されても良い。

以下では、上記複合体３０を構成するキャパシタ１０とインダクタ２０について具体的に説明する。

本発明の一実施形態によれば、上記インダクタ２０を構成する磁性体本体は、コイル部４０を含む。

上記インダクタ２０は、特に制限されず、例えば、積層型インダクタ、薄膜型インダクタ又は巻線型インダクタであっても良く、他に、レーザーヘリキシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）型インダクタ等であっても良い。

上記積層型インダクタとは、薄いフェライト又はガラスセラミックシートに電極を厚膜印刷し、ビアホールを介して多様な層のコイルパターンが印刷されたシートを積層したり内部導線を連結したりする方式で製造されるインダクタのことである。

上記薄膜型インダクタとは、セラミック基板の上にコイル導線を薄膜スパッタリングやメッキで形成させ、フェライト材料で充填して製造されるインダクタのことである。

上記巻線型インダクタとは、コアに線材（コイル導線）を巻き取って製造されるインダクタのことである。

上記レーザーヘリキシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）型インダクタとは、セラミックボビンに電極層をスパッタリングやメッキで形成させた後、レーザーヘリキシング（Ｌａｓｅｒ Ｈｅｌｉｘｉｎｇ）によってコイル状を形成し、外部保護膜樹脂で端子処理したインダクタのことである。

図９を参照すると、本発明の第１の実施形態による複合電子部品において、上記インダクタ２０は積層型インダクタである。

具体的には、上記磁性体本体は、導電パターン４１が形成された多数の磁性体層２１が積層された形態であり、上記導電パターン４１が上記コイル部４０を構成する。

図１０を参照すると、本発明の第２の実施形態による複合電子部品において、上記インダクタ２０は薄膜型インダクタである。

具体的には、上記インダクタ２０は、上記磁性体本体が絶縁基板２３及び上記絶縁基板２３の少なくとも一面に形成されたコイルを含む薄膜型である。

上記磁性体本体は、上記コイルが少なくとも一面に形成された絶縁基板２３の上下部に磁性体２２を充填して形成される。

図１１を参照すると、本発明の第３の実施形態による複合電子部品において、上記インダクタ２０は巻線型インダクタである。

具体的には、上記インダクタ２０において、上記磁性体本体は、コア２４及び上記コア２４に巻き取られた巻線コイルを含む形態である。

以下では、上記第１から第３の実施形態による複合電子部品のうち、第１の実施形態による複合電子部品の上記インダクタ２０が積層型インダクタの場合についてより詳細に説明する。

上記磁性体本体は、磁性体グリーンシート２１ｂ〜２１ｊ上に導電パターン４１を印刷し、上記導電パターン４１が形成された多数の磁性体グリーンシート２１ｂ〜２１ｊを積層した後、上部及び下部に磁性体グリーンシート２１ａ、２１ｋをさらに積層し焼結することにより製造される。

上記磁性体には、Ｎｉ‐Ｃｕ‐Ｚｎ系、Ｎｉ‐Ｃｕ‐Ｚｎ‐Ｍｇ系、Ｍｎ‐Ｚｎ系フェライト系材料を用いることができるが、これに制限されない。

図１２を参照すると、磁性体グリーンシート２１ｂ〜２１ｊ上に導電パターン４１を印刷し乾燥した後、上部及び下部に磁性体グリーンシート２１ａ、２１ｋを積層することにより磁性体本体を形成する。

上記磁性体本体内の上記導電パターン４１は、積層方向にコイルパターンを形成するように多数（４１ａ〜４１ｆ）が積層される。

上記導電パターン４１は、銀（Ａｇ）を主成分とする導電ペーストを所定厚さで印刷して形成されることができる。

上記導電パターン４１は、長さ方向の両端部に形成される第１の入力端子及び出力端子５１、５２に電気的に連結される。

上記導電パターン４１は、上記第１の入力端子５１及び出力端子５２と電気的に接続されるリードを備えることができる。

上記導電パターン４１のうち一つの導電パターン４１ａは、磁性体層２１ｂに形成されるビア電極によって、磁性体層２１を介して配置される他の導電パターン４１ｂと電気的に連結され、積層方向にコイルパターンを形成する。

本発明の一実施形態において、上記コイルパターンは、特に限定されず、インダクタの容量に合わせて設計されても良い。

即ち、上記複合体の第２の端面に露出するリードを有する第１の導電パターン４１ａと第１の端面に露出するリードを有する第６の導電パターン４１ｆの間に第２から第５の導電パターン４１ｂ〜４１ｅがコイル形態をなして積層され、各導電パターンは上述したように各磁性体に形成されるビア電極によって互いに連結される。

図１２には上記第２から第５の導電パターン４１ｂ〜４１ｅがそれぞれ二つずつ繰り返されることが示されているが、これに制限されず、本発明の目的に応じてその数に制限はない。

一方、上記キャパシタ１０を構成する上記セラミック本体は、複数の誘電体層１１ａ〜１１ｄが積層されることにより形成され、上記セラミック本体内には、複数の内部電極３１、３２（順に第１の内部電極、第２の内部電極）が誘電体層を介して互いに分離されて配置される。

上記誘電体層１１は、セラミックパウダー、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミックパウダーは、高誘電率を有する物質であり、特に制限されないが、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料等であれば良い。

一方、本発明の一実施形態によれば、上記内部電極は、上記複合体３０の第１及び第２の側面のいずれか一つ以上に露出したリード３１ａ、３１ｂを有する第１の内部電極３１と、第２の端面に露出したリード３２ａを有する第２の内部電極３２と、を含むことができるが、特に制限されない。

具体的には、上記キャパシタ１０を構成する上記セラミック本体は、複数の誘電体層１１ａ〜１１ｄを積層して形成される。

上記複数の誘電体層１１ａ〜１１ｄの一部の誘電体層１１ｂ、１１ｃ上には第１及び第２の内部電極３１、３２が形成されて積層される。

本発明の一実施形態によれば、上記第１及び第２の内部電極３１、３２は、導電性金属を含む導電性ペーストで形成されるが、これに制限されない。

上記導電性金属は、特に制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であれば良い。

誘電体層１１を形成するセラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法のような印刷法により導電性ペーストで第１及び第２の内部電極３１、３２を印刷することができる。

内部電極が印刷されたセラミックグリーンシートを交互に積層し焼成してセラミック本体を形成する。

図１３には上記第１及び第２の内部電極３１、３２のパターンの形状が示されているが、これに制限されず、多様な変形が可能である。

上記キャパシタは、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）から供給される電圧を調節する役割を行う。

本発明の一実施形態による複合電子部品１は、上記複合体３０の第１の端面に形成され上記インダクタ２０のコイル部４０と連結される入力端子５１と、上記複合体３０の第２の端面に形成され上記インダクタ２０のコイル部４０及びキャパシタ１０の第２の内部電極３２と連結される出力端子５２と、上記複合体３０の上下面、第１及び第２の側面のいずれか一つ以上に形成され上記キャパシタ１０の第１の内部電極３１と連結されるグラウンド端子５３と、を含む。

上記入力端子５１と上記出力端子５２が上記インダクタ２０のコイル部と連結されて、上記複合電子部品内でインダクタの役割を行う。

また、上記出力端子５２が上記キャパシタ１０の第２の内部電極３２と連結され、上記グラウンド端子５３が上記キャパシタ１０の第１の内部電極３１と連結されて、上記複合電子部品内でキャパシタの役割を行う。

上記入力端子５１、出力端子５２及びグラウンド端子５３は、導電性金属を含む導電性ペーストで形成される。

上記導電性金属は、特に制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、又はこれらの合金であれば良い。

上記導電性ペーストは、絶縁性物質をさらに含むことができる。上記絶縁性物質は、例えば、ガラスであれば良いが、特に制限されない。

上記入力端子５１、出力端子５２及びグラウンド端子５３は、その形成方法に特別な制限はなく、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）する方法で形成されることもでき、メッキ等の他の方法で形成されることもできる。

本発明の他の実施形態による複合電子部品において、上記インダクタ２０は供給された電源の交流成分を抑制し、上記キャパシタ１０は上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる。

図１４は、図８の複合電子部品の等価回路図である。

図１４を参照すると、上記の入力端子、出力端子及びグラウンド端子の各部品との連結により、上記インダクタ２０と上記キャパシタ１０は直列連結される。

本発明の一実施形態による複合電子部品は、従来とは異なり、上記インダクタ２０とキャパシタ１０とが結合されているため、インダクタ２０とキャパシタ１０との距離を最短距離に設計することができ、これにより、ノイズが低減するという効果を有する。

また、上記インダクタ２０とキャパシタ１０とが結合されているため、電力管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ、ＰＭＩＣ）における実装面積を最小化して実装空間の確保に優れるという効果を有する。

また、実装時の費用を減らすことができるという効果も有する。

上記複合体に入力される入力電力に対する出力電力の比（出力電力／入力電力）は８５％以上であれば良い。

上記複合体を介して入出力される電源の周波数は１〜３０ＭＨｚであれば良い。

上記キャパシタの静電容量は１〜１００μＦであれば良い。

上記インダクタのインダクタンスは０．０１μＨ〜１．１μＨであれば良い。

上記複合体の全体積に対する上記磁性体の体積の比（磁性体の体積／複合体の体積）は５５％〜９５％であれば良い。

上記入力端子は、上記複合体の第１の端面の一部に形成されることができる。

上記複合体を介して入出力される電源の電流は０．１〜１０．０Ａであれば良い。

図１５は、本発明の他の実施形態による複合電子部品を概略的に示す斜視図である。

図１５を参照すると、本発明の他の実施形態による複合電子部品１００は六面体状の複合体１３０を含み、上記複合体１３０はキャパシタ１１０とインダクタ１２０とが結合されて形成され、上記キャパシタ１１０は上記インダクタ１２０の側面に配置される。

上記本発明の他の実施形態による複合電子部品１００は、上記キャパシタ１１０が上記インダクタ１２０の両側面に配置される以外は上述した本発明の一実施形態による複合電子部品１の特徴と同じであるため、ここではその詳細な説明を省略する。

一方、本発明の他の実施形態による複合電子部品は、携帯用モバイル機器の電源端に用いられ供給された電源の交流成分を抑制しリップル（Ｒｉｐｐｌｅ）を減少させる電源安定化電子部品において、複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部を含む磁性体本体からなるインダクタとが一体に結合した電源安定化部と、上記電源安定化部の一端面に形成され電力管理部によって変換された電源の供給を受ける入力端子と、上記電源安定化部の一端面に形成され上記電源安定化部で安定化した上記電源を供給する出力端子と、を含み、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させることができる。

下記の表１は、複合電子部品の全体積に対する上記磁性体の体積の比（磁性体の体積／複合電子部品の体積）によるＤＣ‐ｂｉａｓ特性、直流抵抗（Ｒｄｃ）及びリップル（Ｒｉｐｐｌｅ）減少特性判定結果を示したものである。

本テストは、０．４７μＨのインダクタンスを有するインダクタと２２μＦの容量を有するキャパシタとを結合した複合電子部品に対して行われ、上記複合電子部品の全体積に対する上記インダクタの磁性体の体積の比を変化させながら行われた。

上記０．４７μＨのインダクタンスを有するインダクタと２２μＦの容量を有するキャパシタは、モバイル機器に用いられる最も低いインダクタンスを有するインダクタと最も高い容量を有するキャパシタを意味する。

即ち、本テストは上記複合電子部品において最も過酷な条件下で行われたものであり、インダクタンスを最小化しキャパシタの容量を最大化しても上記の条件を超えることはできない。

上記ＤＣ‐ｂｉａｓ特性は一定の電流以上がインダクタに印加される場合に全インダクタンスが設計値の７０％となるレベルを有し、それ以下のレベルに落ちる場合を不良と判定した。

即ち、本実施例では、０．４７μＨのインダクタンスを有するインダクタが用いられたため、この値の７０％である０．３２９μＨ以下の場合を不良と判定した。

上記直流抵抗（Ｒｄｃ）が５０ｍΩ以上となると、効率が８５％以下となり、効率低下によってモバイル機器への使用が困難になるため、直流抵抗（Ｒｄｃ）が５０ｍΩ以上の場合を不良と判定した。

上記リップル（Ｒｉｐｐｌｅ）減少特性はＶｐ‐ｐ（ｐｅａｋ ｔｏ ｐｅａｋ）測定結果により判定し、Ｖｐ‐ｐが基準電圧に対して１０％以上の場合を不良と判定した。

＊：比較例

上記の表１を参照すると、サンプル１及び２は、複合電子部品の全体積に対する磁性体の体積の比（磁性体の体積／複合電子部品の体積）が５５％未満のものであり、０．４７μＨの７０％である０．３２９μＨ以下であるため、ＤＣ‐ｂｉａｓ特性が不良であり、直流抵抗（Ｒｄｃ）が５０ｍΩ以上と不良であることが分かる。

また、サンプル１０は、複合電子部品の全体積に対する磁性体の体積の比（磁性体の体積／複合電子部品の体積）が９５％を超えるものであり、リップル（Ｒｉｐｐｌｅ）減少特性が不良であることが分かる。

これに対し、複合電子部品の全体積に対する磁性体の体積の比（磁性体の体積／複合電子部品の体積）が本発明の数値範囲である５５％〜９５％を満たすサンプル３〜９は、ＤＣ‐ｂｉａｓ特性、直流抵抗（Ｒｄｃ）及びリップル（Ｒｉｐｐｌｅ）減少特性の全てに優れることが分かる。

[複合電子部品の実装基板]
図１６は、図８の複合電子部品が印刷回路基板に実装された形態を示す斜視図である。

図１６を参照すると、本実施形態による複合電子部品１の実装基板２００は、複合電子部品１が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に形成された三つ以上の電極パッド２２１、２２２、２２３と、を含む。

上記電極パッドは、上記複合電子部品の入力端子５１、出力端子５２及びグラウンド端子５３とそれぞれ連結される第１から第３の電極パッド２２１、２２２、２２３からなる。

この際、複合電子部品１の上記入力端子５１、出力端子５２及びグラウンド端子５３はそれぞれ第１から第３の電極パッド２２１、２２２、２２３の上に接触するように位置した状態でハンダ２３０によって印刷回路基板２１０と電気的に連結されることができる。

[電源安定化ユニット]
本発明のさらに他の実施形態による複合電子部品を含む電源安定化ユニットは、バッテリーと、上記バッテリーから供給された電源を安定化する第１の電源安定化部と、上記第１の電源安定化部で変換された電源が供給され複数のＤＣ／ＤＣコンバーターとスイッチング素子を備える電力管理部と、上記電力管理部で変換された電源の供給を受けて電源を安定化させる第２の電源安定化部と、を含み、上記第２の電源安定化部は複数の誘電体層と上記誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部及び磁性体を含む磁性体本体からなるインダクタとを含む複合電子部品であり、上記インダクタは供給された電源の交流成分を抑制し、上記キャパシタは上記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１、１００、７００ 複合電子部品
１０、１１０ キャパシタ
２０、１２０ インダクタ
３０、１３０ 複合体
１１ 誘電体層
２１ 磁性体層
２２ 磁性体
２３ 基板
２４ コア
３１、３２ 内部電極
３１ａ、３１ｂ、３２ａ リード
４０ コイル部
４１ 導電パターン
５１、１５１ 入力端子
５２、１５２ 出力端子
５３、１５３ グラウンド端子
３００ バッテリー
４００ 第１の電源安定化部
５００ 電力管理部
６００ 第２の電源安定化部

Claims (27)

1. 電力管理部によって変換された電源の供給を受ける入力端子と、
   複数の誘電体層と前記複数の誘電体層の各々の誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタと、コイル部及び磁性体を含む磁性体本体からなるインダクタとを含み、前記電源を安定化させる電源安定化部と、
   安定化した前記電源を供給する出力端子と、
   を含み、
   前記インダクタは供給された電源の交流成分を抑制し、前記キャパシタは前記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる、複合電子部品。
2. 前記電源安定化部に入力される入力電力に対する出力電力の比（出力電力／入力電力）は８５％以上である、請求項１に記載の複合電子部品。
3. 前記電源安定化部を介して入出力される電源の周波数は１〜３０ＭＨｚである、請求項１または２に記載の複合電子部品。
4. 前記キャパシタの静電容量は１〜１００μＦである、請求項１から３のいずれか一項に記載の複合電子部品。
5. 前記インダクタのインダクタンスは０．０１μＨ〜１．１μＨである、請求項１から４のいずれか一項に記載の複合電子部品。
6. 前記複合電子部品の全体積に対する前記磁性体の体積の比（磁性体の体積／複合電子部品の体積）は５５％〜９５％である、請求項１から５のいずれか一項に記載の複合電子部品。
7. 前記入力端子は、前記電源安定化部の一端面の一部に形成される、請求項１から６のいずれか一項に記載の複合電子部品。
8. 前記電源安定化部を介して入出力される電源の電流は１．０〜１０．０Ａである、請求項１から７のいずれか一項に記載の複合電子部品。
9. 前記電源安定化部を接地と連結する接地端子部を含む、請求項１から８のいずれか一項に記載の複合電子部品。
10. 複数の誘電体層と前記複数の誘電体層の各々の誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタと、コイル部及び磁性体を含む磁性体本体からなるインダクタとが結合された複合体と、
    前記複合体の第１の端面に形成され、前記インダクタのコイル部と連結される入力端子と、
    前記複合体の第２の端面に形成され、前記インダクタのコイル部及びキャパシタの内部電極と連結される出力端子と、
    前記複合体の上下面、第１及び第２の側面のいずれか一つ以上に形成され、前記キャパシタの内部電極と連結されるグラウンド端子と、
    を含み、
    前記インダクタと前記キャパシタは直列連結され、前記インダクタは供給された電源の交流成分を抑制し、前記キャパシタは前記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる、複合電子部品。
11. 前記磁性体本体は導電パターンが形成された多数の磁性体層が積層された形態であり、前記導電パターンが前記コイル部を構成する、請求項１０に記載の複合電子部品。
12. 前記インダクタは、前記磁性体本体が絶縁基板及び前記絶縁基板の少なくとも一面に形成されたコイルを含む薄膜型である、請求項１０または１１に記載の複合電子部品。
13. 前記磁性体本体は、コア及び前記コアに巻き取られた巻線コイルを含む形態である、請求項１０から１２のいずれか一項に記載の複合電子部品。
14. 前記複合体に入力される入力電力に対する出力電力の比（出力電力／入力電力）は８５％以上である、請求項１０から１３のいずれか一項に記載の複合電子部品。
15. 前記複合体を介して入出力される電源の周波数は１〜３０ＭＨｚである、請求項１０から１４のいずれか一項に記載の複合電子部品。
16. 前記キャパシタの静電容量は１〜１００μＦである、請求項１０から１５のいずれか一項に記載の複合電子部品。
17. 前記インダクタのインダクタンスは０．０１μＨ〜１．１μＨである、請求項１０から１６のいずれか一項に記載の複合電子部品。
18. 前記複合体の全体積に対する前記磁性体の体積の比（磁性体の体積／複合体の体積）は５５％〜９５％である、請求項１０から１７のいずれか一項に記載の複合電子部品。
19. 前記入力端子は、前記複合体の第１の端面の一部に形成される、請求項１０から１８のいずれか一項に記載の複合電子部品。
20. 前記複合体を介して入出力される電源の電流は０．１〜１０．０Ａである、請求項１０から１９のいずれか一項に記載の複合電子部品。
21. 前記内部電極は、
    前記複合体の第１及び第２の側面のいずれか一つ以上に露出したリードを有する第１の内部電極と、
    第２の端面に露出したリードを有する第２の内部電極と、
    を含む、請求項１０から２０のいずれか一項に記載の複合電子部品。
22. 前記インダクタは、前記キャパシタの上部に配置される、請求項１０から２１のいずれか一項に記載の複合電子部品。
23. 前記キャパシタは、前記インダクタの側面に配置される、請求項１０から２２のいずれか一項に記載の複合電子部品。
24. 携帯用モバイル機器の電源端に用いられ、供給された電源の交流成分を抑制し、リップル（Ｒｉｐｐｌｅ）を減少させる電源安定化電子部品において、
    複数の誘電体層と前記複数の誘電体層の各々の誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部を含む磁性体本体からなるインダクタとが一体に結合した電源安定化部と、
    前記電源安定化部の一端面に形成され、電力管理部によって変換された電源の供給を受ける入力端子と、
    前記電源安定化部の一端面に形成され、前記電源安定化部で安定化した前記電源を供給する出力端子と、
    を含み、
    前記インダクタは供給された電源の交流成分を抑制し、前記キャパシタは前記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる、複合電子部品。
25. 上部に電極パッドを有する印刷回路基板と、
    前記印刷回路基板の上に設置された請求項１から２４のいずれか一項に記載の複合電子部品と、
    前記電極パッドと前記複合電子部品を連結するハンダと、
    を含む、複合電子部品の実装基板。
26. バッテリーと、
    前記バッテリーから供給された電源を安定化する第１の電源安定化部と、
    前記第１の電源安定化部から提供された電源をスイッチング動作により変換する電力管理部と、
    前記電力管理部から提供された電源を安定化させる第２の電源安定化部と、
    を含み、
    前記第２の電源安定化部は複数の誘電体層と前記複数の誘電体層の各々の誘電体層を介して対向して配置される内部電極とが積層されたセラミック本体からなるキャパシタとコイル部及び磁性体を含む磁性体本体からなるインダクタとを含む複合電子部品であり、前記インダクタは供給された電源の交流成分を抑制し、前記キャパシタは前記供給された電源のリップル（Ｒｉｐｐｌｅ）を減少させる、電源安定化ユニット。
27. 前記電力管理部は、
    １次側と２次側とが絶縁されるトランスと、
    前記トランスの１次側に位置し、前記第１の電源安定化部から提供された電源をスイッチングするスイッチ部と、
    前記スイッチ部のスイッチング動作を制御するＰＷＭ ＩＣと、
    前記トランスの２次側に位置し、前記変換された電源を整流する整流部と、
    を含む、請求項２６に記載の電源安定化ユニット。

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