JPH06204475A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH06204475A JPH06204475A JP108393A JP108393A JPH06204475A JP H06204475 A JPH06204475 A JP H06204475A JP 108393 A JP108393 A JP 108393A JP 108393 A JP108393 A JP 108393A JP H06204475 A JPH06204475 A JP H06204475A
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- gate electrode
- semiconductor device
- forming
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Abstract
(57)【要約】
【目的】高濃度領域と低濃度領域からなるソース・ドレ
イン領域を有するＭＯＳＦＥＴを具備する半導体装置に
おいて、外部から入ってくる高電圧から、内部回路を保
護する半導体装置及び半導体装置の製造方法を提供す
る。 【構成】Ｎチャンネル型ＭＯＳＦＥＴ１０のソース・ド
レイン領域９の外側に、Ｐ型不純物拡散層１１が形成さ
れている。またＭＯＳＦＥＴのゲート電極側壁のサイド
ウォールスペーサの幅が、他のＭＯＳＦＥＴのゲート電
極側壁のサイドウォールスペーサの幅よりも狭くする。 【効果】ソース・ドレイン領域と基板間で形成されるジ
ャンクションダイオードの逆方向耐圧をゲート膜の絶縁
耐圧以下に下げ、高電位がゲート膜にかからないように
することで、外部からの高電圧から、内部回路を保護す
る事ができる。
イン領域を有するＭＯＳＦＥＴを具備する半導体装置に
おいて、外部から入ってくる高電圧から、内部回路を保
護する半導体装置及び半導体装置の製造方法を提供す
る。 【構成】Ｎチャンネル型ＭＯＳＦＥＴ１０のソース・ド
レイン領域９の外側に、Ｐ型不純物拡散層１１が形成さ
れている。またＭＯＳＦＥＴのゲート電極側壁のサイド
ウォールスペーサの幅が、他のＭＯＳＦＥＴのゲート電
極側壁のサイドウォールスペーサの幅よりも狭くする。 【効果】ソース・ドレイン領域と基板間で形成されるジ
ャンクションダイオードの逆方向耐圧をゲート膜の絶縁
耐圧以下に下げ、高電位がゲート膜にかからないように
することで、外部からの高電圧から、内部回路を保護す
る事ができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴの構造お
よび製造方法に関し、特に、ＭＯＳＦＥＴのソース・ド
レイン領域の構造および製造方法に関する。
よび製造方法に関し、特に、ＭＯＳＦＥＴのソース・ド
レイン領域の構造および製造方法に関する。
【０００２】
【従来の技術】従来技術における、高濃度領域と低濃度
領域からなるソース・ドレイン領域を有するＭＯＳＦＥ
Ｔの構造を図６に示す。
領域からなるソース・ドレイン領域を有するＭＯＳＦＥ
Ｔの構造を図６に示す。
【０００３】シリコン基板１表面上に、ゲート酸化膜２
及びゲート電極３が形成されている。
及びゲート電極３が形成されている。
【０００４】シリコン基板１内に形成されているソース
・ドレイン領域は、ゲート電極３及び素子分離膜４をマ
スクとして自己整合的に形成された、第一導電型不純物
層からなる低濃度領域５と、ゲート電極３及びサイドウ
ォールスペーサ６及び素子分離膜４をマスクとして自己
整合的に形成された、同じく第一導電型不純物層からな
る高濃度領域７の二つの領域により構成されている。
・ドレイン領域は、ゲート電極３及び素子分離膜４をマ
スクとして自己整合的に形成された、第一導電型不純物
層からなる低濃度領域５と、ゲート電極３及びサイドウ
ォールスペーサ６及び素子分離膜４をマスクとして自己
整合的に形成された、同じく第一導電型不純物層からな
る高濃度領域７の二つの領域により構成されている。
【０００５】
【発明が解決しようとする課題】このような従来技術に
よるソース・ドレイン領域の構造は、以下のような問題
点を有していた。
よるソース・ドレイン領域の構造は、以下のような問題
点を有していた。
【０００６】通常の半導体装置においては、外部から入
ってくる異常な高電圧、特に静電気から内部の回路を保
護するために、入出力端子につながるＭＯＳＦＥＴに
は、静電気対策が施されている。
ってくる異常な高電圧、特に静電気から内部の回路を保
護するために、入出力端子につながるＭＯＳＦＥＴに
は、静電気対策が施されている。
【０００７】その一つの方法としては、ＭＯＳＦＥＴの
ソース・ドレイン領域と基板間に形成されるジャンクシ
ョンダイオードを利用して、ジャンクションダイオード
の逆方向耐圧以上の高電圧がかかった場合に、電流をソ
ース・ドレイン領域から基板側に流す方法がある。
ソース・ドレイン領域と基板間に形成されるジャンクシ
ョンダイオードを利用して、ジャンクションダイオード
の逆方向耐圧以上の高電圧がかかった場合に、電流をソ
ース・ドレイン領域から基板側に流す方法がある。
【０００８】しかし、近年の半導体装置の微細化による
ゲート膜の薄膜化により、ソース・ドレイン領域と基板
間のジャンクションダイオードの逆方向耐圧よりも、ゲ
ート膜の絶縁耐圧の方が低くなってしまい、ジャンクシ
ョンダイオードがブレークする前に、端子から入ってき
た高電圧によりゲート膜が破壊されてしまう現象が大き
な問題となってきている。
ゲート膜の薄膜化により、ソース・ドレイン領域と基板
間のジャンクションダイオードの逆方向耐圧よりも、ゲ
ート膜の絶縁耐圧の方が低くなってしまい、ジャンクシ
ョンダイオードがブレークする前に、端子から入ってき
た高電圧によりゲート膜が破壊されてしまう現象が大き
な問題となってきている。
【０００９】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、高濃度領
域と低濃度領域からなるソース・ドレイン領域を有する
ＭＯＳＦＥＴを具備する半導体装置において、任意のＭ
ＯＳＦＥＴのソース・ドレイン領域の構造を変更するこ
とにより、外部から入ってくる高電圧から、内部回路を
保護する半導体装置及び半導体装置の製造方法を提供す
るところにある。
ようとするもので、その目的とするところは、高濃度領
域と低濃度領域からなるソース・ドレイン領域を有する
ＭＯＳＦＥＴを具備する半導体装置において、任意のＭ
ＯＳＦＥＴのソース・ドレイン領域の構造を変更するこ
とにより、外部から入ってくる高電圧から、内部回路を
保護する半導体装置及び半導体装置の製造方法を提供す
るところにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、第一導電型半導体基板内に
第二導電型ＭＯＳＦＥＴを具備する半導体装置におい
て、少なくとも一つ以上の第二導電型ＭＯＳＦＥＴのソ
ース・ドレイン領域の外側に、前記半導体基板よりも高
濃度の第一導電型不純物拡散層が配設されていることを
特徴とする。
に、本発明の半導体装置は、第一導電型半導体基板内に
第二導電型ＭＯＳＦＥＴを具備する半導体装置におい
て、少なくとも一つ以上の第二導電型ＭＯＳＦＥＴのソ
ース・ドレイン領域の外側に、前記半導体基板よりも高
濃度の第一導電型不純物拡散層が配設されていることを
特徴とする。
【００１１】上記目的を達成するために、本発明の半導
体装置の製造方法は、第一導電型半導体基板上に、素子
分離膜を形成する工程と、前記半導体基板上に、ＭＯＳ
ＦＥＴのゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に、ＭＯＳＦＥＴのゲート電極を形成する工程
と、少なくとも一つ以上の第二導電型ＭＯＳＦＥＴ形成
領域が開口されるようにフォトレジストのパターンを形
成する工程と、前記素子分離膜と前記ゲート電極と前記
フォトレジストをマスクとして、第一導電型不純物を前
記半導体基板中に導入し、第二導電型ＭＯＳＦＥＴのソ
ース・ドレイン領域の外側を取り囲む第一導電型不純物
拡散層を形成する工程と、全ての第二導電型ＭＯＳＦＥ
Ｔ形成領域において、前記素子分離膜と前記ゲート電極
をマスクとして、第二導電型不純物を半導体基板中に導
入し、第二導電型ＭＯＳＦＥＴのソース・ドレイン領域
を形成する工程を具備することを特徴とする。
体装置の製造方法は、第一導電型半導体基板上に、素子
分離膜を形成する工程と、前記半導体基板上に、ＭＯＳ
ＦＥＴのゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に、ＭＯＳＦＥＴのゲート電極を形成する工程
と、少なくとも一つ以上の第二導電型ＭＯＳＦＥＴ形成
領域が開口されるようにフォトレジストのパターンを形
成する工程と、前記素子分離膜と前記ゲート電極と前記
フォトレジストをマスクとして、第一導電型不純物を前
記半導体基板中に導入し、第二導電型ＭＯＳＦＥＴのソ
ース・ドレイン領域の外側を取り囲む第一導電型不純物
拡散層を形成する工程と、全ての第二導電型ＭＯＳＦＥ
Ｔ形成領域において、前記素子分離膜と前記ゲート電極
をマスクとして、第二導電型不純物を半導体基板中に導
入し、第二導電型ＭＯＳＦＥＴのソース・ドレイン領域
を形成する工程を具備することを特徴とする。
【００１２】上記目的を達成するために、本発明の半導
体装置は、高濃度領域と低濃度領域からなるソース・ド
レイン領域を有するＭＯＳＦＥＴを具備する半導体装置
において、入出力端子に接続されるＭＯＳＦＥＴのソー
ス・ドレイン領域が、高濃度領域のみで構成されている
ことを特徴とする。
体装置は、高濃度領域と低濃度領域からなるソース・ド
レイン領域を有するＭＯＳＦＥＴを具備する半導体装置
において、入出力端子に接続されるＭＯＳＦＥＴのソー
ス・ドレイン領域が、高濃度領域のみで構成されている
ことを特徴とする。
【００１３】上記目的を達成するために、本発明の半導
体装置は、高濃度領域と低濃度領域からなるソース・ド
レイン領域を有するＭＯＳＦＥＴを具備する半導体装置
において、少なくとも一つ以上のＭＯＳＦＥＴのゲート
電極側壁のサイドウォールスペーサの幅が、他のＭＯＳ
ＦＥＴのゲート電極側壁のサイドウォールスペーサの幅
よりも狭いことを特徴とする。
体装置は、高濃度領域と低濃度領域からなるソース・ド
レイン領域を有するＭＯＳＦＥＴを具備する半導体装置
において、少なくとも一つ以上のＭＯＳＦＥＴのゲート
電極側壁のサイドウォールスペーサの幅が、他のＭＯＳ
ＦＥＴのゲート電極側壁のサイドウォールスペーサの幅
よりも狭いことを特徴とする。
【００１４】上記目的を達成するために、本発明の半導
体装置の製造方法は、半導体基板上に、素子分離膜を形
成する工程と、前記半導体基板上に、ＭＯＳＦＥＴのゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上に、
ＭＯＳＦＥＴのゲート電極を形成する工程と、前記素子
分離膜と前記ゲート電極をマスクとして、不純物を半導
体基板中に導入し、ソース・ドレイン領域の低濃度領域
を形成する工程と、前記ゲート電極の側壁にサイドウオ
ールスペーサを形成する工程と、少なくとも一つ以上の
ＭＯＳＦＥＴの形成領域が開口されるようにフォトレジ
ストのパターンを形成する工程と、前記フォトレジスト
をマスクとして、開口部内のサイドウォールスペーサの
一部を除去する工程と、全てのＭＯＳＦＥＴ形成領域に
おいて、前記素子分離膜と前記ゲート電極と前記サイド
ウオールスペーサをマスクとして、不純物を半導体基板
中に導入し、ソース・ドレイン領域の高濃度領域を形成
する工程を具備することを特徴とす。
体装置の製造方法は、半導体基板上に、素子分離膜を形
成する工程と、前記半導体基板上に、ＭＯＳＦＥＴのゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上に、
ＭＯＳＦＥＴのゲート電極を形成する工程と、前記素子
分離膜と前記ゲート電極をマスクとして、不純物を半導
体基板中に導入し、ソース・ドレイン領域の低濃度領域
を形成する工程と、前記ゲート電極の側壁にサイドウオ
ールスペーサを形成する工程と、少なくとも一つ以上の
ＭＯＳＦＥＴの形成領域が開口されるようにフォトレジ
ストのパターンを形成する工程と、前記フォトレジスト
をマスクとして、開口部内のサイドウォールスペーサの
一部を除去する工程と、全てのＭＯＳＦＥＴ形成領域に
おいて、前記素子分離膜と前記ゲート電極と前記サイド
ウオールスペーサをマスクとして、不純物を半導体基板
中に導入し、ソース・ドレイン領域の高濃度領域を形成
する工程を具備することを特徴とす。
【００１５】
【実施例】以下、本発明の実施例を図面により詳細に説
明する。
明する。
【００１６】図１は、本発明による請求項１記載の半導
体装置の構造断面図である。
体装置の構造断面図である。
【００１７】Ｐ型シリコン基板８表面部に、Ｎチャンネ
ル型ＭＯＳＦＥＴが形成されており、Ｎチャンネル型Ｍ
ＯＳＦＥＴはゲート酸化膜２，ゲート電極３，ソース・
ドレイン領域９により構成されている。通常のＮチャン
ネル型ＭＯＳＦＥＴ２０と比較してＮチャンネル型ＭＯ
ＳＦＥＴ１０のソース・ドレイン領域９の外側には、Ｐ
型シリコン基板８よりも高濃度のＰ型不純物拡散層１１
が形成されている。また、各ＭＯＳＦＥＴは、素子分離
膜４により分離されている。
ル型ＭＯＳＦＥＴが形成されており、Ｎチャンネル型Ｍ
ＯＳＦＥＴはゲート酸化膜２，ゲート電極３，ソース・
ドレイン領域９により構成されている。通常のＮチャン
ネル型ＭＯＳＦＥＴ２０と比較してＮチャンネル型ＭＯ
ＳＦＥＴ１０のソース・ドレイン領域９の外側には、Ｐ
型シリコン基板８よりも高濃度のＰ型不純物拡散層１１
が形成されている。また、各ＭＯＳＦＥＴは、素子分離
膜４により分離されている。
【００１８】次に、本発明による請求項２記載の半導体
装置の製造方法の一実施例を図２（ａ）から図２（ｃ）
に基づき説明する。
装置の製造方法の一実施例を図２（ａ）から図２（ｃ）
に基づき説明する。
【００１９】まず、不純物濃度が１×１０16／ｃｍ3か
ら１×１０17／ｃｍ3位のＰ型シリコン基板８上に、例
えば、温度が９００℃から１１００℃、時間が６０分か
ら９０分間、雰囲気がウエット雰囲気という条件の熱酸
化法により、５０００オングストロームから６０００オ
ングストロームの素子分離膜４を形成し、さらに、例え
ば、温度が８００℃から９００℃、時間が２０分から６
０分間、雰囲気がウエット雰囲気という条件の熱酸化法
により、約１５０オングストロームのゲート酸化膜２を
形成する。
ら１×１０17／ｃｍ3位のＰ型シリコン基板８上に、例
えば、温度が９００℃から１１００℃、時間が６０分か
ら９０分間、雰囲気がウエット雰囲気という条件の熱酸
化法により、５０００オングストロームから６０００オ
ングストロームの素子分離膜４を形成し、さらに、例え
ば、温度が８００℃から９００℃、時間が２０分から６
０分間、雰囲気がウエット雰囲気という条件の熱酸化法
により、約１５０オングストロームのゲート酸化膜２を
形成する。
【００２０】次に、例えば、温度が５００℃から７００
℃、圧力が４０Ｐａから６０Ｐａ、時間が２０分から５
０分という条件の化学的気相成長法により４０００オン
グストロームから５０００オングストロームの多結晶シ
リコン膜を形成し、フォトリソグラフィーおよびドライ
エッチングによりパターニングして、ＭＯＳＦＥＴのゲ
ート電極３を形成する。この状態を図２（ａ）に示す。
℃、圧力が４０Ｐａから６０Ｐａ、時間が２０分から５
０分という条件の化学的気相成長法により４０００オン
グストロームから５０００オングストロームの多結晶シ
リコン膜を形成し、フォトリソグラフィーおよびドライ
エッチングによりパターニングして、ＭＯＳＦＥＴのゲ
ート電極３を形成する。この状態を図２（ａ）に示す。
【００２１】次に、ジャンクションダイオードの逆方向
耐圧が通常より低い値を有するＭＯＳＦＥＴ１０の形成
領域が開口されるようにパターニングされたフォトレジ
スト膜１９とゲート電極３と素子分離膜４をマスクとし
て、Ｐ型不純物、例えば、弗化ボロンイオンを５０Ｋｅ
Ｖから１００ＫｅＶのエネルギーで１×１０12／ｃｍ2
から１×１０13／ｃｍ2イオン注入し、Ｎ型不純物拡散
層からなるソース・ドレイン領域の外側を取り囲むため
のＰ型不純物拡散層１１を形成する。この状態を図２
（ｂ）に示す。
耐圧が通常より低い値を有するＭＯＳＦＥＴ１０の形成
領域が開口されるようにパターニングされたフォトレジ
スト膜１９とゲート電極３と素子分離膜４をマスクとし
て、Ｐ型不純物、例えば、弗化ボロンイオンを５０Ｋｅ
Ｖから１００ＫｅＶのエネルギーで１×１０12／ｃｍ2
から１×１０13／ｃｍ2イオン注入し、Ｎ型不純物拡散
層からなるソース・ドレイン領域の外側を取り囲むため
のＰ型不純物拡散層１１を形成する。この状態を図２
（ｂ）に示す。
【００２２】次に、フォトレジスト膜の剥離後、Ｎチャ
ンネル型ＭＯＳＦＥＴ１０，２０の形成領域内におい
て、ゲート電極３と素子分離膜４をマスクとして、Ｎ型
不純物、例えば、砒素イオンを８０ＫｅＶから１００Ｋ
ｅＶのエネルギーで１×１０15/cm2から１×１０16／ｃ
ｍ2イオン注入し、Ｎ型不純物拡散層からなるソース・
ドレイン領域９を形成する。この状態を図２（ｃ）に示
す。
ンネル型ＭＯＳＦＥＴ１０，２０の形成領域内におい
て、ゲート電極３と素子分離膜４をマスクとして、Ｎ型
不純物、例えば、砒素イオンを８０ＫｅＶから１００Ｋ
ｅＶのエネルギーで１×１０15/cm2から１×１０16／ｃ
ｍ2イオン注入し、Ｎ型不純物拡散層からなるソース・
ドレイン領域９を形成する。この状態を図２（ｃ）に示
す。
【００２３】この様にして、本発明による請求項１記載
の半導体装置を製造することができる。
の半導体装置を製造することができる。
【００２４】本実施例により、通常のＮチャンネル型Ｍ
ＯＳＦＥＴ２０は、Ｎ型不純物拡散層からなるソース・
ドレイン領域９とＰ型シリコン基板８の接合によるジャ
ンクションダイオードが形成され、その逆方向耐圧は１
１Ｖから１３Ｖ位の値が得られる。一方、ソース・ドレ
イン領域の外側にＰ型不純物拡散層１１を有するＭＯＳ
ＦＥＴ１０においては、Ｎ型不純物拡散層からなるソー
ス・ドレイン領域９とＰ型不純物拡散層１１の接合によ
るジャンクションダイオードが形成され、ＭＯＳＦＥＴ
２０に比べて高濃度の不純物拡散層によるジャンクショ
ンダイオードであるため、その逆方向耐圧は７Ｖから９
Ｖ位の値となり、ＭＯＳＦＥＴ２０よりも低い逆方向耐
圧となる。本実施例における、ゲート膜の絶縁耐圧は約
１０Ｖであるため、本発明によって、ゲート膜の絶縁耐
圧よりも逆方向耐圧の低いジャンクションダイオードが
形成でき、静電気等の高電圧から半導体装置の内部回路
が保護される。
ＯＳＦＥＴ２０は、Ｎ型不純物拡散層からなるソース・
ドレイン領域９とＰ型シリコン基板８の接合によるジャ
ンクションダイオードが形成され、その逆方向耐圧は１
１Ｖから１３Ｖ位の値が得られる。一方、ソース・ドレ
イン領域の外側にＰ型不純物拡散層１１を有するＭＯＳ
ＦＥＴ１０においては、Ｎ型不純物拡散層からなるソー
ス・ドレイン領域９とＰ型不純物拡散層１１の接合によ
るジャンクションダイオードが形成され、ＭＯＳＦＥＴ
２０に比べて高濃度の不純物拡散層によるジャンクショ
ンダイオードであるため、その逆方向耐圧は７Ｖから９
Ｖ位の値となり、ＭＯＳＦＥＴ２０よりも低い逆方向耐
圧となる。本実施例における、ゲート膜の絶縁耐圧は約
１０Ｖであるため、本発明によって、ゲート膜の絶縁耐
圧よりも逆方向耐圧の低いジャンクションダイオードが
形成でき、静電気等の高電圧から半導体装置の内部回路
が保護される。
【００２５】尚、ゲート膜の膜厚の変更あるいは膜質の
変更などにより、ゲート膜の絶縁耐圧が変化した場合に
は、Ｐ型不純物拡散層１１あるいはＮ型不純物拡散層か
らなるソース・ドレイン領域９の不純物濃度を適時変更
することにより、ゲート膜の絶縁耐圧より低い逆方向耐
圧を有するジャンクションダイオードを形成することが
可能である。
変更などにより、ゲート膜の絶縁耐圧が変化した場合に
は、Ｐ型不純物拡散層１１あるいはＮ型不純物拡散層か
らなるソース・ドレイン領域９の不純物濃度を適時変更
することにより、ゲート膜の絶縁耐圧より低い逆方向耐
圧を有するジャンクションダイオードを形成することが
可能である。
【００２６】図３は、本発明による請求項３記載の半導
体装置の構造断面図である。
体装置の構造断面図である。
【００２７】Ｐ型シリコン基板８表面上に、素子分離膜
４及びＮチャンネル型ＭＯＳＦＥＴのゲート酸化膜２及
びゲート電極３及びサイドウォールスペーサ６が形成さ
れている。Ｎチャンネル型ＭＯＳＦＥＴは２種類あり、
通常のＮチャンネル型ＭＯＳＦＥＴ１２は、ソース・ド
レイン領域がＮ型不純物拡散層からなる低濃度領域１３
とＮ型不純物拡散層からなる高濃度領域１４の二つの領
域により構成されており、一方、入出力端子に接続され
るＮチャンネル型ＭＯＳＦＥＴ１５は、ソース・ドレイ
ン領域がＮ型不純物拡散層からなる高濃度領域１４のみ
により構成されている。
４及びＮチャンネル型ＭＯＳＦＥＴのゲート酸化膜２及
びゲート電極３及びサイドウォールスペーサ６が形成さ
れている。Ｎチャンネル型ＭＯＳＦＥＴは２種類あり、
通常のＮチャンネル型ＭＯＳＦＥＴ１２は、ソース・ド
レイン領域がＮ型不純物拡散層からなる低濃度領域１３
とＮ型不純物拡散層からなる高濃度領域１４の二つの領
域により構成されており、一方、入出力端子に接続され
るＮチャンネル型ＭＯＳＦＥＴ１５は、ソース・ドレイ
ン領域がＮ型不純物拡散層からなる高濃度領域１４のみ
により構成されている。
【００２８】ＭＯＳＦＥＴのソース・ドレイン領域とシ
リコン基板により形成されるジャンクションダイオード
においては、ゲート電極３の端部下側のシリコン基板内
では、ゲート電極の電位による電界の影響により、ジャ
ンクションダイオードに逆方向の電位がかかったときの
空乏層の広がりが抑えられ電界集中が起るため、ジャン
クションダイオードの逆方向耐圧が最も低くなる。その
部分について、本実施例により、ソース・ドレイン領域
が低濃度領域１３と高濃度領域１４により構成されてい
るＮチャンネル型ＭＯＳＦＥＴ１２においては、Ｎ型不
純物拡散層からなるソース・ドレイン領域の低濃度領域
１３とＰ型シリコン基板８の接合によるジャンクション
ダイオードが形成され、その逆方向耐圧は１１Ｖから１
３Ｖ位の値が得られる。一方、ソース・ドレイン領域が
高濃度領域１４のみにより構成されているＮチャンネル
型ＭＯＳＦＥＴ１５においては、Ｎ型不純物拡散層から
なるソース・ドレイン領域の高濃度領域１４とＰ型シリ
コン基板８の接合によるジャンクションダイオードが形
成され、ＭＯＳＦＥＴ１２に比べて高濃度の不純物拡散
層によるジャンクションダイオードであるため、その逆
方向耐圧は５Ｖから９Ｖ位の値となり、ＭＯＳＦＥＴ１
２よりも低い逆方向耐圧となる。本実施例における、ゲ
ート膜の絶縁耐圧は約１０Ｖであるため、本発明によっ
て、ゲート膜の絶縁耐圧よりも逆方向耐圧の低いジャン
クションダイオードが形成でき、静電気等の高電圧から
半導体装置の内部回路が保護される。
リコン基板により形成されるジャンクションダイオード
においては、ゲート電極３の端部下側のシリコン基板内
では、ゲート電極の電位による電界の影響により、ジャ
ンクションダイオードに逆方向の電位がかかったときの
空乏層の広がりが抑えられ電界集中が起るため、ジャン
クションダイオードの逆方向耐圧が最も低くなる。その
部分について、本実施例により、ソース・ドレイン領域
が低濃度領域１３と高濃度領域１４により構成されてい
るＮチャンネル型ＭＯＳＦＥＴ１２においては、Ｎ型不
純物拡散層からなるソース・ドレイン領域の低濃度領域
１３とＰ型シリコン基板８の接合によるジャンクション
ダイオードが形成され、その逆方向耐圧は１１Ｖから１
３Ｖ位の値が得られる。一方、ソース・ドレイン領域が
高濃度領域１４のみにより構成されているＮチャンネル
型ＭＯＳＦＥＴ１５においては、Ｎ型不純物拡散層から
なるソース・ドレイン領域の高濃度領域１４とＰ型シリ
コン基板８の接合によるジャンクションダイオードが形
成され、ＭＯＳＦＥＴ１２に比べて高濃度の不純物拡散
層によるジャンクションダイオードであるため、その逆
方向耐圧は５Ｖから９Ｖ位の値となり、ＭＯＳＦＥＴ１
２よりも低い逆方向耐圧となる。本実施例における、ゲ
ート膜の絶縁耐圧は約１０Ｖであるため、本発明によっ
て、ゲート膜の絶縁耐圧よりも逆方向耐圧の低いジャン
クションダイオードが形成でき、静電気等の高電圧から
半導体装置の内部回路が保護される。
【００２９】尚、ゲート膜の膜厚の変更あるいは膜質の
変更などにより、ゲート膜の絶縁耐圧が変化した場合に
は、Ｎ型不純物拡散層からなるソース・ドレイン領域の
高濃度領域１４の不純物濃度を適時変更することによ
り、ゲート膜の絶縁耐圧より低い逆方向耐圧を有するジ
ャンクションダイオードを形成することが可能である。
変更などにより、ゲート膜の絶縁耐圧が変化した場合に
は、Ｎ型不純物拡散層からなるソース・ドレイン領域の
高濃度領域１４の不純物濃度を適時変更することによ
り、ゲート膜の絶縁耐圧より低い逆方向耐圧を有するジ
ャンクションダイオードを形成することが可能である。
【００３０】図４は、本発明による請求項４記載の半導
体装置の構造断面図である。
体装置の構造断面図である。
【００３１】Ｐ型シリコン基板８表面上に、素子分離膜
４及びＮチャンネル型ＭＯＳＦＥのゲート酸化膜２及び
ゲート電極３が形成されている。Ｎチャンネル型ＭＯＳ
ＦＥＴのソース・ドレイン領域は、Ｎ型不純物拡散層か
らなる低濃度領域１３とＮ型不純物拡散層からなる高濃
度領域１４の二つの領域により構成されている。Ｎチャ
ンネル型ＭＯＳＦＥＴは２種類あり、一方のＮチャンネ
ル型ＭＯＳＦＥＴ１６のサイドウォールスペーサ１７の
幅は、他方のＮチャンネル型ＭＯＳＦＥＴ１８のサイド
ウォールスペーサ６の幅よりも狭くなっている。
４及びＮチャンネル型ＭＯＳＦＥのゲート酸化膜２及び
ゲート電極３が形成されている。Ｎチャンネル型ＭＯＳ
ＦＥＴのソース・ドレイン領域は、Ｎ型不純物拡散層か
らなる低濃度領域１３とＮ型不純物拡散層からなる高濃
度領域１４の二つの領域により構成されている。Ｎチャ
ンネル型ＭＯＳＦＥＴは２種類あり、一方のＮチャンネ
ル型ＭＯＳＦＥＴ１６のサイドウォールスペーサ１７の
幅は、他方のＮチャンネル型ＭＯＳＦＥＴ１８のサイド
ウォールスペーサ６の幅よりも狭くなっている。
【００３２】次に、本発明による請求項５記載の半導体
装置の製造方法の一実施例を図５（ａ）から図５（ｃ）
に基づき説明する。
装置の製造方法の一実施例を図５（ａ）から図５（ｃ）
に基づき説明する。
【００３３】まず、請求項２記載の半導体装置の製造方
法の実施例に示したのと同様の方法で、Ｐ型シリコン基
板８表面に、素子分離膜４とゲート酸化膜２とゲート電
極３を形成する。
法の実施例に示したのと同様の方法で、Ｐ型シリコン基
板８表面に、素子分離膜４とゲート酸化膜２とゲート電
極３を形成する。
【００３４】次に、全てのＮチャンネル型ＭＯＳＦＥＴ
の形成領域において、ゲート電極３と素子分離膜４をマ
スクとして、Ｎ型不純物、例えば、燐イオンを１００Ｋ
ｅＶから１５０ＫｅＶのエネルギーで１×１０13／ｃｍ
2から２×１０13／ｃｍ2イオン注入し、Ｎ型不純物拡散
層からなるソース・ドレイン領域の低濃度領域１３を形
成する。この状態を図５（ａ）に示す。
の形成領域において、ゲート電極３と素子分離膜４をマ
スクとして、Ｎ型不純物、例えば、燐イオンを１００Ｋ
ｅＶから１５０ＫｅＶのエネルギーで１×１０13／ｃｍ
2から２×１０13／ｃｍ2イオン注入し、Ｎ型不純物拡散
層からなるソース・ドレイン領域の低濃度領域１３を形
成する。この状態を図５（ａ）に示す。
【００３５】次に、例えば、温度が４００℃から５００
℃、時間が５０分から８０分という条件の化学的気相成
長法により４０００オングストロームから５０００オン
グストロームのシリコン酸化膜を形成し、反応性イオン
エッチングにより異方的にシリコン酸化膜をエッチング
してゲート電極３の側壁部にサイドウオールスペーサ６
を形成する。
℃、時間が５０分から８０分という条件の化学的気相成
長法により４０００オングストロームから５０００オン
グストロームのシリコン酸化膜を形成し、反応性イオン
エッチングにより異方的にシリコン酸化膜をエッチング
してゲート電極３の側壁部にサイドウオールスペーサ６
を形成する。
【００３６】次に、ジャンクションダイオードの逆方向
耐圧が通常より低い値を有するＭＯＳＦＥＴ１６の形成
領域が開口されるようにパターニングされたフォトレジ
スト膜１９をマスクとして、開口部内のサイドウオール
スペーサを、例えば、弗化水素水溶液と弗化アンモニウ
ム液の混合液、あるいは希釈した弗化水素水溶液を用い
たウエットエッチングによりエッチングし、サイドウオ
ールスペーサ６より幅の狭いサイドウオールスペーサ１
７を形成する。この状態を図５（ｂ）に示す。
耐圧が通常より低い値を有するＭＯＳＦＥＴ１６の形成
領域が開口されるようにパターニングされたフォトレジ
スト膜１９をマスクとして、開口部内のサイドウオール
スペーサを、例えば、弗化水素水溶液と弗化アンモニウ
ム液の混合液、あるいは希釈した弗化水素水溶液を用い
たウエットエッチングによりエッチングし、サイドウオ
ールスペーサ６より幅の狭いサイドウオールスペーサ１
７を形成する。この状態を図５（ｂ）に示す。
【００３７】次に、サイドウオールスペーサ６とサイド
ウオールスペーサ１７とゲート電極３と素子分離膜４を
マスクとして、Ｎ型不純物、例えば、砒素イオンを８０
ＫｅＶから１００ＫｅＶのエネルギーで１×１０15／ｃ
ｍ2から１×１０16／ｃｍ2イオン注入し、Ｎ型不純物拡
散層からなるソース・ドレイン領域の高濃度領域１４を
形成する。この状態を図５（ｃ）に示す。
ウオールスペーサ１７とゲート電極３と素子分離膜４を
マスクとして、Ｎ型不純物、例えば、砒素イオンを８０
ＫｅＶから１００ＫｅＶのエネルギーで１×１０15／ｃ
ｍ2から１×１０16／ｃｍ2イオン注入し、Ｎ型不純物拡
散層からなるソース・ドレイン領域の高濃度領域１４を
形成する。この状態を図５（ｃ）に示す。
【００３８】この様にして、本発明による請求項４記載
の半導体装置を製造することができる。
の半導体装置を製造することができる。
【００３９】本実施例により、通常の幅のサイドウオー
ルスペーサ６を有するＮチャンネル型ＭＯＳＦＥＴ１８
においては、Ｎ型不純物拡散層からなるソース・ドレイ
ン領域の低濃度領域１３とＰ型シリコン基板８の接合に
よるジャンクションダイオードが形成され、その逆方向
耐圧は１１Ｖから１３Ｖ位の値が得られる。一方、通常
よりも幅の狭いサイドウオールスペーサ１７を有するＮ
チャンネル型ＭＯＳＦＥＴ１６においては、ソース・ド
レイン領域の高濃度領域１４とＰ型シリコン基板８の距
離が、ゲート電極３の端部下側のシリコン基板内におい
て、ＭＯＳＦＥＴ１８に比べて近いため、ソース・ドレ
イン領域の低濃度領域１３とＰ型シリコン基板８の接合
によるジャンクションダイオードに逆方向の電位がかか
ったときの空乏層の広がりが抑えられ、電界集中が起る
ため、その逆方向耐圧は７Ｖから９Ｖ位の値となり、Ｍ
ＯＳＦＥＴ１８よりも低い逆方向耐圧となる。
ルスペーサ６を有するＮチャンネル型ＭＯＳＦＥＴ１８
においては、Ｎ型不純物拡散層からなるソース・ドレイ
ン領域の低濃度領域１３とＰ型シリコン基板８の接合に
よるジャンクションダイオードが形成され、その逆方向
耐圧は１１Ｖから１３Ｖ位の値が得られる。一方、通常
よりも幅の狭いサイドウオールスペーサ１７を有するＮ
チャンネル型ＭＯＳＦＥＴ１６においては、ソース・ド
レイン領域の高濃度領域１４とＰ型シリコン基板８の距
離が、ゲート電極３の端部下側のシリコン基板内におい
て、ＭＯＳＦＥＴ１８に比べて近いため、ソース・ドレ
イン領域の低濃度領域１３とＰ型シリコン基板８の接合
によるジャンクションダイオードに逆方向の電位がかか
ったときの空乏層の広がりが抑えられ、電界集中が起る
ため、その逆方向耐圧は７Ｖから９Ｖ位の値となり、Ｍ
ＯＳＦＥＴ１８よりも低い逆方向耐圧となる。
【００４０】本実施例における、ゲート膜の絶縁耐圧は
約１０Ｖであるため、本発明によって、ゲート膜の絶縁
耐圧よりも逆方向耐圧の低いジャンクションダイオード
が形成でき、静電気等の高電圧から半導体装置の内部回
路が保護される。
約１０Ｖであるため、本発明によって、ゲート膜の絶縁
耐圧よりも逆方向耐圧の低いジャンクションダイオード
が形成でき、静電気等の高電圧から半導体装置の内部回
路が保護される。
【００４１】尚、ゲート膜の膜厚の変更あるいは膜質の
変更などにより、ゲート膜の絶縁耐圧が変化した場合に
は、サイドウオールスペーサの幅を適時変更することに
より、ゲート膜の絶縁耐圧より低い逆方向耐圧を有する
ジャンクションダイオードを形成することが可能であ
る。
変更などにより、ゲート膜の絶縁耐圧が変化した場合に
は、サイドウオールスペーサの幅を適時変更することに
より、ゲート膜の絶縁耐圧より低い逆方向耐圧を有する
ジャンクションダイオードを形成することが可能であ
る。
【００４２】以上実施例に基づき具体的に説明したが、
本発明は上記実施例に限定されるものではなく、例え
ば、ＭＯＳＦＥＴがＰチャンネル型である場合にも、不
純物のタイプを逆にすることで、本発明を適応できる。
またその他、本発明の主旨を逸脱しない範囲において、
各々変更可能であることは言うまでもない。
本発明は上記実施例に限定されるものではなく、例え
ば、ＭＯＳＦＥＴがＰチャンネル型である場合にも、不
純物のタイプを逆にすることで、本発明を適応できる。
またその他、本発明の主旨を逸脱しない範囲において、
各々変更可能であることは言うまでもない。
【００４３】また、本実施例においては、ジャンクショ
ンダイオードの逆方向耐圧を下げたいＭＯＳＦＥＴにつ
いて、ソース領域とドレイン領域の両方の構造に本発明
を適用した場合について述べたが、通常入出力端子と接
続され高電圧が印加されるおそれがあるのはドレイン領
域であるため、ドレイン領域の構造のみに本発明を適用
することでも本発明の目的を達成できる。
ンダイオードの逆方向耐圧を下げたいＭＯＳＦＥＴにつ
いて、ソース領域とドレイン領域の両方の構造に本発明
を適用した場合について述べたが、通常入出力端子と接
続され高電圧が印加されるおそれがあるのはドレイン領
域であるため、ドレイン領域の構造のみに本発明を適用
することでも本発明の目的を達成できる。
【００４４】
【発明の効果】以上述べたように本発明によれば、高濃
度領域と低濃度領域からなるソース・ドレイン領域を有
するＭＯＳＦＥＴを具備する半導体装置において、任意
のＭＯＳＦＥＴのソース・ドレイン領域の構造を変更す
ることにより、ソース・ドレイン領域と基板間で形成さ
れるジャンクションダイオードの逆方向耐圧をゲート膜
の絶縁耐圧以下に下げ、高電位がゲート膜にかからない
ようにすることで、外部からの高電圧から、内部回路を
保護する事ができるという多大な効果が得られる。
度領域と低濃度領域からなるソース・ドレイン領域を有
するＭＯＳＦＥＴを具備する半導体装置において、任意
のＭＯＳＦＥＴのソース・ドレイン領域の構造を変更す
ることにより、ソース・ドレイン領域と基板間で形成さ
れるジャンクションダイオードの逆方向耐圧をゲート膜
の絶縁耐圧以下に下げ、高電位がゲート膜にかからない
ようにすることで、外部からの高電圧から、内部回路を
保護する事ができるという多大な効果が得られる。
【図１】本発明の半導体装置の構造断面図を示す図であ
る。
る。
【図２】本発明の半導体装置の製造方法の一実施例を示
す図である。
す図である。
【図３】本発明の半導体装置の構造断面図を示す図であ
る。
る。
【図４】本発明の半導体装置の構造断面図を示す図であ
る。
る。
【図５】本発明の半導体装置の製造方法の一実施例を示
す図である。
す図である。
【図６】従来の半導体装置の構造断面図を示す図であ
る。
る。
１ シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 素子分離膜 ５ ソース・ドレイン領域の低濃度領域 ６ サイドウォールスペーサ ７ ソース・ドレイン領域の高濃度領域 ８ Ｐ型シリコン基板 ９ ソース・ドレイン領域 １０ Ｎチャンネル型ＭＯＳＦＥＴ １１ Ｐ型不純物拡散層 １２ Ｎチャンネル型ＭＯＳＦＥＴ １３ ソース・ドレイン領域の低濃度領域 １４ ソース・ドレイン領域の高濃度領域 １５ Ｎチャンネル型ＭＯＳＦＥＴ １６ Ｎチャンネル型ＭＯＳＦＥＴ １７ サイドウォールスペーサ １８ Ｎチャンネル型ＭＯＳＦＥＴ １９ フォトレジスト膜 ２０ Ｎチャンネル型ＭＯＳＦＥＴ
Claims (5)
- 【請求項１】 第一導電型半導体基板内に第二導電型Ｍ
ＯＳＦＥＴを具備する半導体装置において、少なくとも
一つ以上の第二導電型ＭＯＳＦＥＴのソース・ドレイン
領域の外側に、前記半導体基板よりも高濃度の第一導電
型不純物拡散層が配設されていることを特徴とする半導
体装置。 - 【請求項２】 第一導電型半導体基板上に、素子分離膜
を形成する工程と、 前記半導体基板上に、ＭＯＳＦＥＴのゲート酸化膜を形
成する工程と、 前記ゲート酸化膜上に、ＭＯＳＦＥＴのゲート電極を形
成する工程と、 少なくとも一つ以上の第二導電型ＭＯＳＦＥＴ形成領域
が開口されるようにフォトレジストのパターンを形成す
る工程と、 前記素子分離膜と前記ゲート電極と前記フォトレジスト
をマスクとして、第一導電型不純物を前記半導体基板中
に導入し、第二導電型ＭＯＳＦＥＴのソース・ドレイン
領域の外側を取り囲む第一導電型不純物拡散層を形成す
る工程と、 全ての第二導電型ＭＯＳＦＥＴ形成領域において、前記
素子分離膜と前記ゲート電極をマスクとして、第二導電
型不純物を半導体基板中に導入し、第二導電型ＭＯＳＦ
ＥＴのソース・ドレイン領域を形成する工程を具備する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 高濃度領域と低濃度領域からなるソース
・ドレイン領域を有するＭＯＳＦＥＴを具備する半導体
装置において、入出力端子に接続されるＭＯＳＦＥＴの
ソース・ドレイン領域が、高濃度領域のみで構成されて
いることを特徴とする半導体装置。 - 【請求項４】 高濃度領域と低濃度領域からなるソース
・ドレイン領域を有するＭＯＳＦＥＴを具備する半導体
装置において、少なくとも一つ以上のＭＯＳＦＥＴのゲ
ート電極側壁のサイドウォールスペーサの幅が、他のＭ
ＯＳＦＥＴのゲート電極側壁のサイドウォールスペーサ
の幅よりも狭いことを特徴とする半導体装置。 - 【請求項５】 半導体基板上に、素子分離膜を形成する
工程と、 前記半導体基板上に、ＭＯＳＦＥＴのゲート酸化膜を形
成する工程と、 前記ゲート酸化膜上に、ＭＯＳＦＥＴのゲート電極を形
成する工程と、 前記素子分離膜と前記ゲート電極をマスクとして、不純
物を半導体基板中に導入し、ソース・ドレイン領域の低
濃度領域を形成する工程と、 前記ゲート電極の側壁にサイドウオールスペーサを形成
する工程と、 少なくとも一つ以上のＭＯＳＦＥＴの形成領域が開口さ
れるようにフォトレジストのパターンを形成する工程
と、 前記フォトレジストをマスクとして、開口部内のサイド
ウォールスペーサの一部を除去する工程と、 全てのＭＯＳＦＥＴ形成領域において、前記素子分離膜
と前記ゲート電極と前記サイドウオールスペーサをマス
クとして、不純物を半導体基板中に導入し、ソース・ド
レイン領域の高濃度領域を形成する工程を具備すること
を特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP108393A JPH06204475A (ja) | 1993-01-07 | 1993-01-07 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP108393A JPH06204475A (ja) | 1993-01-07 | 1993-01-07 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204475A true JPH06204475A (ja) | 1994-07-22 |
Family
ID=11491612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP108393A Pending JPH06204475A (ja) | 1993-01-07 | 1993-01-07 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831334B2 (en) * | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
-
1993
- 1993-01-07 JP JP108393A patent/JPH06204475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831334B2 (en) * | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
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