JPH06204212A - 平坦化技術 - Google Patents
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Abstract
(57)【要約】 （修正有）
【目的】 半導体集積回路の平坦な表面を与える方法お
よびそれにより製造された集積回路を提供する。 【構成】 ソース／ドレイン領域を有する基板の上にゲ
ート電極を形成する。該ゲート電極の上及び該ゲート電
極によって被覆されていない基板の一部の上に二酸化シ
リコン層を形成する。該二酸化シリコン層の上に燐をド
ープした第一スピンオンガラス層を形成し、尚スピンオ
ンガラスは電荷可動イオンのゲッタリングを容易とする
のに充分な濃度にドーピングされている。次いで、スピ
ンオンガラス層及び二酸化シリコン層に開口を形成して
ソース／ドレイン領域の一部を露出させる。
よびそれにより製造された集積回路を提供する。 【構成】 ソース／ドレイン領域を有する基板の上にゲ
ート電極を形成する。該ゲート電極の上及び該ゲート電
極によって被覆されていない基板の一部の上に二酸化シ
リコン層を形成する。該二酸化シリコン層の上に燐をド
ープした第一スピンオンガラス層を形成し、尚スピンオ
ンガラスは電荷可動イオンのゲッタリングを容易とする
のに充分な濃度にドーピングされている。次いで、スピ
ンオンガラス層及び二酸化シリコン層に開口を形成して
ソース／ドレイン領域の一部を露出させる。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
処理技術に関するものであって、更に詳細には、サブミ
クロン技術において使用するのに適した平坦化技術及び
その結果得られる構成体に関するものである。
処理技術に関するものであって、更に詳細には、サブミ
クロン技術において使用するのに適した平坦化技術及び
その結果得られる構成体に関するものである。
【０００２】
【従来の技術】集積回路の製造コストは、所望の機能を
実現するために必要とされるチップ面積に大きく依存し
ている。そのチップ面積は、例えば金属−酸化物−半導
体（ＭＯＳ）技術におけるゲート電極等の能動的部品及
び例えばＭＯＳソース及びドレイン領域やバイポーラエ
ミッタ及びベース領域等の拡散領域の形状及び寸法によ
って画定される。これらの形状及び寸法は、しばしば、
特定の製造施設において使用可能なホトリソグラフィの
分解能に依存している。種々の装置及び回路の水平方向
の寸法を確立する場合のホトリソグラフィの特徴は、設
計条件を満足するパターンを形成すると共に、ウエハの
表面上に回路パターンを正確に整合させることである。
ライン幅がサブミクロンホトリソグラフィにおいてます
ます小さくなると、ホトレジスト内にライン及びコンタ
クトホールをプリントするためのプロセスはますます困
難なものとなる。
実現するために必要とされるチップ面積に大きく依存し
ている。そのチップ面積は、例えば金属−酸化物−半導
体（ＭＯＳ）技術におけるゲート電極等の能動的部品及
び例えばＭＯＳソース及びドレイン領域やバイポーラエ
ミッタ及びベース領域等の拡散領域の形状及び寸法によ
って画定される。これらの形状及び寸法は、しばしば、
特定の製造施設において使用可能なホトリソグラフィの
分解能に依存している。種々の装置及び回路の水平方向
の寸法を確立する場合のホトリソグラフィの特徴は、設
計条件を満足するパターンを形成すると共に、ウエハの
表面上に回路パターンを正確に整合させることである。
ライン幅がサブミクロンホトリソグラフィにおいてます
ます小さくなると、ホトレジスト内にライン及びコンタ
クトホールをプリントするためのプロセスはますます困
難なものとなる。
【０００３】回路が超大規模集積化（ＶＬＳＩ）レベル
となると、ウエハの表面に対しますます多数の層が付加
される。これらの付加的な層はウエハ表面上により多く
のステップ即ち段差を形成する。従って、ホトリソグラ
フィにおける小さな画像寸法の分解能は光の反射やステ
ップ即ち段差におけるホトレジストの薄層化等のために
付加的なステップ即ち段差においてますます困難なもの
となる。トポグラフィ即ち地形的形状の変化の影響を取
除くために一般的に平坦化技術が使用されている。
となると、ウエハの表面に対しますます多数の層が付加
される。これらの付加的な層はウエハ表面上により多く
のステップ即ち段差を形成する。従って、ホトリソグラ
フィにおける小さな画像寸法の分解能は光の反射やステ
ップ即ち段差におけるホトレジストの薄層化等のために
付加的なステップ即ち段差においてますます困難なもの
となる。トポグラフィ即ち地形的形状の変化の影響を取
除くために一般的に平坦化技術が使用されている。
【０００４】従来多数の異なった平坦化技術が使用され
ており、その各々はそれ自身の欠点を有している。所望
の画像を形成するために多層ホトレジストプロセスが使
用されている。特定のホトレジストプロセスは、トポグ
ラフィの厳しさ及び所望とする画像の寸法に依存してい
る。然しながら、これらのプロセスはより長い時間がか
かり且つ歩留まりを制限するより多くのステップを必要
としている。ウエハの表面を平坦化させるためにポリイ
ミド及びリフローガラス層が使用されている。ポリイミ
ドはホトレジスト物質のようにウエハ上にスピンオンさ
せることが可能である。スピンオンによって付与した後
に、ポリイミドを硬質の層で被覆し、且つホトレジスト
の様にパターン化させる。リフローガラス層は、通常、
ボロン又は燐又はその両方でドーピングされており、ガ
ラス層が流動する温度を低下させている。これらの層は
従来の方法よりも一層の平坦化を達成することが可能で
あるが、装置の寸法が継続して小さくなるに従い付加的
な平坦化作業を行うことが必要とされる。
ており、その各々はそれ自身の欠点を有している。所望
の画像を形成するために多層ホトレジストプロセスが使
用されている。特定のホトレジストプロセスは、トポグ
ラフィの厳しさ及び所望とする画像の寸法に依存してい
る。然しながら、これらのプロセスはより長い時間がか
かり且つ歩留まりを制限するより多くのステップを必要
としている。ウエハの表面を平坦化させるためにポリイ
ミド及びリフローガラス層が使用されている。ポリイミ
ドはホトレジスト物質のようにウエハ上にスピンオンさ
せることが可能である。スピンオンによって付与した後
に、ポリイミドを硬質の層で被覆し、且つホトレジスト
の様にパターン化させる。リフローガラス層は、通常、
ボロン又は燐又はその両方でドーピングされており、ガ
ラス層が流動する温度を低下させている。これらの層は
従来の方法よりも一層の平坦化を達成することが可能で
あるが、装置の寸法が継続して小さくなるに従い付加的
な平坦化作業を行うことが必要とされる。
【０００５】スピンオンガラス（ＳＯＧ）も硬質の平坦
化層であって、それは迅速に蒸発する溶媒内における二
酸化シリコンの混合物である。ベーキングの後の亀裂の
発生を減少させるために、ＳＯＧに炭素を付与すること
が可能である。然しながらＳＯＧそれ自身は可動イオン
汚染物が層を貫通して移動し且つＳＯＧ下側の装置又は
ウエハ表面内に移動することを防止することは不可能で
ある。
化層であって、それは迅速に蒸発する溶媒内における二
酸化シリコンの混合物である。ベーキングの後の亀裂の
発生を減少させるために、ＳＯＧに炭素を付与すること
が可能である。然しながらＳＯＧそれ自身は可動イオン
汚染物が層を貫通して移動し且つＳＯＧ下側の装置又は
ウエハ表面内に移動することを防止することは不可能で
ある。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、可動性イオン汚染物が平坦化層を貫通
してその下側の層内に移動することを防止することの可
能な平坦化層を形成する方法を提供することである。
とするところは、可動性イオン汚染物が平坦化層を貫通
してその下側の層内に移動することを防止することの可
能な平坦化層を形成する方法を提供することである。
【０００７】本発明の別の目的とするところは、ドープ
したスピンオンガラス絶縁層を使用するそのような方法
を提供することである。
したスピンオンガラス絶縁層を使用するそのような方法
を提供することである。
【０００８】本発明の更に別の目的とするところは、従
来の処理の流れを使用するそのような方法を提供するこ
とである。
来の処理の流れを使用するそのような方法を提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明は、半導体装置構
成体の製造方法及びそれによって製造される半導体装置
に組込むことが可能である。本発明によれば、基板内に
ソース／ドレイン領域を具備するゲート電極等の集積回
路上に導電性構成体を形成する。例えば二酸化シリコン
等の絶縁層を導電性構成体の上及び該導電性構成体によ
って被覆されていない集積回路の一部の上に形成する。
ドープした平坦状のスピンオンガラス層を絶縁層上に形
成し、該スピンオンガラスは電荷可動イオンのゲッタリ
ングを防止するのに充分な濃度にドープされている。
成体の製造方法及びそれによって製造される半導体装置
に組込むことが可能である。本発明によれば、基板内に
ソース／ドレイン領域を具備するゲート電極等の集積回
路上に導電性構成体を形成する。例えば二酸化シリコン
等の絶縁層を導電性構成体の上及び該導電性構成体によ
って被覆されていない集積回路の一部の上に形成する。
ドープした平坦状のスピンオンガラス層を絶縁層上に形
成し、該スピンオンガラスは電荷可動イオンのゲッタリ
ングを防止するのに充分な濃度にドープされている。
【００１０】
【実施例】以下に説明する処理ステップ及び構成は集積
回路を製造する完全な処理の流れを構成するものではな
い。本発明は、当該技術分野において現在使用されてい
る集積回路製造技術に関連して実施することが可能なも
のであり、本発明の重要な特徴を理解するのに必要な処
理ステップについて特に詳細に説明をする。尚、添付の
図面は集積回路の一部の製造過程における断面を示した
ものであるが、それらは重要な特徴をより良く示すため
に適宜拡縮して示してある。
回路を製造する完全な処理の流れを構成するものではな
い。本発明は、当該技術分野において現在使用されてい
る集積回路製造技術に関連して実施することが可能なも
のであり、本発明の重要な特徴を理解するのに必要な処
理ステップについて特に詳細に説明をする。尚、添付の
図面は集積回路の一部の製造過程における断面を示した
ものであるが、それらは重要な特徴をより良く示すため
に適宜拡縮して示してある。
【００１１】図１を参照すると、集積回路をシリコン基
板１０に形成すべき状態が示されている。活性区域を分
離させるために、当該技術分野において公知の如く、基
板上の所定の区域にフィールド酸化物領域１２を形成す
る。基板１０の一部の上にトランジスタ等の導電性構成
体を形成する。このトランジスタは、好適にはドープし
たポリシリコンからなるゲート電極１４を有しており、
それは当該技術分野において公知の如く、ゲート酸化膜
１６の上に形成されている。このトランジスタは、典型
的には、更に、ゲート酸化膜１６及びゲート電極１４に
隣接して形成された酸化物スペーサ１８を有している。
軽度にドープしたソース及びドレイン領域２０及び高度
にドープしたソース及びドレイン領域２２，２４が、ゲ
ート電極に隣接して従来の方法によって基板内に形成さ
れている。
板１０に形成すべき状態が示されている。活性区域を分
離させるために、当該技術分野において公知の如く、基
板上の所定の区域にフィールド酸化物領域１２を形成す
る。基板１０の一部の上にトランジスタ等の導電性構成
体を形成する。このトランジスタは、好適にはドープし
たポリシリコンからなるゲート電極１４を有しており、
それは当該技術分野において公知の如く、ゲート酸化膜
１６の上に形成されている。このトランジスタは、典型
的には、更に、ゲート酸化膜１６及びゲート電極１４に
隣接して形成された酸化物スペーサ１８を有している。
軽度にドープしたソース及びドレイン領域２０及び高度
にドープしたソース及びドレイン領域２２，２４が、ゲ
ート電極に隣接して従来の方法によって基板内に形成さ
れている。
【００１２】図２を参照すると、導電性構成体を具備す
る集積回路の一部の上に、例えば二酸化シリコン等の絶
縁層２６を形成する。二酸化シリコン層２６は、例え
ば、ソース／ドレイン領域２２，２４とその後に形成さ
れる上側に存在する層との間においてカウンタドーピン
グが発生することを防止するために形成する。絶縁層２
６は、典型的には、約１００乃至２０００Åの間の厚さ
を有している。絶縁層２６は、更に、その保護特性及び
流動特性を改善するために軽度にドープさせることが可
能である。
る集積回路の一部の上に、例えば二酸化シリコン等の絶
縁層２６を形成する。二酸化シリコン層２６は、例え
ば、ソース／ドレイン領域２２，２４とその後に形成さ
れる上側に存在する層との間においてカウンタドーピン
グが発生することを防止するために形成する。絶縁層２
６は、典型的には、約１００乃至２０００Åの間の厚さ
を有している。絶縁層２６は、更に、その保護特性及び
流動特性を改善するために軽度にドープさせることが可
能である。
【００１３】次いで、約２０００乃至８０００Åの間の
深さに、絶縁層２６の上に平坦状スピンオンガラス層２
８を付着形成する。従来技術と本発明との間の差異は、
本発明においては、ＳＯＧがドーピングされていること
であって、好適には、燐でドーピングし、そのドーピン
グ濃度は電荷可動イオンのゲッタリングを可能とするの
に充分な濃度である。ドーパント濃度は、好適には、約
４乃至７％の間の濃度である。例えば、ナトリウム分子
は、ＳＯＧを貫通して移動することはなく、且つ二酸化
シリコン層２６及びシリコン基板１０内に侵入すること
はない。その代わりに、汚染イオンはＳＯＧ内の燐に取
付いて、装置の特性を変化させることを防止する。ＳＯ
Ｇ層２８は、層の保護特性を増加させるためにキュア即
ち硬化させることが可能である。ＳＯＧは、好適には、
溶媒のガス放出特性を向上させるために大気圧以下で硬
化させることが望ましい。更に、ＳＯＧを硬化させる温
度は、約５００乃至８００℃の間でランプアップ即ちラ
ンプ加熱させることが望ましい。例えば、その温度は溶
媒分子を追出すために低い温度から開始し、ＳＯＧを稠
密化させるためにより高い温度へ増加させることが可能
である。従って、ドープしたＳＯＧは、汚染イオンが層
を貫通して移動することを防止すると共に、コンタクト
開口を形成する前に層の表面を平坦化させる。ドープし
たＳＯＧは、特に、装置の寸法が減少し且つ装置の性能
が臨界的であるサブミクロン領域において極めて有用で
ある。
深さに、絶縁層２６の上に平坦状スピンオンガラス層２
８を付着形成する。従来技術と本発明との間の差異は、
本発明においては、ＳＯＧがドーピングされていること
であって、好適には、燐でドーピングし、そのドーピン
グ濃度は電荷可動イオンのゲッタリングを可能とするの
に充分な濃度である。ドーパント濃度は、好適には、約
４乃至７％の間の濃度である。例えば、ナトリウム分子
は、ＳＯＧを貫通して移動することはなく、且つ二酸化
シリコン層２６及びシリコン基板１０内に侵入すること
はない。その代わりに、汚染イオンはＳＯＧ内の燐に取
付いて、装置の特性を変化させることを防止する。ＳＯ
Ｇ層２８は、層の保護特性を増加させるためにキュア即
ち硬化させることが可能である。ＳＯＧは、好適には、
溶媒のガス放出特性を向上させるために大気圧以下で硬
化させることが望ましい。更に、ＳＯＧを硬化させる温
度は、約５００乃至８００℃の間でランプアップ即ちラ
ンプ加熱させることが望ましい。例えば、その温度は溶
媒分子を追出すために低い温度から開始し、ＳＯＧを稠
密化させるためにより高い温度へ増加させることが可能
である。従って、ドープしたＳＯＧは、汚染イオンが層
を貫通して移動することを防止すると共に、コンタクト
開口を形成する前に層の表面を平坦化させる。ドープし
たＳＯＧは、特に、装置の寸法が減少し且つ装置の性能
が臨界的であるサブミクロン領域において極めて有用で
ある。
【００１４】一方、硬化プロセスの前又は後において、
ＳＯＧ層２８のエッチバックを行うことが可能である。
ウエハの表面を更に平坦化させるために第二ＳＯＧ層を
形成することが可能である。第二ＳＯＧ層を形成する場
合には、それをドープし且つ硬化させることも可能であ
る。このドープしたＳＯＧ層のその他の使用は当業者に
とって自明である。ドープしたＳＯＧ層は、異なったポ
リシリコン層の間に形成することが可能である。又、ド
ープしたＳＯＧはウエハの表面を平坦化させ且つ電荷可
動イオンのゲッタリングを行うことを可能とする。
ＳＯＧ層２８のエッチバックを行うことが可能である。
ウエハの表面を更に平坦化させるために第二ＳＯＧ層を
形成することが可能である。第二ＳＯＧ層を形成する場
合には、それをドープし且つ硬化させることも可能であ
る。このドープしたＳＯＧ層のその他の使用は当業者に
とって自明である。ドープしたＳＯＧ層は、異なったポ
リシリコン層の間に形成することが可能である。又、ド
ープしたＳＯＧはウエハの表面を平坦化させ且つ電荷可
動イオンのゲッタリングを行うことを可能とする。
【００１５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図２】 本発明の一実施例に基づいて半導体集積回路
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
１０ シリコン基板 １２ フィールド酸化物領域 １４ ゲート電極 １６ ゲート酸化膜 １８ 酸化物スペーサ ２０ 軽度にドープしたソース／ドレイン領域 ２２，２４ 高度にドープしたソース／ドレイン領域 ２６ 絶縁層 ２８ スピンオンガラス層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク アール． ブライアント アメリカ合衆国， テキサス 76201， デントン， クレストウッド 2125
Claims (27)
- 【請求項１】 半導体集積回路の平坦表面を形成する方
法において、 集積回路上に導電性構成体を形成し、 前記導電性構成体の上及び前記導電性構成体によって被
覆されていない前記集積回路の一部の上に絶縁層を形成
し、 前記絶縁層上にドープした第一平坦状スピンオンガラス
層を形成する、 上記各ステップを有しており、前記スピンオンガラスが
電荷可動イオンのゲッタリングを容易とさせるのに充分
な濃度にドープされていることを特徴とする方法。 - 【請求項２】 請求項１において、前記導電性構成体
が、ゲート電極を具備すると共に、前記ゲート電極に隣
接しており且つ前記ゲート電極の下側に位置して基板内
に設けられているソース／ドレイン領域を具備するトラ
ンジスタゲートを有していることを特徴とする方法。 - 【請求項３】 請求項１において、前記絶縁層が二酸化
シリコンを有していることを特徴とする方法。 - 【請求項４】 請求項３において、前記スピンオンガラ
ス層が燐でドープされていることを特徴とする方法。 - 【請求項５】 請求項１において、前記絶縁層が約１０
０乃至２０００Åの間の厚さを有していることを特徴と
する方法。 - 【請求項６】 請求項１において、前記第一スピンオン
ガラス層が約４乃至７％の間の濃度に燐でドープされて
いることを特徴とする方法。 - 【請求項７】 請求項１において、前記第一スピンオン
ガラス層が約２０００乃至８０００Åの間の厚さを有し
ていることを特徴とする方法。 - 【請求項８】 請求項１において、前記第一スピンオン
ガラス層を形成後に硬化させることを特徴とする方法。 - 【請求項９】 請求項８において、前記第一スピンオン
ガラス層を、大気圧力以下において硬化させ溶媒のガス
放出を向上させることを特徴とする方法。 - 【請求項１０】 請求項８において、前記第一スピンオ
ンガラス層を溶媒を除去するために約５００乃至８００
℃の間の温度にランプ加熱する期間中に硬化させること
を特徴とする方法。 - 【請求項１１】 請求項１において、更に、 前記第一スピンオンガラス層の部分的エッチバックを行
い、 前記第一スピンオンガラス層の上にドープした第二平坦
状スピンオンガラス層を形成し、電荷可動イオンのゲッ
タリングを容易とするのに充分な濃度に前記第二スピン
オンガラスをドープさせることを特徴とする方法。 - 【請求項１２】 請求項１１において、前記第二スピン
オンガラス層を約４乃至７％の間の濃度に燐でドープさ
せることを特徴とする方法。 - 【請求項１３】 請求項１１において、前記第二スピン
オンガラス層を硬化させることを特徴とする方法。 - 【請求項１４】 半導体集積回路の平坦表面を形成する
方法において、 ソース／ドレイン領域を具備する基板の上にゲート電極
を形成し、 前記ゲート電極の上及び前記ゲート電極によって被覆さ
れていない基板の一部の上に二酸化シリコン層を形成
し、 前記二酸化シリコン層上に電荷可動イオンのゲッタリン
グを容易とさせるのに充分な濃度に燐がドープされてい
る第一平坦状スピンオンガラス層を形成し、 前記スピンオンガラス層及び前記二酸化シリコン層に開
口を形成して前記ソース／ドレイン領域の一部を露出さ
せる、 上記各ステップを有することを特徴とする方法。 - 【請求項１５】 請求項１４において、前記二酸化シリ
コン層を燐でドープすることを特徴とする方法。 - 【請求項１６】 請求項１４において、前記第一スピン
オンガラス層を約４乃至７％の間の濃度に燐でドープす
ることを特徴とする方法。 - 【請求項１７】 請求項１４において、更に、 前記第一スピンオンガラス層の部分的エッチバックを行
い、 前記第一スピンオンガラス層上に燐をドープした第二平
坦状スピンオンガラス層を形成し、前記第二スピンオン
ガラスが電荷可動イオンのゲッタリングを容易とさせる
のに充分な濃度にドープされていることを特徴とする方
法。 - 【請求項１８】 集積回路の一部を構成する構成体にお
いて、 集積回路の一部の上に配設して導電性構成体が設けられ
ており、 前記導電性構成体の上及び前記導電性構成体によって被
覆されていない集積回路の一部の上に絶縁層が設けられ
ており、 前記絶縁層上に配設してドープした第一平坦状スピンオ
ンガラス層が設けられており、前記スピンオンガラスが
電荷可動イオンのゲッタリングを容易とさせるのに充分
な濃度のドーパントを有していることを特徴とする構成
体。 - 【請求項１９】 請求項１８において、前記導電性構成
体が基板上に配設したゲート電極を具備すると共に、前
記ゲート電極に隣接し基板内に設けられたソース／ドレ
イン領域を具備するトランジスタゲートを有することを
特徴とする構成体。 - 【請求項２０】 請求項１８において、前記絶縁層が二
酸化シリコンを有することを特徴とする構成体。 - 【請求項２１】 請求項１９において、前記スピンオン
ガラス層が燐でドープされていることを特徴とする構成
体。 - 【請求項２２】 請求項１８において、前記絶縁層が約
１００乃至２０００Åの間の厚さを有していることを特
徴とする構成体。 - 【請求項２３】 請求項１８において、前記第一スピン
オンガラス層が約４乃至７％の間の燐ドーパント濃度を
有していることを特徴とする構成体。 - 【請求項２４】 請求項１８において、前記第一スピン
オンガラス層が約２０００乃至８０００Åの間の厚さを
有していることを特徴とする構成体。 - 【請求項２５】 請求項１８において、前記第一スピン
オンガラス層が硬化されていることを特徴とする構成
体。 - 【請求項２６】 請求項１８において、更に、前記第一
スピンオンガラス層の上に配設してドープした第二平坦
状スピンオンガラス層が設けられており、前記第二スピ
ンオンガラスは電荷可動イオンのゲッタリングを容易と
させるのに充分なドーパント濃度を有していることを特
徴とする構成体。 - 【請求項２７】 請求項２６において、前記第二スピン
オンガラス層が約４乃至７％の間の燐ドーパント濃度を
有していることを特徴とする構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US93417292A | 1992-08-21 | 1992-08-21 | |
| US934172 | 1992-08-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204212A true JPH06204212A (ja) | 1994-07-22 |
Family
ID=25465086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5206677A Pending JPH06204212A (ja) | 1992-08-21 | 1993-08-20 | 平坦化技術 |
Country Status (3)
| Country | Link |
|---|---|
| EP (2) | EP1119042A2 (ja) |
| JP (1) | JPH06204212A (ja) |
| DE (1) | DE69331362T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508035B2 (en) | 2004-08-19 | 2009-03-24 | Seiko Epson Corporation | Semiconductor device and driving method of semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526476B2 (ja) * | 1993-02-22 | 1996-08-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE19704534A1 (de) * | 1997-02-06 | 1998-08-20 | Siemens Ag | Halbleiterkörper |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0315350A1 (en) * | 1987-11-02 | 1989-05-10 | AT&T Corp. | Low temperature intrinsic gettering techniques |
| US4988405A (en) * | 1989-12-21 | 1991-01-29 | At&T Bell Laboratories | Fabrication of devices utilizing a wet etchback procedure |
| CA2009518C (en) * | 1990-02-07 | 2000-10-17 | Luc Ouellet | Spin-on glass processing technique for the fabrication of semiconductor device |
| CA2017719C (en) * | 1990-05-29 | 1999-01-19 | Zarlink Semiconductor Inc. | Moisture-free sog process |
| CA2017720C (en) * | 1990-05-29 | 1999-01-19 | Luc Ouellet | Sog with moisture-resistant protective capping layer |
| CA2056456C (en) * | 1991-08-14 | 2001-05-08 | Luc Ouellet | High performance passivation for semiconductor devices |
-
1993
- 1993-08-20 EP EP01201322A patent/EP1119042A2/en not_active Withdrawn
- 1993-08-20 EP EP93306617A patent/EP0587335B1/en not_active Expired - Lifetime
- 1993-08-20 JP JP5206677A patent/JPH06204212A/ja active Pending
- 1993-08-20 DE DE69331362T patent/DE69331362T2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7508035B2 (en) | 2004-08-19 | 2009-03-24 | Seiko Epson Corporation | Semiconductor device and driving method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0587335A2 (en) | 1994-03-16 |
| EP0587335A3 (en) | 1995-05-17 |
| EP1119042A2 (en) | 2001-07-25 |
| DE69331362D1 (de) | 2002-01-31 |
| DE69331362T2 (de) | 2002-06-20 |
| EP0587335B1 (en) | 2001-12-19 |
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