JPH06203588A - 高速ディジタルシフトレジスタとそのようなレジスタを具える装置 - Google Patents
高速ディジタルシフトレジスタとそのようなレジスタを具える装置Info
- Publication number
- JPH06203588A JPH06203588A JP5279562A JP27956293A JPH06203588A JP H06203588 A JPH06203588 A JP H06203588A JP 5279562 A JP5279562 A JP 5279562A JP 27956293 A JP27956293 A JP 27956293A JP H06203588 A JPH06203588 A JP H06203588A
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- switching device
- stage
- input
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Electronic Switches (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 直列モードあるいは並列モードのいずれかで
負荷でき、かつ電流切替論理で実現されるシフトレジス
タを提供することを目的とする。 【構成】 ディジタルシフトレジスタは、クロック信号
Ｈにより制御される一連のマスタ・スレーブ・フリップ
フロップＭ／Ｓを含み、かつそれらの間に、直列あるい
は並列負荷モードの選択を可能にするスイッチングデバ
イスＣを具えている。スイッチングデバイスＣは直列モ
ードで使用され、かつ一対のトランジスタＴ1 ，Ｔ2 か
ら構成されているる差分ステージＣs と、並列モードで
使用され、かつ並列に接続されているトランジスタＴ3
，Ｔ4 およびＴ3 ′，Ｔ4 ′からなる差分ステージＣp
を含み、出力分枝のトランジスタＴ4 ′だけがスイッ
チングデバイスに先行するフリップフロップの入力に接
続され、従って、並列負荷モードのこのフリップフロッ
プＭ／Ｓの入力トランジスタＴe の飽和が回避される。
負荷でき、かつ電流切替論理で実現されるシフトレジス
タを提供することを目的とする。 【構成】 ディジタルシフトレジスタは、クロック信号
Ｈにより制御される一連のマスタ・スレーブ・フリップ
フロップＭ／Ｓを含み、かつそれらの間に、直列あるい
は並列負荷モードの選択を可能にするスイッチングデバ
イスＣを具えている。スイッチングデバイスＣは直列モ
ードで使用され、かつ一対のトランジスタＴ1 ，Ｔ2 か
ら構成されているる差分ステージＣs と、並列モードで
使用され、かつ並列に接続されているトランジスタＴ3
，Ｔ4 およびＴ3 ′，Ｔ4 ′からなる差分ステージＣp
を含み、出力分枝のトランジスタＴ4 ′だけがスイッ
チングデバイスに先行するフリップフロップの入力に接
続され、従って、並列負荷モードのこのフリップフロッ
プＭ／Ｓの入力トランジスタＴe の飽和が回避される。
Description
【０００１】
【技術分野】本発明はシフトレジスタの入力に存在する
データの直列負荷用のクロック信号により制御される連
続するマスタ・スレーブ・フリップフロップを具えるデ
ィジタルシフトレジスタに関連し、所与のフリップフロ
ップが、直列ステージとして規定されるトランジスタを
具える差分ステージ、並列ステージとして規定されるト
ランジスタを具える差分ステージ、および直列ステージ
の入力あるいは並列ステージのによりのいずれかに存在
するデータに基づいて直列モードあるいは並列モードの
いずれかでスイッチングデバイスに続くフリップフロッ
プを負荷するために、選択信号の関数として、直列ステ
ージあるいは並列ステージのいずれかに、公称電流値と
して規定される電流を印加できるスイッチング回路、を
具えるスイッチングデバイスにより分離されている。
データの直列負荷用のクロック信号により制御される連
続するマスタ・スレーブ・フリップフロップを具えるデ
ィジタルシフトレジスタに関連し、所与のフリップフロ
ップが、直列ステージとして規定されるトランジスタを
具える差分ステージ、並列ステージとして規定されるト
ランジスタを具える差分ステージ、および直列ステージ
の入力あるいは並列ステージのによりのいずれかに存在
するデータに基づいて直列モードあるいは並列モードの
いずれかでスイッチングデバイスに続くフリップフロッ
プを負荷するために、選択信号の関数として、直列ステ
ージあるいは並列ステージのいずれかに、公称電流値と
して規定される電流を印加できるスイッチング回路、を
具えるスイッチングデバイスにより分離されている。
【０００２】
【背景技術】この種のシフトレジスタは重要な適用を見
いだし、特にアナログ対ディジタル変換器から下流のビ
デオ信号のディジタル処理においてそうである。実際
に、所与の適用において、例えばレジスタに蓄積すべき
すべてのデータが同時に利用可能である場合に、直列負
荷は時間の損失となろう。
いだし、特にアナログ対ディジタル変換器から下流のビ
デオ信号のディジタル処理においてそうである。実際
に、所与の適用において、例えばレジスタに蓄積すべき
すべてのデータが同時に利用可能である場合に、直列負
荷は時間の損失となろう。
【０００３】直列モードあるいは並列モードのいずれか
で負荷できるシフトレジスタはユー・ラングマン（U. L
angmann ）の論文、「2.25ＧHzシリコンバイポーラシフ
トレジスタ（A 2.25ＧHz silicon bipolar shift regis
ter ）、「1987年バイポーラ回路と技術の会合の会議録
（Proceedings of the 1987 bipolar circuits and tec
hnology meeting ）の抜粋、頁 109−112 、（ジェー・
ジョップケ［J. Jopke］編集、IEEE発行）に記載されて
いる。このシフトレジスタはＣＭＬ（CurrentMode Logi
c）で実現されている。
で負荷できるシフトレジスタはユー・ラングマン（U. L
angmann ）の論文、「2.25ＧHzシリコンバイポーラシフ
トレジスタ（A 2.25ＧHz silicon bipolar shift regis
ter ）、「1987年バイポーラ回路と技術の会合の会議録
（Proceedings of the 1987 bipolar circuits and tec
hnology meeting ）の抜粋、頁 109−112 、（ジェー・
ジョップケ［J. Jopke］編集、IEEE発行）に記載されて
いる。このシフトレジスタはＣＭＬ（CurrentMode Logi
c）で実現されている。
【０００４】
【発明の開示】本発明の目的は直列モードあるいは並列
モードのいずれかで負荷でき、かつＣＲＬ（Current Ro
uting Logic ）で実現されるシフトレジスタを提供する
ことである。この論理の原理と多くの利点は、ディー・
カスパーコビッツ（D. Kasperkovitz ）の論文、「スタ
ティック・シフトレジスタの解析と改良（Analysis and
improvement of a static shift register ）」、マイ
クロエレクトロニクスと信頼性（Microelectronics & R
eliability）、頁501−515、パーガモン出版（Pergamon
Press）、1974年に記載されている。
モードのいずれかで負荷でき、かつＣＲＬ（Current Ro
uting Logic ）で実現されるシフトレジスタを提供する
ことである。この論理の原理と多くの利点は、ディー・
カスパーコビッツ（D. Kasperkovitz ）の論文、「スタ
ティック・シフトレジスタの解析と改良（Analysis and
improvement of a static shift register ）」、マイ
クロエレクトロニクスと信頼性（Microelectronics & R
eliability）、頁501−515、パーガモン出版（Pergamon
Press）、1974年に記載されている。
【０００５】このことを達成するために、本発明による
述べられたようなシフトレジスタは、マスタ・スレーブ
・フリップフロップはＣＲＬセルに基づいて実現され、
スイッチングデバイスは直列ステージの入力と電源端子
との間に接続されている抵抗を具え、かつ各スイッチン
グデバイスの差分ステージは、少なくとも１つの入力ト
ランジスタと、スイッチングデバイスに続くフリップフ
ロップの入力に、そのコレクタにより接続された少なく
とも１つの出力トランジスタから構成され、並列ステー
ジは複数の出力トランジスタを具え、それらのエミッタ
とベースは並列に接続され、かつその一部分のみがスイ
ッチングデバイスに続くフリップフロップの入力に、そ
れらのコレクタにより接続され、従って並列ステージに
より供給された電流は公称電流値の分数（fraction）に
等しいことを特徴としている。
述べられたようなシフトレジスタは、マスタ・スレーブ
・フリップフロップはＣＲＬセルに基づいて実現され、
スイッチングデバイスは直列ステージの入力と電源端子
との間に接続されている抵抗を具え、かつ各スイッチン
グデバイスの差分ステージは、少なくとも１つの入力ト
ランジスタと、スイッチングデバイスに続くフリップフ
ロップの入力に、そのコレクタにより接続された少なく
とも１つの出力トランジスタから構成され、並列ステー
ジは複数の出力トランジスタを具え、それらのエミッタ
とベースは並列に接続され、かつその一部分のみがスイ
ッチングデバイスに続くフリップフロップの入力に、そ
れらのコレクタにより接続され、従って並列ステージに
より供給された電流は公称電流値の分数（fraction）に
等しいことを特徴としている。
【０００６】このように本発明はＣＲＬ論理の使用に関
連する主な問題、すなわち、並列モードでの負荷の間に
スイッチングデバイスに続くマスタ・スレーブ・フリッ
プフロップのマスタセルの入力トランジスタの飽和の危
険性の解決法を提供する。
連する主な問題、すなわち、並列モードでの負荷の間に
スイッチングデバイスに続くマスタ・スレーブ・フリッ
プフロップのマスタセルの入力トランジスタの飽和の危
険性の解決法を提供する。
【０００７】本発明によるシフトレジスタの好ましい実
施例において、スイッチングデバイスの並列ステージが
２つの出力トランジスタを具え、それらのエミッタとベ
ースは並列に接続され、１つの出力トランジスタのみが
スイッチングデバイスに続くフリップフロップの入力
に、そのコレクタにより接続され、他の出力トランジス
タのコレクタが電源端子に接続されていることを特徴と
している。この実施例は特に簡単に具体化できるという
利点を提供する。
施例において、スイッチングデバイスの並列ステージが
２つの出力トランジスタを具え、それらのエミッタとベ
ースは並列に接続され、１つの出力トランジスタのみが
スイッチングデバイスに続くフリップフロップの入力
に、そのコレクタにより接続され、他の出力トランジス
タのコレクタが電源端子に接続されていることを特徴と
している。この実施例は特に簡単に具体化できるという
利点を提供する。
【０００８】本発明の他の目的は、そのようなシフトレ
ジスタを具え、かつ選択信号を供給し、その作動期間が
クロック信号の作動期間を包含している装置を提供する
ことでもある。このように、マスタフリップフロップに
よる並列ステージの入力信号の獲得が保証される。
ジスタを具え、かつ選択信号を供給し、その作動期間が
クロック信号の作動期間を包含している装置を提供する
ことでもある。このように、マスタフリップフロップに
よる並列ステージの入力信号の獲得が保証される。
【０００９】本発明の他の特徴、詳細および利点は限定
的でない実例に関連する添付図面を参照して、以下の記
述から明らかになろう。
的でない実例に関連する添付図面を参照して、以下の記
述から明らかになろう。
【００１０】
【実施例】図１に示されているように、直列モードある
いは並列モードのいずれかで負荷できるシフトレジスタ
は、直列モードで使用され、かつスイッチングデバイス
Ｃの入力Ｅs に接続されている入力Ｅを具えている。そ
れはマスタ・スレーブ・フリップフロップＭ／Ｓにより
形成され、その各々はスイッチングデバイスＣにより先
行され、従って各フリップフロップＭ／Ｓの入力はスイ
ッチングデバイスＣの出力Ｓc に接続され、かつ各フリ
ップフロップＭ／Ｓの出力は他のスイッチングデバイス
Ｃの入力Ｅｓに直列モードで接続されている。最後のフ
リップフロップＭ／Ｓの出力はシフトレジスタの出力Ｓ
を構成している。各スイッチングデバイスＣもまた、並
列モードで使用される入力Ｅｐを具えている。クロック
信号Ｈはマスタ・スレーブ・フリップフロップＭ／Ｓの
制御を可能にし、かつ選択信号ＳＬＣＴはスイッチング
デバイスＣの負荷モードの選択を可能にする。
いは並列モードのいずれかで負荷できるシフトレジスタ
は、直列モードで使用され、かつスイッチングデバイス
Ｃの入力Ｅs に接続されている入力Ｅを具えている。そ
れはマスタ・スレーブ・フリップフロップＭ／Ｓにより
形成され、その各々はスイッチングデバイスＣにより先
行され、従って各フリップフロップＭ／Ｓの入力はスイ
ッチングデバイスＣの出力Ｓc に接続され、かつ各フリ
ップフロップＭ／Ｓの出力は他のスイッチングデバイス
Ｃの入力Ｅｓに直列モードで接続されている。最後のフ
リップフロップＭ／Ｓの出力はシフトレジスタの出力Ｓ
を構成している。各スイッチングデバイスＣもまた、並
列モードで使用される入力Ｅｐを具えている。クロック
信号Ｈはマスタ・スレーブ・フリップフロップＭ／Ｓの
制御を可能にし、かつ選択信号ＳＬＣＴはスイッチング
デバイスＣの負荷モードの選択を可能にする。
【００１１】本実施例において、シフトレジスタのすべ
てのマスタ・スレーブ・フリップフロップＭ／Ｓは、す
べてのスイッチングデバイスＣが並列モードで動作する
場合に同時に負荷される。このことは最後のフリップフ
ロップに負荷されたデータの直接アクセスを可能にす
る。このシフトレジスタの適用に依存して、これらのい
くつかのスイッチングデバイスを容易に省略できる。入
力信号がシフトレジスタの第１フリップフロップＭ／Ｓ
に直接印加できることは注目に値する。
てのマスタ・スレーブ・フリップフロップＭ／Ｓは、す
べてのスイッチングデバイスＣが並列モードで動作する
場合に同時に負荷される。このことは最後のフリップフ
ロップに負荷されたデータの直接アクセスを可能にす
る。このシフトレジスタの適用に依存して、これらのい
くつかのスイッチングデバイスを容易に省略できる。入
力信号がシフトレジスタの第１フリップフロップＭ／Ｓ
に直接印加できることは注目に値する。
【００１２】図２は第１マスタ・スレーブ・フリップフ
ロップＭ／Ｓ１と第２マスタ・スレーブ・フリップフロ
ップＭ／Ｓ２（双方のフリップフロップはＣＲＬ論理で
実現されている）との間に接続されている本発明による
スイッチングデバイスＣを示している。
ロップＭ／Ｓ１と第２マスタ・スレーブ・フリップフロ
ップＭ／Ｓ２（双方のフリップフロップはＣＲＬ論理で
実現されている）との間に接続されている本発明による
スイッチングデバイスＣを示している。
【００１３】第１マスタ・スレーブ・フリップフロップ
Ｍ／Ｓ１のスレーブセルはエミッタにより相互接続され
ている入力トランジスタＴe2と出力トランジスタＴs2と
を具えている。これらのエミッタは公称電流値Ｉo を供
給する電流源Ｊ1 に接続され、それは専らクロック信号
Ｈのレベルが低い場合である。他方、入力トランジスタ
Ｔe2のコレクタと、スレーブセルの入力を構成する出力
トランジスタＴs2のベースは抵抗Ｒ22を介して電源端子
Ｖccに接続されている。最後に、入力トランジスタＴe2
のベースは基準電圧端子Ｖref に接続されている。出力
トランジスタＴs2のコレクタはスレーブセルの出力を構
成している。
Ｍ／Ｓ１のスレーブセルはエミッタにより相互接続され
ている入力トランジスタＴe2と出力トランジスタＴs2と
を具えている。これらのエミッタは公称電流値Ｉo を供
給する電流源Ｊ1 に接続され、それは専らクロック信号
Ｈのレベルが低い場合である。他方、入力トランジスタ
Ｔe2のコレクタと、スレーブセルの入力を構成する出力
トランジスタＴs2のベースは抵抗Ｒ22を介して電源端子
Ｖccに接続されている。最後に、入力トランジスタＴe2
のベースは基準電圧端子Ｖref に接続されている。出力
トランジスタＴs2のコレクタはスレーブセルの出力を構
成している。
【００１４】この出力はスイッチングデバイスＣの入力
Ｅs に接続されている。スイッチングデバイスＣは直列
ステージとして規定される、トランジスタを具える第１
差分ステージＣs と、並列ステージとして規定される、
トランジスタを具える第２差分ステージＣp を具えてい
る。
Ｅs に接続されている。スイッチングデバイスＣは直列
ステージとして規定される、トランジスタを具える第１
差分ステージＣs と、並列ステージとして規定される、
トランジスタを具える第２差分ステージＣp を具えてい
る。
【００１５】直列ステージＣs は２つのトランジスタＴ
1 とＴ2 から構成されている。直列ステージＣs の入力
を構成するトランジスタＴ1 のベースは、一方ではスイ
ッチングデバイスＣの入力Ｅs に接続され、他方では抵
抗Ｒ1 を介して電源端子Ｖccに接続されている。そのコ
レクタは電源端子Ｖccに接続され、Ｔ2 のベースは基準
電圧端子Ｖref に接続され、かつそのコレクタはスイッ
チングデバイスの出力Ｓc に接続されている。２つのト
ランジスタＴ1 とＴ2 のエミッタは、公称電流値Ｉo を
供給する電流源Ｊに接続され、それは専ら選択信号ＳＬ
ＣＴが低い場合である。
1 とＴ2 から構成されている。直列ステージＣs の入力
を構成するトランジスタＴ1 のベースは、一方ではスイ
ッチングデバイスＣの入力Ｅs に接続され、他方では抵
抗Ｒ1 を介して電源端子Ｖccに接続されている。そのコ
レクタは電源端子Ｖccに接続され、Ｔ2 のベースは基準
電圧端子Ｖref に接続され、かつそのコレクタはスイッ
チングデバイスの出力Ｓc に接続されている。２つのト
ランジスタＴ1 とＴ2 のエミッタは、公称電流値Ｉo を
供給する電流源Ｊに接続され、それは専ら選択信号ＳＬ
ＣＴが低い場合である。
【００１６】並列ステージＣp は４つのトランジスタＴ
3 ，Ｔ3′，Ｔ4 およびＴ4′から構成されている。並列
ステージＣp の入力を構成するトランジスタＴ3 および
Ｔ3′のベースははスイッチングデバイスＣの並列入力
Ｅp に接続され、それらのコレクタは電源端子Ｖccに接
続されている。点Ａに接続されているトランジスタＴ4
およびＴ4 ′のベースは、第１の実施例の並列モードで
使用された入力信号の逆論理、および第２の実施例の並
列モードで負荷されたデータの特性の関数として選択さ
れた基準電圧ＶA を受信しする。トランジスタＴ4 のコ
レクタは電源端子Ｖccに接続され、トランジスタＴ４′
のコレクタはスイッチングデバイスＣの出力Ｓｃに接続
されている。４つのトランジスタのエミッタは電流源Ｊ
に接続され、それは専ら選択信号ＳＬＣＴのレベルが高
い場合である。スイッチングデバイスＣの出力Ｓc は第
２マスタ・スレーブ・フリップフロップＭ／Ｓ２の入力
に接続されている。
3 ，Ｔ3′，Ｔ4 およびＴ4′から構成されている。並列
ステージＣp の入力を構成するトランジスタＴ3 および
Ｔ3′のベースははスイッチングデバイスＣの並列入力
Ｅp に接続され、それらのコレクタは電源端子Ｖccに接
続されている。点Ａに接続されているトランジスタＴ4
およびＴ4 ′のベースは、第１の実施例の並列モードで
使用された入力信号の逆論理、および第２の実施例の並
列モードで負荷されたデータの特性の関数として選択さ
れた基準電圧ＶA を受信しする。トランジスタＴ4 のコ
レクタは電源端子Ｖccに接続され、トランジスタＴ４′
のコレクタはスイッチングデバイスＣの出力Ｓｃに接続
されている。４つのトランジスタのエミッタは電流源Ｊ
に接続され、それは専ら選択信号ＳＬＣＴのレベルが高
い場合である。スイッチングデバイスＣの出力Ｓc は第
２マスタ・スレーブ・フリップフロップＭ／Ｓ２の入力
に接続されている。
【００１７】このフリップフロップＭ／Ｓ２は、第１フ
リップフロップＭ／Ｓ１のスレーブセルとして構成され
たマスタセルとスレーブセルを構成し、マスタセルは抵
抗Ｒ23、入力トランジスタＴe3および出力トランジスタ
Ｔs3を具え、スレーブセルは抵抗Ｒ24、入力トランジス
タＴe4および出力トランジスタＴs4を具えている。マス
タセルは公称電流値Ｉo を供給する電流源Ｊ2 により給
電され、それは専らクロック信号Ｈのレベルが高い場合
である。スレーブセルは同じ電流源Ｊ2 により給電さ
れ、それは専らクロック信号Ｈのレベルが低い場合であ
る。
リップフロップＭ／Ｓ１のスレーブセルとして構成され
たマスタセルとスレーブセルを構成し、マスタセルは抵
抗Ｒ23、入力トランジスタＴe3および出力トランジスタ
Ｔs3を具え、スレーブセルは抵抗Ｒ24、入力トランジス
タＴe4および出力トランジスタＴs4を具えている。マス
タセルは公称電流値Ｉo を供給する電流源Ｊ2 により給
電され、それは専らクロック信号Ｈのレベルが高い場合
である。スレーブセルは同じ電流源Ｊ2 により給電さ
れ、それは専らクロック信号Ｈのレベルが低い場合であ
る。
【００１８】従って、シフトレジスタが直列に負荷され
る場合、選択信号ＳＬＣＴはその低い状態にされ、直列
ステージＣs は電流Ｉo により給電され、一方、並列ス
テージＣp は給電されない。もし入力信号が論理高であ
るなら、トランジスタＴ1 はターンオンされ、一方、ト
ランジスタＴ2 はターンオフされる。従って、どんな電
流もフリップフロップＭ／Ｓ２の抵抗Ｒ23にまったく印
加されず、スイッチングデバイスＣの出力Ｓc の電位Ｕ
scは高い。
る場合、選択信号ＳＬＣＴはその低い状態にされ、直列
ステージＣs は電流Ｉo により給電され、一方、並列ス
テージＣp は給電されない。もし入力信号が論理高であ
るなら、トランジスタＴ1 はターンオンされ、一方、ト
ランジスタＴ2 はターンオフされる。従って、どんな電
流もフリップフロップＭ／Ｓ２の抵抗Ｒ23にまったく印
加されず、スイッチングデバイスＣの出力Ｓc の電位Ｕ
scは高い。
【００１９】しかし、もし入力信号が論理低なら、トラ
ンジスタＴ1 はターンオフされ、トランジスタＴ2 はタ
ーンオンされ、抵抗Ｒ23にＩo に近い電流を印加する。
従って、スイッチングデバイスＣの出力Ｓc の電位Ｕsc
は低い。
ンジスタＴ1 はターンオフされ、トランジスタＴ2 はタ
ーンオンされ、抵抗Ｒ23にＩo に近い電流を印加する。
従って、スイッチングデバイスＣの出力Ｓc の電位Ｕsc
は低い。
【００２０】レジスタが並列に負荷される場合、選択信
号ＳＬＣＴはその高い状態にされ、直列ステージＣs は
給電されない。もし入力信号が論理高であるなら、トラ
ンジスタＴ3 とＴ3′はターンオンされ、一方、トラン
ジスタＴ4 とＴ4′はターンオフされる。従って、それ
らは抵抗Ｒ23にまったく電流を印加せず、かつスイッチ
ングデバイスＣの出力Ｓc の電位Ｕscは高い。
号ＳＬＣＴはその高い状態にされ、直列ステージＣs は
給電されない。もし入力信号が論理高であるなら、トラ
ンジスタＴ3 とＴ3′はターンオンされ、一方、トラン
ジスタＴ4 とＴ4′はターンオフされる。従って、それ
らは抵抗Ｒ23にまったく電流を印加せず、かつスイッチ
ングデバイスＣの出力Ｓc の電位Ｕscは高い。
【００２１】しかし、もし入力信号が論理低なら、トラ
ンジスタＴ4 とＴ4′はターンオンされる。このように
トランジスタＴ4′は抵抗Ｒ23に電流Ｉo ／２を印加
し、フリップフロップＭ／Ｓ２のマスタセルが作動する
や否や、スイッチングデバイスＣの出力Ｓc の電位Ｕsc
は低くなる。
ンジスタＴ4 とＴ4′はターンオンされる。このように
トランジスタＴ4′は抵抗Ｒ23に電流Ｉo ／２を印加
し、フリップフロップＭ／Ｓ２のマスタセルが作動する
や否や、スイッチングデバイスＣの出力Ｓc の電位Ｕsc
は低くなる。
【００２２】このように並列ステージＣp の二重構造
は、並列動作の場合、すなわち選択信号ＳＬＣＴが高い
場合に出力電流をＩo ／２に制限できる。フリップフロ
ップＭ／Ｓ２のマスタセルの入力トランジスタＴe3の飽
和は、入力信号が低い場合にこのようにして回避され
る。実際に、能動マスタセルによる動作の並列モードの
場合に、すなわち選択信号ＳＬＣＴとクロック信号Ｈが
高い場合、抵抗Ｒ23に流れる電流は、並列ステージのト
ランジスタＴ4′により供給された電流Ｉo ／２と、フ
リップフロップＭ／Ｓ２のマスタセルのトランジスタＴ
ｅ３により供給された電流Ｉo との和に等しい。従っ
て、スイッチングデバイスＣの出力Ｓc の電位は、 Ｕsc＝Ｖcc−３ＲＩo ／２ に等しく、従って並列ステージＣp の単一構造の場合
に到達される飽和は回避される。入力信号のレベルが低
いと、トランジスタＴe3とＴe4′ はそれぞれ電流Ｉo
を供給し、かつスイッチングデバイスＣの出力Ｓc の電
位は、 Ｕsc＝Ｖcc−２ＲＩo に等しいであろう。
は、並列動作の場合、すなわち選択信号ＳＬＣＴが高い
場合に出力電流をＩo ／２に制限できる。フリップフロ
ップＭ／Ｓ２のマスタセルの入力トランジスタＴe3の飽
和は、入力信号が低い場合にこのようにして回避され
る。実際に、能動マスタセルによる動作の並列モードの
場合に、すなわち選択信号ＳＬＣＴとクロック信号Ｈが
高い場合、抵抗Ｒ23に流れる電流は、並列ステージのト
ランジスタＴ4′により供給された電流Ｉo ／２と、フ
リップフロップＭ／Ｓ２のマスタセルのトランジスタＴ
ｅ３により供給された電流Ｉo との和に等しい。従っ
て、スイッチングデバイスＣの出力Ｓc の電位は、 Ｕsc＝Ｖcc−３ＲＩo ／２ に等しく、従って並列ステージＣp の単一構造の場合
に到達される飽和は回避される。入力信号のレベルが低
いと、トランジスタＴe3とＴe4′ はそれぞれ電流Ｉo
を供給し、かつスイッチングデバイスＣの出力Ｓc の電
位は、 Ｕsc＝Ｖcc−２ＲＩo に等しいであろう。
【００２３】図３は種々の電圧のレベルを示している。
電圧Ｖccは論理高レベルに対応し、電圧（Ｖcc−ＲＩo
）は論理低レベルに対応し、基準電位Ｖref はこれら
２つの論理レベルの間の中央レベルに等しく選ばれるこ
とが好ましく、かつ電圧Ｖe はトランジスタＴe3のエミ
ッタ電圧である。例えば、もし信号のスイングが300 ｍ
Ｖに等しく選ばれるなら、 ＲＩo ＝300 ｍＶ ３ＲＩo ／２＝450 ｍＶ である。
電圧Ｖccは論理高レベルに対応し、電圧（Ｖcc−ＲＩo
）は論理低レベルに対応し、基準電位Ｖref はこれら
２つの論理レベルの間の中央レベルに等しく選ばれるこ
とが好ましく、かつ電圧Ｖe はトランジスタＴe3のエミ
ッタ電圧である。例えば、もし信号のスイングが300 ｍ
Ｖに等しく選ばれるなら、 ＲＩo ＝300 ｍＶ ３ＲＩo ／２＝450 ｍＶ である。
【００２４】並列ステージＣp の単一構造の場合、トラ
ンジスタＴe3のコレクタ・エミッタ電圧Ｖceは Ｖce＝Ｕsc＋Ｖbe−Ｖref Ｖce＝Ｖcc−２ＲＩo ＋Ｖbe−Ｖcc＋ＲＩo ／２ Ｖce＝Ｖbe−３ＲＩo ／２ に等しい。
ンジスタＴe3のコレクタ・エミッタ電圧Ｖceは Ｖce＝Ｕsc＋Ｖbe−Ｖref Ｖce＝Ｖcc−２ＲＩo ＋Ｖbe−Ｖcc＋ＲＩo ／２ Ｖce＝Ｖbe−３ＲＩo ／２ に等しい。
【００２５】例えばトランジスタＴe3のベース・エミッ
タ電圧であるＶbeが700 ｍＶであると考えるなら、 Ｖce＝250 ｍＶ が得られる。このようにして飽和レベルに到達する。
タ電圧であるＶbeが700 ｍＶであると考えるなら、 Ｖce＝250 ｍＶ が得られる。このようにして飽和レベルに到達する。
【００２６】並列ステージの二重構造の場合に、電圧Ｖ
ceは、 Ｖce＝Ｖbe−ＲＩo Ｖce＝400 ｍＶ に等しい。このようにして飽和が回避される。
ceは、 Ｖce＝Ｖbe−ＲＩo Ｖce＝400 ｍＶ に等しい。このようにして飽和が回避される。
【００２７】飽和の危険性は直列負荷モードでは存在し
ないことに注意すべきである。実際に、マスタセルが能
動である場合、フリップフロップＭ／Ｓ１のスレーブセ
ルは給電されない。従って、スイッチングデバイスＣの
入力Ｅs の電位は高く、トランジスタＴ1 はターンオン
される。従って、スイッチングデバイスは抵抗Ｒ23にど
んな電流も印加しない。
ないことに注意すべきである。実際に、マスタセルが能
動である場合、フリップフロップＭ／Ｓ１のスレーブセ
ルは給電されない。従って、スイッチングデバイスＣの
入力Ｅs の電位は高く、トランジスタＴ1 はターンオン
される。従って、スイッチングデバイスは抵抗Ｒ23にど
んな電流も印加しない。
【００２８】図４は選択信号ＳＬＣＴとクロック信号Ｈ
を時間の関数として示している。マスタセルが読み取り
位相に入る場合に、蓄積すべきデータが各スイッチング
デバイスの入力に存在することを保証するために、選択
信号ＳＬＣＴの正に向かうエッジはクロック信号Ｈの正
に向かうエッジより進んでいる。選択信号ＳＬＣＴの負
に向かうエッジはクロック信号Ｈのそれより遅れ、従っ
てマスタセルの読み取り位相全体にわたって入力データ
は安定のままである。
を時間の関数として示している。マスタセルが読み取り
位相に入る場合に、蓄積すべきデータが各スイッチング
デバイスの入力に存在することを保証するために、選択
信号ＳＬＣＴの正に向かうエッジはクロック信号Ｈの正
に向かうエッジより進んでいる。選択信号ＳＬＣＴの負
に向かうエッジはクロック信号Ｈのそれより遅れ、従っ
てマスタセルの読み取り位相全体にわたって入力データ
は安定のままである。
【００２９】２つの信号ＳＬＣＴとＨの能動期間のこの
オーバーラップは並列ステージＣpの二重構造の使用を
可能にする。実際に、並列モードで使用された入力信号
は低く、スイッチングデバイスＣの出力電流はＩo ／２
に制限され、かつ出力Ｓc における電位Ｕscはマスタセ
ルが能動となる場合を除いて低くならないであろう。こ
のことは選択信号ＳＬＣＴとクロック信号Ｈの能動期間
がオーバーラップする場合にのみ低い状態が蓄積される
ことを意味している。
オーバーラップは並列ステージＣpの二重構造の使用を
可能にする。実際に、並列モードで使用された入力信号
は低く、スイッチングデバイスＣの出力電流はＩo ／２
に制限され、かつ出力Ｓc における電位Ｕscはマスタセ
ルが能動となる場合を除いて低くならないであろう。こ
のことは選択信号ＳＬＣＴとクロック信号Ｈの能動期間
がオーバーラップする場合にのみ低い状態が蓄積される
ことを意味している。
【００３０】たとえ本発明が特殊な実施例に基づいて記
載されていても、別の変形が容易に想像でき、かつ本発
明の範囲を逸脱することなく当業者により具体化される
ことを理解すべきである。クロック信号Ｈと選択信号Ｓ
ＬＣＴの能動レベルが論理低レベルに対応するよう選ぶ
ことができることは注目に値する。
載されていても、別の変形が容易に想像でき、かつ本発
明の範囲を逸脱することなく当業者により具体化される
ことを理解すべきである。クロック信号Ｈと選択信号Ｓ
ＬＣＴの能動レベルが論理低レベルに対応するよう選ぶ
ことができることは注目に値する。
【００３１】他方、並列負荷の場合に出力電流を制限す
る上記の構造において、並列ステージの出力トランジス
タの数Ｎは２に等しく、これらのトランジスタのただ１
つがそのコレクタによりデバイスの出力Ｓc に接続され
ている。このＮの値は適当である。というのは、所望の
結果が単一構造により得られるからであるが、しかし他
の値もまた得ることができる。そのコレクタがデバイス
の出力に接続されているトランジスタの数は、デバイス
の出力で利用可能な電流が電流源ＪとＪ′により供給さ
れた電流の１と１／２の間の分数に等しくなるよう決定
される。
る上記の構造において、並列ステージの出力トランジス
タの数Ｎは２に等しく、これらのトランジスタのただ１
つがそのコレクタによりデバイスの出力Ｓc に接続され
ている。このＮの値は適当である。というのは、所望の
結果が単一構造により得られるからであるが、しかし他
の値もまた得ることができる。そのコレクタがデバイス
の出力に接続されているトランジスタの数は、デバイス
の出力で利用可能な電流が電流源ＪとＪ′により供給さ
れた電流の１と１／２の間の分数に等しくなるよう決定
される。
【００３２】最後に、前の説明では信号のスイングは30
0 ｍＶに等しく選ばれた。この値は特に適している。と
いうのは、一方では飽和に余りにも近く接近せず、他方
ではデバイスが雑音に敏感過ぎないからである。しか
し、この値が限定的ではなく、かつ他の近い値もまた適
当であることを理解すべきである。
0 ｍＶに等しく選ばれた。この値は特に適している。と
いうのは、一方では飽和に余りにも近く接近せず、他方
ではデバイスが雑音に敏感過ぎないからである。しか
し、この値が限定的ではなく、かつ他の近い値もまた適
当であることを理解すべきである。
【００３３】さらに、第１基準電圧Ｖref は論理高レベ
ルと論理低レベルの間の中央値に等しく選ばれることが
好ましい。これら２つのレベルの間のＶref の他の値は
当業者によって決定できる。
ルと論理低レベルの間の中央値に等しく選ばれることが
好ましい。これら２つのレベルの間のＶref の他の値は
当業者によって決定できる。
【図１】図１は直列モードあるいは並列モードのいずれ
かで負荷できるシフトレジスタの一実施例を示してい
る。
かで負荷できるシフトレジスタの一実施例を示してい
る。
【図２】図２は本発明によるシフトレジスタのスイッチ
ングデバイスの一実施例の線図を示している。
ングデバイスの一実施例の線図を示している。
【図３】図３は本発明によるシフトレジスタの動作の間
に生起する種々の信号のレベルを表す線図を示してい
る。
に生起する種々の信号のレベルを表す線図を示してい
る。
【図４】図４はクロツク信号と選択信号を時間の関数と
して表す線図を示している。
して表す線図を示している。
Claims (3)
- 【請求項１】 シフトレジスタの入力（Ｅ）に存在する
データの直列負荷用のクロック信号（Ｈ）により制御さ
れる連続するマスタ・スレーブ・フリップフロップ（Ｍ
／Ｓ）を具えるディジタルシフトレジスタであって、所
与のフリップフロップ（Ｍ／Ｓ）が、 直列ステージ（Ｃs ）として規定されるトランジスタを
具える差分ステージ、 並列ステージ（Ｃp ）として規定されるトランジスタを
具える差分ステージ、および直列ステージ（Ｃs ）の入
力（Ｅs ）あるいは並列ステージ（Ｃp ）の入力（Ｅp
）のいずれかに存在するデータに基づいて直列モード
あるいは並列モードのいずれかでスイッチングデバイス
（Ｃ）に続くフリップフロップ（Ｍ／Ｓ２）を負荷する
ために、選択信号（ＳＬＣＴ）の関数として、直列ステ
ージ（Ｃs ）あるいは並列ステージ（Ｃp ）のいずれか
に、公称電流値として規定される電流（Ｉo ）を印加で
きるスイッチング回路（Ｊ，ＳＬＣＴ）、を具えるスイ
ッチングデバイス（Ｃ）により分離されているものにお
いて、 マスタ・スレーブ・フリップフロップ（Ｍ／Ｓ）はＣＲ
Ｌセルに基づいて実現され、スイッチングデバイス
（Ｃ）は直列ステージ（Ｃs ）の入力（Ｅs ）と電源端
子（Ｖcc）との間に接続されている抵抗（Ｒ1 ）を具
え、かつ各スイッチングデバイスの差分ステージは、少
なくとも１つの入力トランジスタ（Ｔe2，Ｔe3，Ｔe4）
と、スイッチングデバイス（Ｃ）に続くフリップフロッ
プ（Ｍ／Ｓ２）の入力に、そのコレクタにより接続され
た少なくとも１つの出力トランジスタ（Ｔs2，Ｔs3，Ｔ
s4）から構成され、並列ステージ（Ｃp ）は複数の出力
トランジスタ（Ｔ4 ，Ｔ4 ′）を具え、それらのエミッ
タとベースは並列に接続され、かつその一部分（Ｔ4
′）のみがスイッチングデバイス（Ｃ）に続くフリッ
プフロップ（Ｍ／Ｓ２）の入力に、それらのコレクタに
より接続され、従って並列ステージにより供給された電
流が公称電流値（Ｉo ）の分数に等しいこと、を特徴と
するシフトレジスタ。 - 【請求項２】 スイッチングデバイス（Ｃ）の並列ステ
ージ（Ｃp ）が２つの出力トランジスタ（Ｔ4 ，Ｔ
4′）を具え、それらのエミッタとベースは並列に接続
され、１つの出力トランジスタ（Ｔ4 ′）のみがスイッ
チングデバイス（Ｃ）に続くフリップフロップ（Ｍ／Ｓ
２）の入力に、そのコレクタにより接続され、他の出力
トランジスタ（Ｔ4 ）のコレクタが電源端子（Ｖcc）に
接続されていることを特徴とする請求項１に記載のシフ
トレジスタ。 - 【請求項３】 選択信号（ＳＬＣＴ）を供給し、その作
動期間がクロック信号（Ｈ）の作動期間を包含している
ことを特徴とする請求項１あるいは２に記載のシフトレ
ジスタを具える装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9213613 | 1992-11-12 | ||
| FR9213613 | 1992-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203588A true JPH06203588A (ja) | 1994-07-22 |
Family
ID=9435472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279562A Pending JPH06203588A (ja) | 1992-11-12 | 1993-11-09 | 高速ディジタルシフトレジスタとそのようなレジスタを具える装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5742657A (ja) |
| EP (1) | EP0597535B1 (ja) |
| JP (1) | JPH06203588A (ja) |
| DE (1) | DE69320304T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461303C (zh) * | 2006-09-18 | 2009-02-11 | 友达光电股份有限公司 | 降低耦合效应的移位寄存器与液晶显示器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2414874B2 (de) * | 1974-03-27 | 1977-05-05 | Synchrones schieberegister mit serien- und paralleleingabe und grundstelleingang | |
| NL8102808A (nl) * | 1981-06-11 | 1983-01-03 | Philips Nv | Digitaal schuifregister. |
| JPH0787040B2 (ja) * | 1990-01-26 | 1995-09-20 | 株式会社東芝 | シフトレジスタ |
-
1993
- 1993-11-05 DE DE69320304T patent/DE69320304T2/de not_active Expired - Fee Related
- 1993-11-05 EP EP93203104A patent/EP0597535B1/fr not_active Expired - Lifetime
- 1993-11-09 JP JP5279562A patent/JPH06203588A/ja active Pending
-
1995
- 1995-10-30 US US08/905,313 patent/US5742657A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69320304D1 (de) | 1998-09-17 |
| EP0597535B1 (fr) | 1998-08-12 |
| EP0597535A1 (fr) | 1994-05-18 |
| DE69320304T2 (de) | 1999-03-11 |
| US5742657A (en) | 1998-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3553988B2 (ja) | 同期ディジタル論理回路 | |
| US4585957A (en) | Diode load emitter coupled logic circuits | |
| JP2008544714A (ja) | 低電圧ｖｃｃを供給される差動トランジスタ対電流スイッチ | |
| JPS58184618A (ja) | 誘導負荷スイツチング制御回路 | |
| JPH0629832A (ja) | Ｅｃｌ回路 | |
| JP3407928B2 (ja) | スイッチング可能な電流源回路 | |
| JPH04227104A (ja) | 増幅回路 | |
| US4727265A (en) | Semiconductor circuit having a current switch circuit which imparts a latch function to an input buffer for generating high amplitude signals | |
| JPH06203588A (ja) | 高速ディジタルシフトレジスタとそのようなレジスタを具える装置 | |
| US5068550A (en) | ECL-TTL signal level converter | |
| JPH0748313B2 (ja) | 広帯域サンプル／ホールド回路 | |
| JPS6074813A (ja) | ラツチ機能を有する位相分割器 | |
| NL9001442A (nl) | Vergrendelschakeling. | |
| JPS6331214A (ja) | 可変遅延回路 | |
| US5090036A (en) | Two-phase-clocked shift register is bipolar technology | |
| JP3935964B2 (ja) | ラッチ回路 | |
| JPH1079656A (ja) | 電流切り換え型スイッチ回路 | |
| JP2669296B2 (ja) | サンプルホールド回路 | |
| US3181004A (en) | Binary memory device employing flipflop that is controlled by in-phase drivers | |
| JPS601921A (ja) | アナログ・スイツチ回路 | |
| SU900412A1 (ru) | Токовый элемент с триггером-защелкой | |
| JPS61287321A (ja) | 分周回路 | |
| SU1686694A1 (ru) | Транзисторный фазоинвертор | |
| GB2063610A (en) | Integrated binary frequency divider circuit arrangement | |
| JPH0583040A (ja) | 位相比較器 |