JPH06188681A - 判定帰還型等化器 - Google Patents
判定帰還型等化器Info
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- JPH06188681A JPH06188681A JP40437590A JP40437590A JPH06188681A JP H06188681 A JPH06188681 A JP H06188681A JP 40437590 A JP40437590 A JP 40437590A JP 40437590 A JP40437590 A JP 40437590A JP H06188681 A JPH06188681 A JP H06188681A
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- Japan
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- tap coefficient
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Abstract
(57)【要約】 （修正有）
【目的】受信した信号から元の信号を正確に再生するよ
うにした判定帰還型等化器に関し、自動利得制御回路が
変化する場合においてもタップ係数の収束を速めること
ができるようにすることを目的とする。 【構成】受信した信号を２のべき乗で利得が変化する自
動利得制御回路及び等化器を通して信号処理を行った
後、タップ係数により符号間干渉を除去するようにした
判定帰還型等化器であって、判定回路からの判定値と誤
差信号とを演算する演算器１５ａと、該演算器の出力と
その前のタップ係数を加算する加算器１５ｂと、該加算
器の出力を左にシフトした値，右にシフトした値あるい
はシフトなしの信号を受けて、自動利得制御回路の利得
の変化に合わせてこれら３つの入力のいずれかを選択す
るセレクタ２１と、該セレクタの出力を保持し、その前
のタップ係数として前記加算器に加算値として与えるレ
ジスタ１５ｃとを設けて構成する。
うにした判定帰還型等化器に関し、自動利得制御回路が
変化する場合においてもタップ係数の収束を速めること
ができるようにすることを目的とする。 【構成】受信した信号を２のべき乗で利得が変化する自
動利得制御回路及び等化器を通して信号処理を行った
後、タップ係数により符号間干渉を除去するようにした
判定帰還型等化器であって、判定回路からの判定値と誤
差信号とを演算する演算器１５ａと、該演算器の出力と
その前のタップ係数を加算する加算器１５ｂと、該加算
器の出力を左にシフトした値，右にシフトした値あるい
はシフトなしの信号を受けて、自動利得制御回路の利得
の変化に合わせてこれら３つの入力のいずれかを選択す
るセレクタ２１と、該セレクタの出力を保持し、その前
のタップ係数として前記加算器に加算値として与えるレ
ジスタ１５ｃとを設けて構成する。
Description
【０００１】
【産業上の利用分野】本発明は受信した信号から元の信
号を正確に再生するようにした判定帰還型等化器に関す
る。
号を正確に再生するようにした判定帰還型等化器に関す
る。
【０００２】例えば、ディジタル加入者線伝送装置にお
いては、その受信部では、元の信号を正確に受信する必
要がある。このため、受信部では、受信した信号に種々
の処理を行い元の信号を再生するようにしている。
いては、その受信部では、元の信号を正確に受信する必
要がある。このため、受信部では、受信した信号に種々
の処理を行い元の信号を再生するようにしている。
【０００３】
【従来の技術】図４はディジタル加入者線伝送装置の受
信部の構成例を示すブロック図である。受信信号はＡ／
Ｄ変換器（ＡＤＣ）１によりディジタルデータに変換さ
れる。ディジダルデータに変換された受信信号は、自動
利得制御回路（ＡＧＣ）２により一定信号レベルに増幅
された後、等化器（ＥＱＬ）３に入る。
信部の構成例を示すブロック図である。受信信号はＡ／
Ｄ変換器（ＡＤＣ）１によりディジタルデータに変換さ
れる。ディジダルデータに変換された受信信号は、自動
利得制御回路（ＡＧＣ）２により一定信号レベルに増幅
された後、等化器（ＥＱＬ）３に入る。
【０００４】線路特性は一般に、高周波成分ほどその劣
化がはげしい。そこで、高周波数になるほどそのゲイン
を上げてやって元の信号に近い形に変えているのが等化
器３である。つまり、この等化器３は線路の損失特性に
より受けた周波数歪みを、その逆特性で等化するように
なっている。等化器３の出力は、判定帰還型等化器１０
に入り、該判定帰還型等化器１０から受信データとして
出力される。該判定帰還型等化器１０は、判定回路１
１，判定帰還型等化部１２及び演算器１３をその内部に
含んで構成されている。
化がはげしい。そこで、高周波数になるほどそのゲイン
を上げてやって元の信号に近い形に変えているのが等化
器３である。つまり、この等化器３は線路の損失特性に
より受けた周波数歪みを、その逆特性で等化するように
なっている。等化器３の出力は、判定帰還型等化器１０
に入り、該判定帰還型等化器１０から受信データとして
出力される。該判定帰還型等化器１０は、判定回路１
１，判定帰還型等化部１２及び演算器１３をその内部に
含んで構成されている。
【０００５】図５は判定帰還型等化器１０の従来構成例
を示すブロック図である。図４と同一のものは、同一の
符号を付して示す。図において、Ｘｊは時刻ｊにおける
受信信号、Ｒｊは符号間干渉を表す擬似エコー、Ｆｊは
受信信号Ｘｊから擬似エコーＲｊを引くことで得られる
等化信号、εｊは等化信号Ｆｊと判定回路１１で判定し
た判定値ａｊとの差分を示す誤差信号である。誤差信号
εｊは、演算器１４で判定回路１１出力（判定値）ａｊ
から演算器１３出力（等化信号）Ｆｊを引くことにより
得られる。この誤差信号εｊを減少させるように、タッ
プ係数更新部１５は、タップ係数を調整する。
を示すブロック図である。図４と同一のものは、同一の
符号を付して示す。図において、Ｘｊは時刻ｊにおける
受信信号、Ｒｊは符号間干渉を表す擬似エコー、Ｆｊは
受信信号Ｘｊから擬似エコーＲｊを引くことで得られる
等化信号、εｊは等化信号Ｆｊと判定回路１１で判定し
た判定値ａｊとの差分を示す誤差信号である。誤差信号
εｊは、演算器１４で判定回路１１出力（判定値）ａｊ
から演算器１３出力（等化信号）Ｆｊを引くことにより
得られる。この誤差信号εｊを減少させるように、タッ
プ係数更新部１５は、タップ係数を調整する。
【０００６】図６は受信信号の孤立パルス波形を示す図
である。図において、Ｃ０はメインカーソル、Ｃ１〜Ｃ
５は符号間干渉である。判定帰還型等化器のタップ係数
更新部１５は、図中Ｃ１〜Ｃ５と等しい値をもつこと
で、符号間干渉を表す擬似エコーＲｊを発生し、受信信
号を等化する。また、受信信号のメインカーソルＣ
０は、その前段の自動利得制御回路２でパワー計算等の
結果を用いて適切なレベルに調整されるようになってい
る。
である。図において、Ｃ０はメインカーソル、Ｃ１〜Ｃ
５は符号間干渉である。判定帰還型等化器のタップ係数
更新部１５は、図中Ｃ１〜Ｃ５と等しい値をもつこと
で、符号間干渉を表す擬似エコーＲｊを発生し、受信信
号を等化する。また、受信信号のメインカーソルＣ
０は、その前段の自動利得制御回路２でパワー計算等の
結果を用いて適切なレベルに調整されるようになってい
る。
【０００７】図５の１６は判定値ａｊを一定時間Ｔだけ
遅らすディレイで、サンプル周期毎に設けられている。
１７は乗算器で、判定値ａｊにタップ係数更新部１５か
らのタップ係数が乗算され、加算器１８に送られる。加
算器１８は、各段の乗算器１７からの出力を加算したも
のを擬似エコーＲｊとして演算器１３に与えている。従
って、演算器１３は受信信号Ｘｊから擬似エコーＲｊを
引いたものになり、該演算器１３の出力Ｆｊは符号間干
渉のとれた元の信号に近いものとなる。この等化信号を
受信信号として利用する。
遅らすディレイで、サンプル周期毎に設けられている。
１７は乗算器で、判定値ａｊにタップ係数更新部１５か
らのタップ係数が乗算され、加算器１８に送られる。加
算器１８は、各段の乗算器１７からの出力を加算したも
のを擬似エコーＲｊとして演算器１３に与えている。従
って、演算器１３は受信信号Ｘｊから擬似エコーＲｊを
引いたものになり、該演算器１３の出力Ｆｊは符号間干
渉のとれた元の信号に近いものとなる。この等化信号を
受信信号として利用する。
【０００８】このようにして、トレーニングによりタッ
プ係数更新部１５のタップ係数が最適な値に求まった
ら、実際の受信信号波形に対して等化が行われることに
なる。
プ係数更新部１５のタップ係数が最適な値に求まった
ら、実際の受信信号波形に対して等化が行われることに
なる。
【０００９】図７は従来のタップ係数更新部の回路を１
タップ分示した回路である。誤差信号εｊと判定値ａ
ｊ＋ｋとは演算器１５ａに入って、符号化される。この
演算器１５ａの出力とレジスタ１５ｃの出力とが加算器
１５ｂで加算され、新しいタップ係数Ｃｋ，ｊ＋１とな
る。この新しいタップ係数を用いて受信信号の等化を行
い、その後に新しい誤差信号εと判定値ａｊ＋ｋとが演
算器１５ａに入り、符号化され、続く加算器１５ｂでレ
ジスタ１５ｃ出力と加算される。このような操作を最適
なタップ係数が求まるまで、各タップ毎に行うことにな
る。
タップ分示した回路である。誤差信号εｊと判定値ａ
ｊ＋ｋとは演算器１５ａに入って、符号化される。この
演算器１５ａの出力とレジスタ１５ｃの出力とが加算器
１５ｂで加算され、新しいタップ係数Ｃｋ，ｊ＋１とな
る。この新しいタップ係数を用いて受信信号の等化を行
い、その後に新しい誤差信号εと判定値ａｊ＋ｋとが演
算器１５ａに入り、符号化され、続く加算器１５ｂでレ
ジスタ１５ｃ出力と加算される。このような操作を最適
なタップ係数が求まるまで、各タップ毎に行うことにな
る。
【００１０】
【発明が解決しようとする課題】前述した従来の等化方
式の場合、判定帰還型等化器の収束中に自動利得制御回
路２の利得が変化した場合、受信信号の孤立パルスが一
時的に大きく変化するため、タップ係数のそれまでの収
束が無駄になり、もう一度収束させるために時間がかか
ってしまうという問題があった。
式の場合、判定帰還型等化器の収束中に自動利得制御回
路２の利得が変化した場合、受信信号の孤立パルスが一
時的に大きく変化するため、タップ係数のそれまでの収
束が無駄になり、もう一度収束させるために時間がかか
ってしまうという問題があった。
【００１１】本発明はこのような課題に鑑みてなされた
ものであって、自動利得制御回路が変化する場合におい
てもタップ係数の収束を速めることができる判定帰還型
等化器を提供することを目的としている。
ものであって、自動利得制御回路が変化する場合におい
てもタップ係数の収束を速めることができる判定帰還型
等化器を提供することを目的としている。
【００１２】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図４，図１と同一のものは、同一の符号
を付して示す。図に示す回路は、受信した信号を２のべ
き乗で利得が変化する自動利得制御回路２及び等化器３
を通して信号処理を行った後、タップ係数により符号間
干渉を除去するようにした判定帰還型等化器である。図
において、１５ａは判定回路１１からの判定値と誤差信
号とを演算する演算器、１５ｂは該演算器１５ａの出力
とその前のタップ係数を保持するレジスタ１５ｃ出力と
を加算する加算器、２１は該加算器１５ｂの出力を左に
シフトした値，右にシフトした値あるいはシフトなしの
信号を受けて、自動利得制御回路２の利得の変化に合わ
せてこれら３つの入力のいずれかを選択するセレクタで
ある。該セレクタ２１の出力は前記レジスタ１５ｃに入
り保持される。前記レジスタ１５ｃはセレクタ２１の出
力を保持し、その出力をその前のタップ係数として前記
加算器１５ｂに与えるようになっている。以上の回路は
各タップ係数毎に設けられている。
ック図である。図４，図１と同一のものは、同一の符号
を付して示す。図に示す回路は、受信した信号を２のべ
き乗で利得が変化する自動利得制御回路２及び等化器３
を通して信号処理を行った後、タップ係数により符号間
干渉を除去するようにした判定帰還型等化器である。図
において、１５ａは判定回路１１からの判定値と誤差信
号とを演算する演算器、１５ｂは該演算器１５ａの出力
とその前のタップ係数を保持するレジスタ１５ｃ出力と
を加算する加算器、２１は該加算器１５ｂの出力を左に
シフトした値，右にシフトした値あるいはシフトなしの
信号を受けて、自動利得制御回路２の利得の変化に合わ
せてこれら３つの入力のいずれかを選択するセレクタで
ある。該セレクタ２１の出力は前記レジスタ１５ｃに入
り保持される。前記レジスタ１５ｃはセレクタ２１の出
力を保持し、その出力をその前のタップ係数として前記
加算器１５ｂに与えるようになっている。以上の回路は
各タップ係数毎に設けられている。
【００１３】
【作用】自動利得制御回路２のゲインが１／２に変化し
たら加算器１５ｂの出力を１ビット右にシフトした値を
セレクトし、自動利得制御回路２のゲインが２倍に変化
したら加算器１５ｂの出力を１ビット左にシフトした値
をセレクトし、自動利得制御回路２のゲインが変化しな
い場合には、シフトなしの値をセレクタ２１によりセレ
クトするようにする。このように、自動利得制御回路２
の利得の変化に追随してタップ係数を変化させることに
より、自動利得制御回路が変化する場合においてもタッ
プ係数の収束を速めることができる。
たら加算器１５ｂの出力を１ビット右にシフトした値を
セレクトし、自動利得制御回路２のゲインが２倍に変化
したら加算器１５ｂの出力を１ビット左にシフトした値
をセレクトし、自動利得制御回路２のゲインが変化しな
い場合には、シフトなしの値をセレクタ２１によりセレ
クトするようにする。このように、自動利得制御回路２
の利得の変化に追随してタップ係数を変化させることに
より、自動利得制御回路が変化する場合においてもタッ
プ係数の収束を速めることができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１５】図２は本発明の一実施例を示す構成ブロッ
ク図である。図１，図５と同一のものは、同一の符号を
付して示す。図に示す実施例では、１からｎまでのｎ段
のタップ係数が設けられた例を示している。図におい
て、２０が本発明に係わるタップ係数更新部で、図１に
示す回路がｎ個集まって構成されている。図において、
１５ａは判定回路１１からの判定値ａｊと誤差信号εｊ
とを演算する演算器、１５ｂは該演算器１５ａの出力と
その前のタップ係数を保持するレジスタ１５ｃ出力とを
加算する加算器、２１は該加算器１５ｂの出力を左にシ
フトした値，右にシフトした値あるいはシフトなしの信
号を受けて、自動利得制御回路２の利得の変化に合わせ
てこれら３つの入力のいずれかを選択するセレクタであ
る。該セレクタ２１の出力は前記レジスタ１５ｃに入り
保持される。前記レジスタ１５ｃはセレクタ２１の出力
を保持し、その出力をその前のタップ係数として前記加
算器１５ｂに与えるレジスタようになっている。
ク図である。図１，図５と同一のものは、同一の符号を
付して示す。図に示す実施例では、１からｎまでのｎ段
のタップ係数が設けられた例を示している。図におい
て、２０が本発明に係わるタップ係数更新部で、図１に
示す回路がｎ個集まって構成されている。図において、
１５ａは判定回路１１からの判定値ａｊと誤差信号εｊ
とを演算する演算器、１５ｂは該演算器１５ａの出力と
その前のタップ係数を保持するレジスタ１５ｃ出力とを
加算する加算器、２１は該加算器１５ｂの出力を左にシ
フトした値，右にシフトした値あるいはシフトなしの信
号を受けて、自動利得制御回路２の利得の変化に合わせ
てこれら３つの入力のいずれかを選択するセレクタであ
る。該セレクタ２１の出力は前記レジスタ１５ｃに入り
保持される。前記レジスタ１５ｃはセレクタ２１の出力
を保持し、その出力をその前のタップ係数として前記加
算器１５ｂに与えるレジスタようになっている。
【００１６】Ｘｊは時刻ｊにおける受信信号、Ｒｊは符
号間干渉を表す擬似エコー、Ｆｊは受信信号Ｘｊから擬
似エコーＲｊを引くことで得られる等化信号、εｊは等
化信号Ｆｊと判定回路１１で判定した判定値ａｊとの差
分を示す誤差信号である。誤差信号εは、演算器１４で
判定回路１１出力（判定値）ａｊから演算器１３出力
（等化信号）Ｆｊを引くことにより得られる。この誤差
信号εｊを減少させるように、タップ係数更新部２０
は、タップ係数を調整する。
号間干渉を表す擬似エコー、Ｆｊは受信信号Ｘｊから擬
似エコーＲｊを引くことで得られる等化信号、εｊは等
化信号Ｆｊと判定回路１１で判定した判定値ａｊとの差
分を示す誤差信号である。誤差信号εは、演算器１４で
判定回路１１出力（判定値）ａｊから演算器１３出力
（等化信号）Ｆｊを引くことにより得られる。この誤差
信号εｊを減少させるように、タップ係数更新部２０
は、タップ係数を調整する。
【００１７】１６は判定値ａｊを一定時間Ｔだけ遅らす
ディレイで、サンプル周期毎に設けられている。１７は
各タップ係数毎に設けられている乗算器で、判定値ａｊ
にタップ係数更新部１５からのタップ係数が乗算され、
加算器１８に送られる。加算器１８は、各段の乗算器１
７からの出力を加算したものを擬似エコーＲｊとして演
算器１３に与えている。従って、演算器１３は受信信号
Ｘｊから擬似エコーＲ ｊを引いたものになり、該演算器
１３の出力Ｆｊは符号間干渉のとれた元の信号に近いも
のとなる。この等化信号を受信信号として利用する。
ディレイで、サンプル周期毎に設けられている。１７は
各タップ係数毎に設けられている乗算器で、判定値ａｊ
にタップ係数更新部１５からのタップ係数が乗算され、
加算器１８に送られる。加算器１８は、各段の乗算器１
７からの出力を加算したものを擬似エコーＲｊとして演
算器１３に与えている。従って、演算器１３は受信信号
Ｘｊから擬似エコーＲ ｊを引いたものになり、該演算器
１３の出力Ｆｊは符号間干渉のとれた元の信号に近いも
のとなる。この等化信号を受信信号として利用する。
【００１８】判定回路１１から出力される判定値ａｊと
誤差信号εｊのうち、判定値ａｊはディレイ１６に入
り、誤差信号εｊは演算器１５ａに入る。ディレイ１６
の出力は順次該当する段の演算器１５ａに入る。この結
果、演算器１５ａの出力はα＊ａｊ＋ｋ＊εｊとなり、
適当な更新値となる。
誤差信号εｊのうち、判定値ａｊはディレイ１６に入
り、誤差信号εｊは演算器１５ａに入る。ディレイ１６
の出力は順次該当する段の演算器１５ａに入る。この結
果、演算器１５ａの出力はα＊ａｊ＋ｋ＊εｊとなり、
適当な更新値となる。
【００１９】この値とレジスタ１５ｃに入っていたタッ
プ係数Ｃｋ，ｊとが加算器１５ｂで加算され、その出力
はＣｋ，ｊ＋α＊ａｊ＋ｋ＊εｊとなる。この値がそれ
ぞれ２倍，１／２倍又は１倍されてセレクタ２１に入
る。セレクタ２１には自動利得制御回路（ＡＧＣ）２か
ら利得信号が入っている。そして、セレクタ２１はこの
自動利得制御回路２の利得が２倍になったら２倍の信号
を、自動利得制御回路２の利得が１／２になったら１／
２倍の信号を、自動利得制御回路２の利得が変わらない
場合には１倍の信号をそれぞれ選択して出力する。出力
されたセレクタ２１の出力は、レジスタ１５ｃに保持さ
れる。
プ係数Ｃｋ，ｊとが加算器１５ｂで加算され、その出力
はＣｋ，ｊ＋α＊ａｊ＋ｋ＊εｊとなる。この値がそれ
ぞれ２倍，１／２倍又は１倍されてセレクタ２１に入
る。セレクタ２１には自動利得制御回路（ＡＧＣ）２か
ら利得信号が入っている。そして、セレクタ２１はこの
自動利得制御回路２の利得が２倍になったら２倍の信号
を、自動利得制御回路２の利得が１／２になったら１／
２倍の信号を、自動利得制御回路２の利得が変わらない
場合には１倍の信号をそれぞれ選択して出力する。出力
されたセレクタ２１の出力は、レジスタ１５ｃに保持さ
れる。
【００２０】この時のセレクタ２１の出力は次式で与え
られる。 （Ｃｋ，ｊ＋α＊ａｊ＋ｋ＊εｊ）＊（２１ｏｒ２−１ｏｒ２０） そして、各レジスタ１５ｃのタップ係数出力Ｃ１〜Ｃｎ
は乗算器１７に入り、それぞれの判定値ａｊ＋ｋと乗算
される。これら各乗算器１７の出力は、加算器１８に入
って加算され、擬似エコー信号Ｒｊとして演算器１３に
入り、受信信号Ｘ ｊから減算され、符号間干渉成分のな
い元の信号に近い信号を等化信号Ｆｊとして得ることが
できる。このように、本発明によれば自動利得制御回路
２の利得の変化に追随して受信信号の孤立パルス波形の
タップ係数を変化させることができるので、自動利得制
御回路が変化する場合においてもタップ係数の収束を速
めることができる。
られる。 （Ｃｋ，ｊ＋α＊ａｊ＋ｋ＊εｊ）＊（２１ｏｒ２−１ｏｒ２０） そして、各レジスタ１５ｃのタップ係数出力Ｃ１〜Ｃｎ
は乗算器１７に入り、それぞれの判定値ａｊ＋ｋと乗算
される。これら各乗算器１７の出力は、加算器１８に入
って加算され、擬似エコー信号Ｒｊとして演算器１３に
入り、受信信号Ｘ ｊから減算され、符号間干渉成分のな
い元の信号に近い信号を等化信号Ｆｊとして得ることが
できる。このように、本発明によれば自動利得制御回路
２の利得の変化に追随して受信信号の孤立パルス波形の
タップ係数を変化させることができるので、自動利得制
御回路が変化する場合においてもタップ係数の収束を速
めることができる。
【００２１】図３は本発明の他の実施例を示す構成ブロ
ック図で、タップ係数１個の回路を示している。図１と
同一のものは、同一の符号を付して示す。図に示す実施
例では、加算器１５ｂによる加算結果を１ビット左又は
右にシフトする２−１セレクタ２１Ａを用いた点で、３
−１セレクタ２１を用いた図１の原理図と異なってい
る。自動利得制御回路２の利得制御が大きくなるか又は
小さくなるかどちらか一方向である場合に有効である。
例えば伝送路長の最大距離に初期利得を調整しておく
と、自動利得制御回路２の利得制御は常に大きくなる方
向に機能し、伝送路が最も短い距離に初期利得を調整し
ておくと、自動利得制御回路２の利得制御は常に小さく
なる方向に機能する。このような場合には、セレクタは
２−１セレクタで済む。
ック図で、タップ係数１個の回路を示している。図１と
同一のものは、同一の符号を付して示す。図に示す実施
例では、加算器１５ｂによる加算結果を１ビット左又は
右にシフトする２−１セレクタ２１Ａを用いた点で、３
−１セレクタ２１を用いた図１の原理図と異なってい
る。自動利得制御回路２の利得制御が大きくなるか又は
小さくなるかどちらか一方向である場合に有効である。
例えば伝送路長の最大距離に初期利得を調整しておく
と、自動利得制御回路２の利得制御は常に大きくなる方
向に機能し、伝送路が最も短い距離に初期利得を調整し
ておくと、自動利得制御回路２の利得制御は常に小さく
なる方向に機能する。このような場合には、セレクタは
２−１セレクタで済む。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よればディジタル加入者線伝送等において、自動利得制
御回路のゲインの変動にタップ係数を追随させるように
することにより、自動利得制御回路が変化する場合にお
いてもタップ係数の収束を速めることができる判定帰還
型等化器を提供することができる。
よればディジタル加入者線伝送等において、自動利得制
御回路のゲインの変動にタップ係数を追随させるように
することにより、自動利得制御回路が変化する場合にお
いてもタップ係数の収束を速めることができる判定帰還
型等化器を提供することができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図３】本発明の他の実施例を示す構成ブロック図であ
る。
る。
【図４】ディジタル加入者線伝送装置の受信部の構成例
を示す図である。
を示す図である。
【図５】判定帰還型等化器の従来構成例を示すブロック
図である。
図である。
【図６】受信信号の孤立パルス波形を示す図である。
【図７】従来のタップ係数更新部の回路例を示す図であ
る。
る。
１５ａ 演算器 １５ｂ 加算器 １５ｃ レジスタ ２１ セレクタ
Claims (2)
- 【請求項１】 受信した信号を２のべき乗で利得が変化
する自動利得制御回路及び等化器を通して信号処理を行
った後、タップ係数により符号間干渉を除去するように
した判定帰還型等化器であって、 判定回路からの判定値と誤差信号とを演算する演算器
（１５ａ）と、 該演算器（１５ａ）の出力とその前のタップ係数を加算
する加算器（１５ｂ）と、 該加算器（１５ｂ）の出力を左にシフトした値，右にシ
フトした値あるいはシフトなしの信号を受けて、自動利
得制御回路の利得の変化に合わせてこれら３つの入力の
いずれかを選択するセレクタ（２１）と、 該セレクタ（２１）の出力を保持し、その前のタップ係
数として前記加算器（１５ｂ）に加算値として与えるレ
ジスタ（１５ｃ）とを設けたことを特徴とする判定帰還
型等化器。 - 【請求項２】 信号が伝送されてくる距離の最長距離又
は最短距離に合わせて自動利得制御回路の初期利得設定
を行っておき、自動利得制御回路の利得の変化に合わせ
て左シフト又は右シフト及びシフトなしのいずれかを２
−１セレクタ（２１Ａ）により選択するようにしたこと
を特徴とする請求項１記載の判定帰還型等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40437590A JPH06188681A (ja) | 1990-12-20 | 1990-12-20 | 判定帰還型等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40437590A JPH06188681A (ja) | 1990-12-20 | 1990-12-20 | 判定帰還型等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188681A true JPH06188681A (ja) | 1994-07-08 |
Family
ID=18514054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40437590A Withdrawn JPH06188681A (ja) | 1990-12-20 | 1990-12-20 | 判定帰還型等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188681A (ja) |
-
1990
- 1990-12-20 JP JP40437590A patent/JPH06188681A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |