JPH06187181A - ディジタル演算処理装置の不良検出装置 - Google Patents

Abstract

(57)【要約】 【目的】不良部位の識別を容易にして不良発生時の回収
を短時間に、且つ確実に行えるようにする。 【構成】ディジタル演算処理装置の不良検出装置におい
て、演算処理部１とデータバス２との接続部に設けら
れ、記憶部３へのデータ書込み時データにパリティビッ
トを付加し、記憶部からのデータ読出し時データと共に
伝達されたパリティビットが正しいことを確認して演算
処理部１に取込むパリティ生成確認回路４と、記憶部３
とデータバス２との接続部に設けられ、記憶部へのデー
タ書込み時データおよびパリティビットのパリティが正
しいことを確認して記憶部３に書込み、データ読出し時
パリティが正しいことを確認してデータバスに出力する
パリティ確認回路５と、パリティ生成確認回路４、パリ
ティ確認回路５のによる不良の有無を条件にディジタル
演算処理装置の不良部位を判定する不良部位判定手段と
を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル演算処理装
置、特に演算処理を行う演算処理部とデータ等を記憶す
る記憶部とがデータバスを介して接続されたディジタル
演算処理装置の不良検出装置に関する。

【０００２】

【従来の技術】従来、演算処理を行う演算処理部とデー
タ等を記憶する記憶部とがデータバスを介して接続され
たディジタル演算処理装置としては、一般的に図２８に
示すような構成例のものがある。なお、図２８では本発
明に直接関係のないアドレスバス、書込み信号や読出し
信号等の各種制御信号は省略してある。また、演算処理
部、デ−タバス、記憶部の構成は周知であるため、その
詳細な説明については省略する。

【０００３】図２８においては、演算処理部１とデータ
バス２の接続部との間に周知のパリティ生成確認回路４
を設け、データバス２または記憶部３でのデータ誤りを
検出するように構成している。

【０００４】この図２８に示した例では、演算処理部１
から記憶部３へデータを書込む際には、パリティ生成確
認回路４にてデータにパリティビットを付加し、このデ
ータをデータバス２を介して記憶部３に伝達して書込
み、また記憶部３から演算処理部１にデータを読み出す
際には、記憶部３から出力されるデータおよびパリティ
ービットをデータバス２を介してパリティ生成確認回路
４に取込み、ここでパリティが正しいことを確認した
後、演算処理部１に取込むように構成している。従っ
て、このパリティ生成確認回路４によるパリティ確認に
より、データバス２または記憶部３でのデータ誤りを検
出することができる。

【０００５】また、図２８に示した構成以外にも図２９
に示すような構成例のものがある。なお、図２９におい
ても、本発明に直接関係のないアドレスバス、書込み信
号や読出し信号等の各種制御信号は省略してある。ま
た、演算処理部、デ−タバス、記憶部の構成は周知であ
るため、その詳細な説明については省略する。

【０００６】図２９においては、演算処理部１から記憶
部３にデータを書込む際には、誤り検出訂正回路７にて
データに誤り訂正用ビットを付加し、このデータをデー
タバス２を介して記憶部３に伝達して書込み、また記憶
部３から演算処理部１にデータを読み出す際には、記憶
部３から出力されるデータおよび誤り訂正用ビットをデ
ータバス２を介して誤り検出訂正回路７に取込み、ここ
でデータが正しいことを確認し、もし誤っていればデー
タを訂正した後、演算処理部１に取込むように構成して
いる。

【０００７】従って、この誤り検出訂正回路７によるデ
ータ確認により、データバス２または記憶部３でのデー
タ誤りを検出できると共に、演算処理部１は誤り訂正後
の正しいデータを取込むことが可能となる。

【０００８】

【発明が解決しようとする課題】上記した従来のディジ
タル演算処理装置では、次のような問題点がある。

【０００９】即ち、上述の図２８に示した構成では、演
算処理部１が記憶部３からデータを読み出す際にはパリ
ティ生成確認回路４の不良、データバス２の不良および
記憶部３の不良の何ずれであっても、単にパリティ不良
が検出されるのみであり、これら各部の不良を区別する
ことができない。その理由は、パリティ生成確認回路４
のパリティ確認機能に不良があると、データおよびパリ
ティビットが正常であってもパリティ不良が出力される
ため、データおよびパリティビットがパリティ不良であ
ると判断されてしまう。また、逆にデータ書込み時に書
込まれるデータに対して不正なパリティビットが付加さ
れても、この不正なパリティビットを検出することがで
きないため、データ読出し時にパリティ生成確認回路４
にてパリティ不良が検出されるだけである。

【００１０】また、データバス２が不良の場合や、記憶
部３が不良の場合にも明らかに、データ読出し時にパリ
ティ生成確認回路４にてパリティ不良が検出されるのみ
である。

【００１１】以上のことから分かるように、これら各部
の何ずれの不良においても、データ読出し時にパリティ
不良が検出されるだけなので、どの部位の不良であるか
は全く区別することはできない。

【００１２】従って、不良発生時にどの部位を修正すれ
ば不良が復旧するのか、特に演算処理部、データバス、
記憶部が別の基板に実装されている場合には、どの基板
を交換すれば良いのかの判断が難しく、これを判断する
ためには診断プログラム等を用いた余分な不良部位識別
作業を行う必要があり、復旧までに時間を要することに
なる。これは、重要な用途に用いられる不良時の迅速な
復旧が必要な場合には大きな問題となる。

【００１３】一方、上述した図２９に示した構成では、
演算処理部１が記憶部３からデータを読み出す際に、誤
り検出訂正回路７の不良、データバスの不良および記憶
部３の不良の何ずれであっても、単にパリティ不良が検
出されるのみであり、これら各部の不良を区別すること
ができない。その理由は、誤り検出訂正回路７に誤り検
出機能に不良があると、データおよび誤り訂正用ビット
が正常であってもデータ誤りが出力されるため、データ
および誤り訂正用ビットの何ずれかが不良であると判断
されてしまう。また、逆にデータ書込み時に書込むデー
タに対して不正な誤り訂正用ビットが付加されても、デ
ータ書込み時にはこの不正な誤り訂正用ビットを検出で
きないため、データ読出し時に誤り訂正検出回路７にて
データ不良が検出されるだけである。また、データバス
２が不良の場合や、記憶部３が不良の場合にも明らか
に、データ読出し時に誤り訂正回路７にてデータ不良が
検出されるのみである。

【００１４】以上のことから分かるように、これら各部
の何ずれの不良においても、データ読出し時にパリティ
不良が検出されるだけなので、どの部位の不良であるか
は全く区別することはできない。

【００１５】従って、不良発生時にどの部位を回収すれ
ば不良が復旧するか、特に演算処理部、データバス、記
憶部が別の基板に実装されている場合には、どの基板を
交換すれば良いのかの判断が難しく、これを判断するた
めには診断プログラム等を用いた余分な不良部位識別作
業を行う必要があり、復旧までに時間を要することにな
る。これは、重要な用途に用いられる不良時の迅速な復
旧が必要な場合には大きな問題となる。

【００１６】本発明は上記のような事情に対処するた
め、不良部位の識別を容易にして不良発生時の回収を短
時間に、且つ確実に行えるディジタル演算処理装置の不
良検出装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明は上記の目的を達
成するため、次のような手段によりディジタル演算処理
装置の不良検出装置を構成するものである。

【００１８】請求項１に対応する発明は、入力情報が演
算処理部により演算処理されたデータをデータバスを介
して記憶部に伝送して記憶するようにしたディジタル演
算処理装置の不良検出装置において、前記演算処理部と
データバスとの接続部に設けられ、前記記憶部へのデー
タ書込み時データにパリティビットを付加して前記記憶
部へ伝達し、前記記憶部からのデータ読出し時前記デー
タバスを介してデータと共に伝達されたパリティビット
が正しいことを確認して前記演算処理部に取込む第１の
パリティ生成確認手段と、前記記憶部とデータバスとの
接続部に設けられ、前記記憶部へのデータ書込み時前記
データバスを介して伝達されたデータおよびパリティビ
ットのパリティが正しいことを確認して前記記憶部に書
込み、データ読出し時パリティが正しいことを確認して
前記データバスに出力するパリティ確認手段、またはデ
ータ書込み時パリティ不良が確認されると正しいパリテ
ィビットを再付加して前記記憶部に書込み、読出し時パ
リティ不良が確認されると正しいパリティビットを再付
加して前記データバスに出力する第２のパリティ生成確
認手段と、前記第１のパリティ生成確認手段およびパリ
ティ確認手段、または第２のパリティ生成確認手段によ
るパリティ不良の有無を条件に前記ディジタル演算処理
装置の不良部位を判定する不良部位判定手段とを備え
る。

【００１９】請求項２に対応する発明は、入力情報が演
算処理部により演算処理されたデータをデータバスを介
して記憶部に伝送して記憶するようにしたディジタル演
算処理装置の不良検出装置において、前記演算処理部と
データバスとの接続部に設けられ、誤り訂正用ビットを
付加する機能および誤りが検出されるとその誤りを訂正
する機能を有し、且つ前記記憶部へのデータ書込み時デ
ータに誤り訂正用ビットを付加して前記記憶部へ伝達
し、前記記憶部からのデータ読出し時前記データバスを
介して伝達されたデータおよび誤り訂正用ビットからデ
ータに誤りがあるか否かを検出し誤りがあればそのデー
タを訂正して前記演算処理部に取込む第１の誤り検出訂
正手段と、前記記憶部とデータバスとの接続部に設けら
れ、前記記憶部へのデータ書込み時前記データバスを介
して伝達されたデータおよび誤り訂正用ビットからデー
タに誤りがないことを確認して前記記憶部に書込み、記
憶部からのデータ読出し時誤り訂正用ビットからデータ
に誤りがないことを確認して前記データバスに出力する
誤り検出手段、または第１の誤り検出訂正手段と同一機
能を有し、前記記憶部へのデータ書込み時誤り訂正用ビ
ットからデータの誤りが検出されると誤り訂正用ビット
を再付加して前記記憶部に書込み、記憶部からの読出し
時データに誤りがないことの確認とデータ誤りが検出さ
れると誤り訂正用ビットを再付加して前記データバスに
出力する第２の誤り検出訂正手段と、前記第１の誤り検
出訂正手段および誤り検出手段、または第２の誤り検出
訂正手段によるデータ誤り検出の有無を条件に前記ディ
ジタル演算処理装置の不良部位を判定する不良部位判定
手段とを備える。

【００２０】請求項３に対応する発明は、系統電気量が
入力されると所定のリレー演算を行い、その結果を出力
する中央演算処理部と、この中央演算処理部を常時監視
して不良の有無を検出する中央演算処理部不良監視部
と、前記中央演算処理部の不良時に備えた伝送フォーマ
ットの伝送データが予め記憶された伝送制御部、前記中
央演算処理部で演算処理されたデータをパラレネ信号か
らシリアル信号に変換するパラレル／シリアル変換部お
よびこのパラレル／シリアル変換部より出力されるシリ
アルデータを送信する伝送インターフェースから構成さ
れ、前記中央演算処理部不良監視部より前記伝送制御部
に不良検出信号が入力されると、前記パラレル／シリア
ル変換部の出力を阻止して前記伝送制御部に予め記憶し
てある伝送データを前記伝送インターフェースに入力し
て送信する機能を持たせた伝送処理部とを備える。

【００２１】請求項４に対応する発明は、系統電気量が
入力されると所定のリレー演算を行い、その結果を出力
する中央演算処理部と、この中央演算処理部を常時監視
して不良の有無を検出する中央演算処理部不良監視部
と、前記中央演算処理部の不良時に備えた伝送フォーマ
ットの伝送データが予め記憶された伝送制御部、前記中
央演算処理部で演算処理されたデータをパラレネ信号か
らシリアル信号に変換するパラレル／シリアル変換部お
よびこのパラレル／シリアル変換部より出力されるシリ
アルデータを送信する伝送インターフェースから構成さ
れ、前記中央演算処理部不良監視部より前記伝送制御部
に不良検出信号が入力されると、前記パラレル／シリア
ル変換部からの出力の特定ビットを前記伝送制御部に予
め記憶してある伝送データに置換えて前記伝送インター
フェースに入力して送信する機能を持たせた伝送処理部
とを備える。

【００２２】

【作用】請求項１に対応する発明のディジタル演算処理
装置の不良検出装置にあっては、演算処理部から記憶部
データを書込む際には、第１のパリティ生成確認手段に
てデータにパリティビットを付加してデータバスを介し
て記憶部側に伝達し、記憶部側ではパリティ確認手段に
よりパリティが正しいことの確認を行うか、または第２
のパリティ生成確認手段にてパリティが正しいか否かを
確認し、パリティ不良が確認されると正しいパリティビ
ットを再付加した後前記記憶部に書込み、また記憶部か
ら演算処理部にデータを読み出す際には、記憶部から出
力されるデータとパリティビットをパリティ確認手段に
て正しいことを確認、または第２のパリティ生成確認手
段にてパリティビットが正しいか否かを確認し、パリテ
ィ不良が確認されると正しいパリティビットを再付加し
た後データバスに出力し、演算処理部側ではデータバス
を介して伝達されたデータおよびパリティビットを第１
のパリティ生成確認手段にてパリティが正しいか否かを
確認し、パリティ不良が確認されると正しいパリティビ
ットを再付加した後演算処理部が取込むことにより、不
良部位判定手段では前記第１のパリティ生成確認手段お
よびパリティ確認手段、または第２のパリティ生成確認
手段によるパリティ不良の有無を条件にディジタル演算
処理装置の不良部位を容易に判定できる。

【００２３】請求項２に対応する発明のディジタル演算
処理装置の不良検出装置にあっては、演算処理部から記
憶部へデータを書込む際には、第１の誤り検出訂正手段
にてデータに誤り訂正用ビットを付加してデータバスを
介して記憶部側に伝達し、記憶部側では誤り検出手段に
より誤り訂正用ビットが付加されたデータに誤りがない
ことを確認するか、または第２の誤り検出訂正手段にて
データに誤りがあるか否かを確認して誤りが確認される
と訂正用ビットを再付加した後記憶部に書込み、また記
憶部から演算処理部にデータを読み出す際には、記憶部
から出力されるデータと誤り訂正用ビットを誤り検出手
段にてデータに誤りがないことを確認、または第２の誤
り検出訂正手段にてデータに誤りがあるか否かを確認
し、データ誤りが確認されると訂正用ビットを再付加し
た後データバスに出力し、演算処理側ではデータバスを
介して伝達されたデータおよび訂正用ビットを第１の誤
り検出訂正手段にてデータが正しいか否かを確認し、デ
ータの不良が検出されると訂正用ビットを再付加した後
演算処理部が取込むことになる。従って、不良部位判定
手段ではこれら第１の誤り検出訂正手段と誤り検出手段
または第２の誤り検出訂正手段によりデータの誤りの有
無を条件にディジタル演算処理装置の不良部位を容易に
判定できる。

【００２４】請求項３および請求項４に対応する発明の
ディジタル演算処理装置の不良検出装置にあっては、中
央演算処理部不良監視部で不良を検出した場合に、パラ
レル／シリアル変換部の出力データを予め伝送制御部に
不良時に備えて記憶してある伝送データを用いて修正
し、不良とならない正しいフォーマットで、且つ中央演
算処理部不良監視部での監視結果を不良ありとすること
により、受信側では伝送不良を検出せず、中央演算処理
部で不良が発生したことを正しく判別することができ
る。

【００２５】

【実施例】以下本発明の実施例を図面を参照して説明す
る。

【００２６】図１は本発明によるディジタル演算処理装
置の不良検出装置の第１の実施例の構成を示すブロック
図であり、従来例と同様に本発明と直接関係のないアド
レスバス、書込み信号や読出し信号等の各種制御信号、
およびディジタル演算処理装置に通常接続される入出力
装置等の回路については省略してある。また、図１にお
いて、図２８と同一部分には同一符号を付して示す。

【００２７】本実施例では、図１に示すように演算処理
部１とデータバス２との接続部にパリティ生成確認回路
４を設け、また記憶部３とデータバス２との接続部にパ
リティ確認回路５を設けてデータバス２を介してデータ
をパリティビットと共に伝達できるようにすると共に、
記憶部３にデータに加えてパリティビットも記憶できる
ように構成したものである。

【００２８】上記演算処理部１は、例えばマイクロコン
ピュータを用いた周知の回路、データバス２は回路を相
互に接続する信号線で構成される周知の回路、パリティ
生成確認回路４は図２に示すようなパリティジェネレー
タ・チェッカＩＣ６により構成される。

【００２９】図２に示すパリティ生成確認回路４におい
て、パリティ生成時にはパリティ確認／生成信号Ｓ３＝
“０”とすることにより、パリティジェネレータ・チェ
ッカＩＣ６にデータＳ１が入力されると共に、ＡＮＤ回
路の出力Ｓ２´は“０”となる。パリティジェネレータ
・チェッカＩＣ６は、これらのデータＳ１およびＳ２´
＝“０”に対応する１ビットまたは複数ビットの生成パ
リティビットＳ４を生成し、この生成パリティビットＳ
４はアンプＡＭＰよりパリティビットＳ５となって出力
される。また、パリティジェネレータ・チェッカＩＣ６
は、パリティ確認時にはパリティ確認／生成信号Ｓ３＝
“１”として、データＳ１およびＳ２´＝パリティビッ
トＳ２を入力することにより、パリティ確認を行う。そ
して、パリティ不良を検出した場合には、ＡＮＤ回路よ
りパリティ不良信号Ｓ６を出力する。以上簡単に説明し
たが、パリティ生成確認回路４は周知の回路であるた
め、その詳細な説明は省略する。

【００３０】また、パリティ確認回路５は、前述のパリ
ティ生成確認回路４からパリティ生成機能のみを削除、
すなわちパリティビット出力Ｓ５が出されないように構
成したものであり、これもまた周知の回路であるため、
説明は省略する。

【００３１】次に上記のように構成されたディジタル演
算処理装置の不良検出装置の作用について述べる。図１
において、演算処理部１から記憶部３へデータを書込む
際には、パリティ生成確認回路４にてデータに少なくと
も１ビットのパリティビットを付加し、データバス２を
介して記憶部３側へ伝達される。このパリティビットが
付加されたデータはパリティ確認回路５にてパリティが
正しいことの確認を行った後に記憶部３に書込まれる。
この場合、パリティビットは、例えば８ビットのデータ
に対し１ビット付加され、パリティビットとデータの合
計９ビットの内の“１”の数が偶数個となるようにパリ
ティビットの論理が決められている。このパリティービ
ットを含め、“１”の数が偶数個となる方法を「偶数パ
リティ」と呼び、“１”の数が奇数個の場合は「奇数パ
リティ」と呼ぶ。

【００３２】また、パリティ確認回路５でのパリティ確
認の方法は、データとパリティビットの中の“１”の数
が奇数であるか、偶数であるかを求め、予め決められた
奇数であることを確認することにより行われる。

【００３３】一方、図１において、演算処理部１が記憶
部３からデータを読み出す際には、記憶部３から出力さ
れるデータとパリティビットをパリティ確認回路５にて
パリティが正しいことを確認した後データバス２に出力
し、データバス２を介して伝達されるデータおよびパリ
ティビットをパリィ生成確認回路４にてパリティが正し
いことを確認した後、演算処理部１に取込まれる。この
場合、パリティ確認回路５およびパリティ生成確認回路
４でのパリティ確認方法も、前述のデータ書込み時のパ
リティ確認回路５でのパリティ確認方法と同様であるた
め、その説明を省略する。

【００３４】次にデータ書込み時およびデータ読出し時
に、各部に不良があった場合の動作を説明する。なお、
以下で説明する各不良モードとパリティ不良検出の状況
をまとめたものを図３に示す。 （１）演算処理部１から記憶部３へデータを書込む際に
は、

【００３５】ａ．パリティ生成確認回路４に不良があ
り、データに付加したパリティビットに誤りがある場
合、またはデータバス２に不良があり、実際はパリティ
不良でないにも係わらずパリティ不良を検出してしまう
場合には、パリティ確認回路５においてパリティ不良を
検出する。 （２）記憶部３から演算処理部１がデータを読み出す際
には、

【００３６】ａ．データバス２が不良であり、データあ
るいはパリティビットが変化してしまう場合、またはパ
リティ生成確認回路４に不良があり、実際はパリティ不
良ではないにも係わらずパリティ不良を検出してしまう
場合には、パリティ確認回路５ではパリティ不良を検出
しないが、パリティ生成確認回路４にてパリティ不良を
検出する。

【００３７】ｂ．記憶部３の不良により記憶されていた
データあるいはパリティビットが変化してしまった場
合、または初期化されていない不定のデータおよびパリ
ティビットを記憶部３から読み出した場合には、パリテ
ィ確認回路５とパリティ生成確認回路４の両方でパリテ
ィ不良を検出する。

【００３８】ｃ．パリティ確認回路５に不良があり、実
際はパリティ不良でないにも係わらずパリティ不良を検
出してしまう場合には、パリティ確認回路５ではパリテ
ィ不良を検出するが、パリティ生成確認回路４ではパリ
ティ不良を検出しない。

【００３９】以上の各部の不良検出は演算処理部１内で
の処理により行われるが、その処理内容をロジック回路
で実現すると図４に示すようになる。図４において、Ａ
ＮＤ１１〜ＡＮＤ１４は書込み時に対応する論理回路
で、これらＡＮＤ１１〜ＡＮＤ１４には書込み信号に加
えてパリティ生成確認回路４の出力信号Ｓ４とパリティ
確認回路５の出力信号Ｓ５がそれぞれ入力されるが、Ａ
ＮＤ１１に対しては出力信号Ｓ４，Ｓ５がそれぞれ反転
入力端子に、ＡＮＤ１２に対しては出力信号Ｓ４のみが
反転入力端子に、ＡＮＤ１３に対しては出力信号Ｓ５の
みが反転入力端子にそれぞれ入力される。

【００４０】また、ＡＮＤ１５〜ＡＮＤ１８は読出し時
に対応する論理回路で、これらＡＮＤ１５〜ＡＮＤ１８
には読出し信号に加えてパリティ生成確認回路４の出力
信号Ｓ４とパリティ確認回路５の出力信号Ｓ５がそれぞ
れ入力されるが、ＡＮＤ１５に対しては出力信号Ｓ４，
Ｓ５がそれぞれ反転入力端子に、ＡＮＤ１６に対しては
出力信号Ｓ４のみが反転入力端子に、ＡＮＤ１５に対し
ては出力信号Ｓ５のみが反転入力端子にそれぞれ入力さ
れる。上記不良検出の状況と不良推定部位をまとめる
と、図５に示すようになる。 （１）演算処理部１から記憶部３へデータを書込む際に
は、

【００４１】ａ．パリティ確認回路５において、パリテ
ィ不良を検出した場合には、パリティ生成確認回路４ま
たはデータバス２またはパリティ確認回路５の不良と判
断する。 （２）記憶部３から演算処理部１がデータを読み出す際
には、

【００４２】ａ．パリティ確認回路５にてパリティ不良
を検出せず、パリティ生成確認回路４にてパリティ不良
を検出した場合にはデータバス２またはパリティ生成確
認回路４の不良と判断する。

【００４３】ｂ．パリティ確認回路５とパリティ生成確
認回路４の両方でパリティ不良を検出した場合には、記
憶部３の不良または初期化されていないデータの読出し
と判断する。

【００４４】ｃ．パリティ確認回路５ではパリティ不良
を検出したが、パリティ生成確認回路４ではパリティ不
良を検出しなかった場合にはパリティ確認回路５の不良
と判断する。

【００４５】その他の不良検出モードの場合には複合不
良と判断することにより、不良発生部位を従来例の場合
よりも限定できるので、不良発生部位の識別が容易に行
うことができる。

【００４６】図６は本発明によるディジタル演算処理装
置の第２の実施例の構成を示すブロック図であり、従来
例と同様に本発明と直接関係のないアドレスバス、書込
み信号や読出し信号等の各種制御信号、およびディジタ
ル演算処理装置に通常接続される入出力装置等の回路に
ついては省略してある。なお、図６において、図２８と
同一部分には同一符号を付して示す。

【００４７】第２の実施例では、図６に示すように演算
処理部１とデータバス２との接続部に第１のパリティ生
成確認回路４ａを設け、また記憶部３とデータバス２と
の接続部にも第２のパリティ生成確認回路４ｂを設けて
データバス２を介してデータをパリティビットと共に伝
達できるようにすると共に、記憶部３にデータに加えて
パリティビットも記憶できるように構成したものであ
る。なお、演算処理部１、データバス２、記憶部３、パ
リティ生成確認回路４ａ，４ｂは図１にて説明したもの
と同様であるため、説明を省略する。

【００４８】図６において、演算処理部１から記憶部３
へデータを書込む際には、第１のパリティ生成確認回路
４ａにてデータに少なくとも１ビットのパリティビット
を付加し、これをデータバス２を介して記憶部３側に伝
達する。このパリティビットが付加されたデータは、記
憶部３側の第２のパリティ生成確認回路４ｂにてパリテ
ィが正しいことの確認を行った後に記憶部３に書込まれ
る。このときパリティ不良が検出された場合には、第２
のパリティ生成確認回路４ｂにて正しいパリティビット
を付加し直す。

【００４９】また、図６において、記憶部３から演算処
理部１がデータを読み出す際には記憶部３から出力され
るデータとパリティビットを第２のパリティ生成確認回
路４ｂにてパリティが正しいことを確認した後、データ
バス２に出力する。このデータバス２に出力されたデー
タおよびパリティビットは第１のパリティ生成確認回路
４ａにてパリティが正しいことを確認した後演算処理部
１に取込まれる。

【００５０】但し、第２のパリティ生成確認回路４ｂで
不良を検出した場合には、第２のパリティ生成確認回路
４ｂにて正しいパリティビットを付加し直した後にデー
タおよびパリティビットをデータバス２に出力する。

【００５１】次にデータ書込み時およびデータ読出し時
に、各部に不良があった場合の動作を説明する。なお、
以下で説明する各不良モードとパリティ不良検出の状況
をまとめるたものを図７に示す。 （１）演算処理部１から記憶部３へデータを書込む際に
は、

【００５２】ａ．第１のパリティ生成確認回路４ａに不
良があり、データに付加したパリティビットに誤りがあ
る場合、またはデータバス２に不良があり、データ或い
はパリティビットが変化する場合、または第２のパリテ
ィ生成確認回路４ｂに不良があり、実際はパリティ不良
でないにも係わらずパリティ不良を検出してしまう場合
には、第２のパリティ生成確認回路４ｂにおいてパリテ
ィ不良を検出する。 （２）記憶部３から演算処理部１がデータを読み出す際
には、

【００５３】ａ．データバス２が不良であり、データあ
るいはパリティビットが変化してしまう場合、または第
１のパリティ生成確認回路４ａに不良があり、実際はパ
リティ不良ではないにも係わらずパリティ不良を検出し
てしまう場合には、第２のパリティ確認回路４ｂではパ
リティ不良を検出しないが、第１のパリティ生成確認回
路４ａにてパリティ不良を検出する。

【００５４】ｂ．第２のパリティ確認生成回路４ｂに不
良があり、実際はパリティ不良でないにも係わらずパリ
ティ不良を検出すると共に、誤ったパリティビットをデ
ータに付加し直した場合には、第２のパリティ生成確認
回路４ｂと第１のパリティ生成確認回路４ａの両方でパ
リティ不良を検出する。

【００５５】ｃ．記憶部３の不良により記憶されていた
データあるいはパリティビットが変化してしまった場
合、または初期化されていない不定のデータおよびパリ
ティビットを記憶部３から読み出した場合、または第２
のパリティ生成確認回路４ｂに不良があり、実際はパリ
ティ不良でないにも係わらずパリティ不良を検出してし
まう場合には、第２のパリティ生成確認回路４ｂではパ
リティ不良を検出するが、第１のパリティ生成確認回路
４ａではパリティ不良を検出しない。

【００５６】以上の各部の不良検出は演算処理部１内で
の処理により行われるが、その処理内容をロジック回路
で実現すると図８に示すようになる。図８において、Ａ
ＮＤ２１〜ＡＮＤ２４は書込み時に対応する論理回路
で、これらＡＮＤ２１〜ＡＮＤ２４には書込み信号に加
えて第１のパリティ生成確認回路４ａの出力信号Ｓ４ａ
と第２のパリティ生成確認回路４ｂの出力信号Ｓ４ｂが
それぞれ入力されるが、ＡＮＤ２１に対しては出力信号
Ｓ４ａ，Ｓ４ｂがそれぞれ反転入力端子に、ＡＮＤ２２
に対しては出力信号Ｓ４ａのみが反転入力端子に、ＡＮ
Ｄ２３に対しては出力信号Ｓ４ｂのみが反転入力端子に
それぞれ入力される。

【００５７】また、ＡＮＤ２５〜ＡＮＤ２８は読出し時
に対応する論理回路で、これらＡＮＤ２５〜ＡＮＤ２８
には読出し信号に加えてパリティ生成確認回路４ａ，４
ｂの出力信号Ｓ４ａ，４ｂがそれぞれ入力されるが、Ａ
ＮＤ２５に対しては出力信号Ｓ４ａ，Ｓ４ｂがそれぞれ
反転入力端子に、ＡＮＤ２６に対しては出力信号Ｓ４ａ
のみが反転入力端子に、ＡＮＤ２５に対しては出力信号
Ｓｂのみが反転入力端子にそれぞれ入力される。上記不
良検出の状況と不良推定部位をまとめると、図９に示す
ようになる。 （１）演算処理部１から記憶部３へデータを書込む際に
は、

【００５８】ａ．第２のパリティ確認回路４ｂにおい
て、パリティ不良を検出した場合には、第１のパリティ
生成確認回路４ａまたはデータバス２または第２のパリ
ティ確認回路４ｂの不良と判断する。 （２）記憶部３から演算処理部１がデータを読み出す際
には、

【００５９】ａ．第２のパリティ生成確認回路４ｂにて
パリティ不良を検出せず、第１のパリティ生成確認回路
４ａにてパリティ不良を検出した場合にはデータバス２
または第１のパリティ生成確認回路４ａの不良と判断す
る。

【００６０】ｂ．第２のパリティ生成確認回路４ｂと第
１のパリティ生成確認回路４ａの両方でパリティ不良を
検出した場合には、第２のパリティ生成確認回路４ａの
不良と判断する。

【００６１】ｃ．第２のパリティ生成確認回路４ｂでは
パリティ不良を検出したが、第１のパリティ生成確認回
路４ａではパリティ不良を検出しなかった場合には記憶
部３の不良または第２のパリティ生成確認回路４ｂの不
良または初期化されていないデータの読出しと判断す
る。

【００６２】その他の不良検出モードの場合には複合不
良と判断することにより、不良発生部位を従来例の場合
よりも限定できるので、不良発生部位の識別が容易にな
る。さらに、図１に示す実施例では、書込み時にパリテ
ィ不良となるデータがそのまま記憶部３に書込まれ、そ
れが読み出されるときに再度パリティ不良を検出するこ
とがあり、実際は書込み時の不良であるにも係わらず読
出し時にも不良を検出することになり、不良解析上紛ら
わしいという欠点があったが、本実施例では書込み時に
第２のパリティ生成確認回路４ｂで正しいパリティビッ
トを付加し直すため読出し時にパリティ不良を検出する
ことはない。

【００６３】図１０は本発明によるディジタル演算処理
装置の不良検出装置の第３の実施例の構成を示すブロッ
ク図であり、従来例と同様に本発明と直接関係のないア
ドレスバス、書込み信号や読出し信号等の各種制御信
号、およびディジタル演算処理装置に通常接続される入
出力装置等の回路については省略してある。また、図１
０において、図２９と同一部分には同一符号を付して示
す。

【００６４】第３の実施例では、図１０に示すように演
算処理部１とデータバス２との接続部に誤り検出訂正回
路７を設け、また記憶部３とデータバス２との接続部に
誤り検出回路８を設けてデータバス２を介してデータを
パリティビットと共に伝達できるようにすると共に、記
憶部３にデータに加えてパリティビットも記憶できるよ
うに構成したものである。

【００６５】上記演算処理部１は、例えばマイクロコン
ピュータを用いた周知の回路、データバス２は回路を相
互に接続する信号線で構成される周知の回路、記憶部３
はメモリおよびバッファ等で構成される周知の回路、誤
り検出訂正回路７は図１１に示すような例えば誤り検出
訂正用ＩＣ９により構成される。

【００６６】この誤り検出訂正用ＩＣ９は、図１２に示
すようにｎビットのデータに対して、ｍビットの誤り検
出訂正用ビットを付加する。ｍビットの誤り検出訂正ビ
ットを生成する場合、ｍビットのそれぞれをｎビットの
データの一部のパリティビットになるようにする。誤り
検出訂正時には、ｍビットの誤り検出ビットのそれぞれ
について部分データのパリティチェックを行う。そし
て、ｍビットの誤り検出ビットが正常であれば、データ
に誤りがなく、いくつかの誤り検出ビットに誤りがあっ
た場合、つまり１ビットの誤りに対してはｎビットのデ
ータまたはｍビットの誤り検出用ビットのどのビットに
誤りがあるかが分かり、また２ビットの誤りに対しては
誤りビットの位置は分からないが、２ビットに誤りがあ
ったことを検出できる。

【００６７】従って、１ビット誤りの場合には、誤りの
ビット位置が分かるため、そのビットの“１”と“０”
を反転することにより、正しいデータに訂正することが
できる。

【００６８】なお、ｎビットのデータのどの部分につい
てパリティを計算し、ｍビットの誤り訂正用ビットのそ
れぞれの値とするか等については周知であるため、その
説明は省略する。

【００６９】このような機能を有する誤り検出訂正用Ｉ
Ｃ９において、誤り訂正用ビット生成時には生成信号Ｓ
１０が入力され、データ入力Ｓ１に対応する複数ビット
の誤り訂正用ビット出力Ｓ９が出力される。また、この
誤り検出訂正用ＩＣ９にデータ入力Ｓ１および誤り訂正
用ビット入力Ｓ７が取込まれると共に、検出・訂正信号
Ｓ１１が入力されるとデータ不良の検出時にはデータ不
良検出信号Ｓ１２を出力すると共に、１ビット誤りであ
れば正しく訂正されたデータ出力Ｓ８および誤り訂正用
ビット出力Ｓ９が出される。

【００７０】なお、誤り訂正用ビットは、例えば３２ビ
ットのデータに対し７ビット付加され、データと誤り訂
正用ビットの計３９ビット中に誤りが１ビットある場合
にはその誤りを訂正することが可能であり、誤りが複数
ビットあればその誤りを検出することが可能である。

【００７１】また、誤り検出回路８は、前述の誤り検出
訂正回路７からデータ出力Ｓ８および誤り訂正用ビット
出力Ｓ９のみを削除した回路であり、これもまた周知の
回路なので、その説明は省略する。次に上記のように構
成されたディジタル演算処理装置の不良検出装置の作用
について述べる。

【００７２】図１０において、演算処理部１から記憶部
３にデータを書込む際には、誤り検出訂正回路７にてデ
ータに複数の誤り訂正用ビットを付加し、データバス２
を介して記憶部３側へ伝達される。この訂正用ビットが
付加されたデータは誤り検出回路８にてデータが正しい
ことを確認した後記憶部３に書込まれる。

【００７３】また、図１０において、演算処理部１によ
り記憶部３からデータを読み出す際には、記憶部３から
出力されるデータと誤り訂正用ビットを誤り検出回路８
にてデータが正しいことを確認した後データバス２に出
力し、このデータバス２を介して伝達されるデータおよ
び訂正用ビットを誤り検出訂正回路７にてデータが正し
いことを確認した後演算処理部１に取込まれる。この場
合、誤り検出回路８および誤り検出訂正回路７でのデー
タ確認方法は、前述したデータ書込み時の誤り検出回路
８でのデータ確認方法と同様であるため、その説明を省
略する。

【００７４】次にデータ書込み時およびデータ読出し時
に、各部に不良があった場合の動作を説明する。なお、
以下で説明する各不良モードとパリティ不良検出の状況
をまとめるたものを図１３に示す。 （１）演算処理部１から記憶部３へデータを書込む際に
は、

【００７５】ａ．誤り検出訂正回路７に不良があり、デ
ータに付加した誤り訂正用ビットに誤りがある場合、ま
たはデータバス２に不良があり、データ或いは誤り訂正
用ビットが変化する場合、または誤り検出回路８に不良
があり、実際はデータ不良でないにも係わらずデータ不
良を検出してしまう場合には、誤り検出回路８において
データ不良を検出する。 （２）記憶部３から演算処理部１がデータを読み出す際
には、

【００７６】ａ．データバス２が不良であり、データあ
るいは誤り検出用ビットが変化してしまう場合、または
誤り検出訂正回路７に不良があり、実際はデータ不良で
ないにも係わらずデータ不良を検出してしまう場合に
は、誤り検出回路８ではデータ不良を検出しないが、誤
り検出訂正回路７にてデータ不良を検出する。

【００７７】ｂ．記憶部３の不良により記憶されていた
データあるいは誤り訂正用ビットが変化してしまった場
合、または初期化されていない不定のデータおよび誤り
訂正用ビットを記憶部３から読み出した場合には、誤り
検出回路８と誤り検出訂正回路７の両方でデータ不良を
検出する。

【００７８】ｃ．誤り検出回路８に不良があり、実際は
データ不良でないにも係わらずデータ不良を検出してし
まう場合には、誤り検出回路８ではデータ不良を検出す
るが、誤り検出訂正回路７ではデータ不良を検出しな
い。

【００７９】以上の各部の不良検出は演算処理部１内で
の処理により行われるが、その処理内容をロジック回路
で実現すると図１４に示すようになる。図１４におい
て、ＡＮＤ３１〜ＡＮＤ３４は書込み時に対応する論理
回路で、これらＡＮＤ３１〜ＡＮＤ３４には書込み信号
に加えて誤り検出訂正回路７の出力信号Ｓ７と誤り検出
回路８の出力信号Ｓ８がそれぞれ入力されるが、ＡＮＤ
３１に対しては出力信号Ｓ７，Ｓ８がそれぞれ反転入力
端子に、ＡＮＤ３２に対しては出力信号Ｓ７のみが反転
入力端子に、ＡＮＤ３３に対しては出力信号Ｓ７のみが
反転入力端子にそれぞれ入力される。

【００８０】また、ＡＮＤ３５〜ＡＮＤ３８は読出し時
に対応する論理回路で、これらＡＮＤ３５〜ＡＮＤ３８
には読出し信号に加えて誤り検出訂正回路７の出力信号
Ｓ７と誤り検出回路８の出力信号Ｓ８がそれぞれ入力さ
れるが、ＡＮＤ３５に対しては出力信号Ｓ７，Ｓ８がそ
れぞれ反転入力端子に、ＡＮＤ３６に対しては出力信号
Ｓ７のみが反転入力端子に、ＡＮＤ３５に対しては出力
信号Ｓ８のみが反転入力端子にそれぞれ入力される。上
記不良検出の状況と不良推定部位をまとめると、図１５
に示すようになる。 （１）演算処理部１から記憶部３へデータを書込む際に
は、 ａ．誤り検出回路８において、データ不良を検出した場
合には、誤り検出訂正回路７またはデータバス２または
誤り検出回路８の不良と判断する。 （２）記憶部３から演算処理部１がデータを読み出す際
には、

【００８１】ａ．誤り検出回路８にてデータ不良を検出
せず、誤り検出訂正回路７にてデータ不良を検出した場
合にはデータバス２または誤り検出訂正回路７の不良と
判断する。 ｂ．誤り検出回路８と誤り検出訂正回路７の両方でデー
タ不良を検出した場合には、記憶部３の不良または初期
化されていないデータの読出しと判断する。 ｃ．誤り検出回路８ではデータ不良を検出したが、誤り
検出訂正回路７ではデータ不良を検出しなかった場合に
は誤り検出回路８の不良と判断する。

【００８２】その他の不良検出モードの場合には複合不
良と判断することにより、不良発生部位を従来例の場合
よりも限定できるので、不良発生部位の識別を容易に行
うことができる。

【００８３】図１６は本発明によるディジタル演算処理
装置の不良検出装置の第４の実施例の構成を示すブロッ
ク図であり、従来例と同様に本発明と直接関係のないア
ドレスバス、書込み信号や読出し信号等の各種制御信
号、およびディジタル演算処理装置に通常接続される入
出力装置等の回路については省略してある。また、図１
６において、図２９と同一部分には同一符号を付して示
す。

【００８４】第４の実施例では、図１６に示すように演
算処理部１とデータバス２との接続部に第１の誤り検出
訂正回路７ａを設け、また記憶部３とデータバス２との
接続部にも第２の誤り検出訂正回路７ｂを設けてデータ
バス２を介してデータを誤り訂正用ビットと共に伝達で
きるようにすると共に、記憶部３にデータに加えて訂正
用ビットも記憶できるように構成したものである。な
お、演算処理部１、データバス２、記憶部３、誤り検出
訂正回路７ａ，７ｂは図１０にて説明したものと同様で
あるため、説明を省略する。

【００８５】図１６において、演算処理部１から記憶部
３へデータを書込む際には、第１の誤り検出訂正回路７
ａにてデータに複数の誤り訂正用ビットを付加し、デー
タバス２を介して記憶部３側に伝達される。この訂正用
ビットが付加されたデータは、記憶部３側の第２の誤り
検出訂正回路７ｂにてデータが正しいことの確認を行っ
た後に記憶部３に書込まれる。このときデータ不良が検
出された場合には、第２の誤り検出訂正回路７ｂにて正
しい誤り訂正用ビットを付加し直す。

【００８６】また、図１６において、記憶部３から演算
処理部１がデータを読み出す際には記憶部３から出力さ
れるデータと誤り訂正用ビットを第２の誤り検出訂正回
路７ｂにてデータが正しいことを確認した後、データバ
ス２に出力する。このデータバス２に出力されたデータ
および誤り訂正用ビットは第１の誤り検出訂正回路７ａ
にてデータが正しいことを確認した後演算処理部１に取
込まれる。

【００８７】但し、第２の誤り検出訂正回路７ｂで不良
を検出した場合には、第２の誤り検出訂正回路７ｂにて
正しい誤り訂正用ビットを付加し直した後にデータおよ
び誤り訂正用ビットをデータバス２に出力する。

【００８８】次にデータ書込み時およびデータ読出し時
に、各部に不良があった場合の動作を説明する。なお、
以下で説明する各不良モードとデータ不良検出の状況を
まとめるたものを図１７に示す。 （１）演算処理部１から記憶部３へデータを書込む際に
は、

【００８９】ａ．第１の誤り検出訂正回路７ａに不良が
あり、データに付加した誤り訂正用ビットに誤りがある
場合、またはデータバス２に不良があり、データ或いは
誤り訂正用ビットが変化する場合、または第２の誤り検
出訂正回路７ｂに不良があり、実際はデータ不良でない
にも係わらずデータ不良を検出してしまう場合には、第
２の誤り検出訂正回路７ｂにおいてデータ不良を検出す
る。 （２）記憶部３から演算処理部１がデータを読み出す際
には、

【００９０】ａ．データバス２が不良であり、データあ
るいは誤り訂正用ビットが変化してしまう場合、または
第１の誤り検出訂正回路７ａに不良があり、実際はデー
タ不良ではないにも係わらずデータ不良を検出してしま
う場合には、第２の誤り検出訂正回路７ｂではデータ不
良を検出しないが、第１の誤り検出訂正回路７ａにてデ
ータ不良を検出する。

【００９１】ｂ．第２の誤り検出訂正回路７ｂに不良が
あり、実際はデータ不良でないにも係わらずデータ不良
を検出すると共に、誤った誤り訂正用ビットをデータに
付加し直した場合には、第２の誤り検出訂正回路７ｂと
第１の誤り検出訂正回路７ａの両方でデータ不良を検出
する。

【００９２】ｃ．記憶部３の不良により記憶されていた
データあるいは誤り訂正用ビットが変化してしまった場
合、または初期化されていない不定のデータおよび誤り
訂正用ビットを記憶部３から読み出した場合、または第
２の誤り検出訂正回路７ｂに不良があり、実際はデータ
不良でないにも係わらずデータ不良を検出してしまう場
合には、第２の誤り検出訂正回路７ｂではデータ不良を
検出するが、第１の誤り検出訂正回路７ａではデータ不
良を検出しない。

【００９３】以上の各部の不良検出は演算処理部１内で
の処理により行われるが、その処理内容をロジック回路
で実現すると図１８に示すようになる。図１８におい
て、ＡＮＤ４１〜ＡＮＤ４４は書込み時に対応する論理
回路で、これらＡＮＤ４１〜ＡＮＤ４４には書込み信号
に加えて第１の誤り検出訂正回路７ａの出力信号Ｓ７ａ
と第２の誤り検出訂正回路７ｂの出力信号Ｓ７ｂがそれ
ぞれ入力されるが、ＡＮＤ４１に対しては出力信号Ｓ７
ａ，Ｓ７ｂがそれぞれ反転入力端子に、ＡＮＤ４２に対
しては出力信号Ｓ７ａのみが反転入力端子に、ＡＮＤ４
３に対しては出力信号Ｓ７ｂのみが反転入力端子にそれ
ぞれ入力される。

【００９４】また、ＡＮＤ４５〜ＡＮＤ４８は読出し時
に対応する論理回路で、これらＡＮＤ４５〜ＡＮＤ４８
には読出し信号に加えて第１の誤り検出訂正回路７ａ、
第２の誤り検出訂正回路７ｂの出力信号Ｓ７ａ，７ｂが
それぞれ入力されるが、ＡＮＤ４５に対しては出力信号
Ｓ７ａ，Ｓ７ｂがそれぞれ反転入力端子に、ＡＮＤ４６
に対しては出力信号Ｓ７ａのみが反転入力端子に、ＡＮ
Ｄ４５に対しては出力信号Ｓ７ｂのみが反転入力端子に
それぞれ入力される。上記不良検出の状況と不良推定部
位をまとめると、図１９に示すようになる。 （１）演算処理部１から記憶部３へデータを書込む際に
は、

【００９５】ａ．第２の誤り検出訂正回路７ｂにおい
て、データ不良を検出した場合には、第１の誤り検出訂
正回路７ａまたはデータバス２または第２の誤り検出訂
正回路７ｂの不良と判断する。 （２）記憶部３から演算処理部１がデータを読み出す際
には、

【００９６】ａ．第２の誤り検出訂正回路７ｂにてパリ
ティ不良を検出せず、第１の誤り検出訂正回路７ａにて
データ不良を検出した場合にはデータバス２または第１
の誤り検出訂正回路７ａの不良と判断する。 ｂ．第２の誤り検出訂正回路７ｂと第１の誤り検出訂正
回路７ａの両方でデータ不良を検出した場合には、第２
の誤り検出訂正回路７ｂの不良と判断する。

【００９７】ｃ．第２の誤り検出訂正回路７ｂではデー
タ不良を検出したが、第１の誤り検出訂正回路７ａでは
データ不良を検出しなかった場合には記憶部３の不良ま
たは第２の誤り検出訂正回路７ｂの不良または初期化さ
れていないデータの読出しと判断する。

【００９８】その他の不良検出モードの場合には複合不
良と判断することにより、不良発生部位を従来例の場合
よりも限定できるので、不良発生部位の識別を容易に行
うことができる。

【００９９】さらに、図１０に示す実施例では、書込み
時にデータ不良となるデータがそのまま記憶部３に書込
まれ、それが読み出されるときに再度データ不良を検出
することがあり、実際は書込み時の不良であるにも係わ
らず読出し時にも不良を検出することになり、不良解析
上紛らわしいという欠点があったが、本実施例では書込
み時に第２の誤り検出訂正回路７ｂで正しい誤り訂正用
ビットを付加し直すため読出し時にデータ不良を検出す
ることはない。

【０１００】以上述べた各実施例では、パリティ生成確
認回路、誤り検出訂正回路等からの不良検出信号の処理
については、本発明の要旨と直接関係がないので詳細な
説明は省略したが、これらの不良検出信号を用いて行う
図５、図９、図１５、図１９に示したような不良部位の
判断は、人間がその信号の状態を読込んで行ってもよ
く、演算処理部１に入力しプログラム処理にて判断を行
わせてもよく、また演算処理部１とは別に設けた他の演
算処理部に入力しプログラム処理にて判断を行わせても
よく、あるいは周知の組合わせハードウェア回路にて行
ってもよい等、いかなる手段を用いてもよい。

【０１０１】また、上記各実施例で説明した各部位、即
ち演算処理部１、データバス２、記憶部３、パリティ生
成確認回路４、パリティ確認回路５、誤り検出訂正回路
７、誤り検出回路８は全て同一の基板上に実装されてい
ても、あるいは複数の基板にいかなる組合わせで実装さ
れていてもよいことは言うまでもない。

【０１０２】さらに、パリティ生成確認回路４、パリテ
ィ確認回路５、誤り検出訂正回路７、誤り検出回路８の
構成は、上記実施例で説明した構成に限らず、同等の機
能を有する回路であればどのような回路であっても適用
することができる。また、図５、図９、図１５、図１９
に示したような不良部位の判断方法の全てを採用せず、
その一部を用いるようにしても良いことは明らかであ
る。

【０１０３】一方、上述した各実施例においては、演算
処理部１からデータを記憶部３へ書込む際に、パリティ
不良またはデータ不良を検出した場合にも記憶部３への
書込みが行われるように説明したが、パリティ不良また
はデータ不良を検出した場合には記憶部３への書込みは
行わず、記憶部３の旧値を残すようにしてもよい。この
ようにすれば、誤ったデータで記憶部３の内容が書換え
られることを防止することができる。

【０１０４】以上は演算処理部と記憶部との間でのデー
タの書込みまたは読出し時におけるパリティ不良または
データ不良を検出する不良検出装置について述べたが、
次にディジタル演算処理装置をディジタル形保護継電装
置に適用した場合の不良検出装置について述べる。次に
本発明の第５の実施例としてディジタル演算装置をディ
ジタル形保護継電装置に適用した場合の不良検出装置に
ついて説明する。

【０１０５】図２０は本発明の第５の実施例を示すディ
ジタル形保護継電装置の不良検出装置のブロック図であ
る。図２０において、中央演算処理部（ＣＰＵ）２１は
入力した系統電気量を用いて周知のリレー演算を行い、
その結果を周知の出力回路を介して出力すると共に、周
知の自動点検処理および常時監視処理を行う。前記ＣＰ
Ｕ２１は、周知のウオッチドッグタイマ回路等で構成さ
れる中央演算処理部不良監視部２２によってその動作が
監視される。

【０１０６】この不良監視結果、リレー演算結果、自動
点検結果、常時監視処理結果は、伝送処理部２３に取込
まれ、中央演算処理部不良監視部２２から出力されるＣ
ＰＵ監視不良信号Ｓ２２は、伝送処理部２３内の制御部
２８に入力される。

【０１０７】さらに、ＣＰＵ２１は図２１に例示したよ
うな伝送フォーマットの伝送データＳ２１も作成し、伝
送処理部２３内の制御部２８からデータ書込み要求Ｓ２
８−１を受取ると、この伝送フォーマットの伝送データ
を伝送処理部２３内のパラレル／シリアル変換部（Ｐ／
Ｓ）２６に書込む。この場合、図２１に示す伝送フォー
マットは、伝送データの始まりを示す特定の複数ビット
パターンのヘッダーＳ２１ａの後にリレー動作情報Ｓ２
１ｂ−＃１〜＃８、自動点検結果Ｓ２１ｃ、常時監視処
理結果Ｓ２１ｄ、中央演算処理部不良監視結果Ｓ２１ｅ
を送信し、最後に例えばＣＲＣ（巡回冗長符号）等の複
数ビットからなる周知の伝送不良検出用ビットＳ２１ｆ
を送信する場合を例としている。

【０１０８】また、制御部２８からＰ／Ｓ２６にクリア
信号Ｓ２８−２および変換クロックＳ２８−３が与えら
れ、書込まれた伝送データＳ２１をパラレルデータから
シリアルデータに変換する。このＰ／Ｓ２６からの出
力、即ちシリアル伝送データＳ２６は、論理和回路３
２、伝送インターフェース（Ｉ／Ｆ）２７を介して出力
される。

【０１０９】ここで、制御部２８は、図２２に示すよう
に発振回路（ＯＳＣ）２８ａ、カウンタ２８ｂ、および
ＲＯＭ２８ｃから構成され、ＯＳＣ２８ａの出力をカウ
ンタ２８ｂで分周し、カウンタ２８ｂの出力を順次イン
クリメントする数値をＲＯＭ２８ｃのアドレスとして入
力する。また、前記ＣＰＵ監視不良信号Ｓ２２はＲＯＭ
２８ｃのアドレス入力の最上位に入力される。また、Ｒ
ＯＭ２８ｃからは、クリア信号Ｓ２８−２、データ書込
み要求２８−１、変換クロックＳ２８−３に加え、不良
時伝送データＳ２８−４が出力される。

【０１１０】次に上記のように構成されたディジタル形
保護継電装置の不良監視装置の作用をＲＯＭ２８ｃから
の各信号の出力およびその時の各部の信号を例示した図
２３および図２４を用いて説明する。

【０１１１】図２３は、ＣＰＵ監視不良信号Ｓ２２＝
“０”、即ちＣＰＵ２１が正常に動作している場合の制
御部２８の出力Ｓ２１−１〜Ｓ２１−４を示したタイム
チャートである。ＣＰＵ監視不良信号Ｓ２２＝“０”の
場合は、ＲＯＭ２８ｃのアドレス入力は、カウンタ２８
ｂの値と同じである。この場合、ＲＯＭ２８ｃの出力が
図２３のＳ２８−１〜Ｓ２８−４の通りになるように予
めＲＯＭ２８ｃはプログラムされている。このような状
態にあるとき不良時伝送データＳ２８−４は常に“０”
であるため、論理和回路３２の出力Ｓ３２はＰ／Ｓ２６
の出力Ｓ２６と等しく、従って図２０の回路はクリア信
号Ｓ２８−２によってＰ／Ｓ２６の中身をクリアし、そ
の後データ書込み要求Ｓ２８−１を出力し、ＣＰＵ２１
にＰ／Ｓ２６にデータを書込ませる。その後に変換クロ
ックＳ２８−３を順次出力し、パラレルデータからシリ
アルデータに変換して伝送データＳ２６をＩ／Ｆ２７へ
出力する。この場合、送信データＳ２７はＣＰＵ２１が
書き込んだデータＳ２１を元に図２１のフォーマット通
りに出力される。

【０１１２】図２４は、ＣＰＵ監視不良信号Ｓ２２＝
“１”、即ちＣＰＵ２１が不良の場合の制御部２８の出
力Ｓ２８−１〜２８−４、Ｐ／Ｓ２６の出力Ｓ２６およ
びＩ／Ｆ２７より出力される送信データＳ２７を示した
タイムチャートである。送信データＳ２７は論理和回路
３２の出力Ｓ３２と論理は等しくなる。ＣＰＵ監視不良
信号Ｓ２２＝“１”の場合は、ＲＯＭ２８ｃのアドレス
入力はカウンタ２８ｂの値に、Ｓ２２を接続したＲＯＭ
２８ｃのアドレス相当分、例えばＳ２２をアドレスの下
位から８ビット目に接続した場合には、１０進数で１２
８だけ下駄を履かせた値となる。

【０１１３】このときのＲＯＭ２８ｃの出力が図２３の
Ｓ２８−１〜２８−４のように予めＲＯＭ２８ｃはプロ
グラムされている。この場合、クリア信号Ｓ２８−２は
常に“０”となっているため、Ｐ／Ｓ２６の出力Ｓ２６
は常に“０”となる。従って、論理和回路３２の出力Ｓ
３２はＳ２８−４、即ち不良時伝送に等しい。このた
め、送信データＳ２７はＲＯＭ２８ｃに書込まれた不良
時伝送データ２８−４がそのまま送信されることにな
る。この不良時伝送データＳ２８−４を送信データＳ２
７が図２１のフォーマットに従い、ヘッダーＳ２１ａを
まず送信し、リレー動作情報Ｓ２１ｂ、Ｓ２１ｂ−＃１
〜＃８は全て“０”、即ち不動作、自動点検結果Ｓ２１
ｅのみ“１”となり、最後に正しい伝送不良検出用ビッ
トＳ２１ｆとなるようにしておくことにより、受信側で
は伝送不良は検出せず、中央演算処理部２１より監視結
果＝“１”のデータを得ることができる。

【０１１４】このように上記実施例によれば、中央演算
処理部監視部２２がＣＰＵ２１の不良を検出していない
場合には通常の伝送処理が行え、中央演算処理部監視部
２２がＣＰＵ２１の不良を検出した場合には、ＲＯＭ２
８ｃに予め書込んでおいた図２１に示したようなフォー
マットで、かつ中央演算処理部監視結果Ｓ２１ｅ＝
“１”となるような不良時伝送データが送信される。従
って、伝送処理部２３に伝送処理ＣＰＵを設けなくても
ＣＰＵ２１が不良になった場合にも受信側で伝送不良を
検出することなく、また伝送処理部２３あるいは伝送路
の不良とＣＰＵ２１の不良が判別できるので、信頼性が
高く、小型で安価なディジタル保護継電装置とすること
ができる。次に本発明の第６の実施例としてディジタル
演算装置をディジタル形保護継電装置に適用した場合の
不良検出装置について説明する。

【０１１５】図２５は本発明を適用したディジタル形保
護継電装置の第６の実施例におけるタイムチャートを示
すものであり、構成については図２０および図２２と同
様なので、ここではその説明を省略する。この実施例で
は、伝送処理部２３内の制御部２８のＲＯＭ２８ｃに予
め書込む内容を変えることにより、中央演算処理部不良
監視部２２がＣＰＵ２１の不良を検出した場合に、Ｐ／
Ｓ２６と不良時伝送データ２８ｃ−４の論理和を求める
ように構成したものである。

【０１１６】この例においては、中央演算処理部不良監
視部２２の出力Ｓ２２が“０”の場合には、図２３の場
合と同様であり、中央演算処理部不良監視部２２の出力
Ｓ２２が“１”の場合に図２５に示すようなタイムチャ
ートになる。即ち、中央演算処理部不良監視結果Ｓ２１
ｅのみ“１”となるようにＳ２８ｃ−４が出力される
が、その他のタイミングではＳ２８ｃ−４は常に“０”
であり、Ｐ／Ｓ２６の出力Ｓ２６はそのまま送信され
る。

【０１１７】上記実施例においても、中央演算処理部不
良監視部２２がＣＰＵ２１の不良を検出した場合に受信
側で中央演算処理部不良監視結果が“１”となる受信デ
ータを受取ることができる。

【０１１８】図２６は本発明を適用したディジタル形保
護継電装置の第７の実施例の構成を示すブロック図であ
り、図２０と同一部分には同一符号を付して示し、ここ
では異なる点について述べる。本実施例においては、制
御部２８の出力として図２０に示したクリア信号Ｓ２８
−２、データ書込み要求２８−１、変換クロックＳ２８
−３、不良時伝送データ２８−４に加えて切換信号Ｓ２
８−５を出力するようにしたものである。また、周知の
論理和回路、論理積回路、反転回路で構成される周知の
セレクト回路３３を設け、切換信号Ｓ２８−５が“０”
の場合には出力Ｓ３３＝Ｓ２６、切換信号Ｓ２８−５が
“１”の場合には出力Ｓ３３＝Ｓ２８−４となるように
構成している。

【０１１９】本実施例における動作を図２７に示すタイ
ムチャートにより説明する。図２７は伝送データＳ２７
のうち、ヘッダーＳ２７−１、自動点検結果２７−３お
よび常時監視処理結果２７−４は、Ｐ／Ｓ２６の出力Ｓ
２６を送信し、リレー動作情報Ｓ２７−２＃１〜＃８は
全て“０”、そして中央演算処理部不良監視結果Ｓ２７
−５はＳ２７−２＃１〜＃８の送信タイミングとＳ２７
−５の送信タイミングで“１”となるようにした例であ
る。

【０１２０】本実施例においては、中央演算処理部監視
部２２がＣＰＵ２１の不良を検出した場合に、送信デー
タＳ２７の特定のビットのみを自由に変更できるため、
他の実施例と同様に受信側にて中央演算処理部不良監視
結果が“１”となる受信データを受取るようにすること
ができる。

【０１２１】図２２に示した制御部２８の構成におい
て、ＲＯＭ２８ｃのアドレスビット数やデータビット数
はどのようであっても、また必要に応じてカウンタ２８
ｂをリセットする回路を追加しても前述同様に実施する
ことができる。

【０１２２】また、制御部２８の構成は、図２２図に示
す回路例に限らず、同様な動作をする回路であればどの
ような回路でもよく、周知のシーケンサー回路等を用い
てもよいことはいうまでもない。

【０１２３】さらに図２１に示した伝送フォーマットは
一例であり、この伝送フォーマットに限らず、反転２連
送、ＨＤＬＣ等、どのような伝送フォーマットであって
も前記実施例同様に実施することができるものである。

【０１２４】

【発明の効果】以上述べたように本発明によれば、不良
部位の識別を容易にして不良発生時の回収を短時間に、
且つ確実に行えるディジタル演算処理装置の不良検出装
置を提供することができる。

【図面の簡単な説明】

【図１】本発明によるディジタル演算処理装置の不良検
出装置の第１の実施例を示すブロック構成図。

【図２】同実施例におけるパリティ生成確認回路の構成
図。

【図３】図１における各不良モードとパリティ不良検出
の状況を示す図。

【図４】第１の実施例における不良判別処理内容を示す
ロジック回路図。

【図５】図１におけるパリティ不良検出の状況と不良推
定部位をまとめた図。

【図６】本発明の第２の実施例を示すブロック構成図。

【図７】図６における各不良モードとパリティ不良検出
の状況を示す図。

【図８】第２の実施例における不良判別処理内容を示す
ロジック回路図。

【図９】図６におけるパリティ不良検出の状況と不良推
定部位をまとめた図。

【図１０】本発明の第３の実施例を示すブロック構成
図。

【図１１】同実施例における誤り検出訂正回路の構成
図。

【図１２】同実施例において、ｎビットのデータに対し
て、ｍビットの誤り検出訂正用ビットを付加した状態を
示すデータ構成図。

【図１３】図１０における各不良モードとパリティ不良
検出の状況を示す図。

【図１４】第３の実施例における不良判別処理内容を示
すロジック回路図。

【図１５】図１０におけるパリティ不良検出の状況と不
良推定部位をまとめた図。

【図１６】本発明の第４の実施例を示すブロック構成
図。

【図１７】図１６における各不良モードとパリティ不良
検出の状況を示す図。

【図１８】第４の実施例における不良判別処理内容を示
すロジック回路図。

【図１９】図１６におけるパリティ不良検出の状況と不
良推定部位をまとめた図。

【図２０】本発明の第５の実施例としてディジタル保護
継電装置の不良検出装置を示すブロック構成図。

【図２１】同実施例における伝送フォーマットを示す
図。同実施例における伝送制御部の構成図。

【図２２】同実施例における伝送制御部の構成図。

【図２３】同実施例において、ＣＰＵ監視装置が不良を
検出しないときのデータ処理を示すタイムチャート。

【図２４】同実施例において、ＣＰＵ監視装置が不良を
検出したときのデータ処理を示すタイムチャート。

【図２５】本発明の第６の実施例を説明するためのＣＰ
Ｕ監視装置が不良を検出したときのデータ処理を示すタ
イムチャート。

【図２６】本発明の第７の実施例としてディジタル保護
継電装置の不良検出装置を示すブロック構成図。

【図２７】同実施例において、ＣＰＵ監視装置が不良を
検出したときのデータ処理を示すタイムチャート。

【図２８】従来のディジタル演算処理装置の構成例を示
すブロック図。

【図２９】従来の異なるディジタル演算処理装置の構成
例を示すブロック図。

【符号の説明】

１……演算処理部、２……データバス、３……記憶部、
４，４ａ，４ｂ……パリティ生成確認回路、５……パリ
ティ確認回路、６……パリティジェネレータチェッカＩ
Ｃ、７，７ｂ，７ａ……誤り検出訂正回路、８……誤り
検出回路、９……誤り検出訂正用ＩＣ、２１……中央演
算処理部、２２……中央演算処理部不良監視部、２３…
…伝送処理部、２６……パラレル／シリアル変換部、２
７……伝送インターフェース、、２８……伝送制御部、
２８ａ……発振回路、２８ｂ……カウンタ、２８ｃ……
ＲＯＭ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力情報が演算処理部により演算処理さ
   れたデータをデータバスを介して記憶部に伝送して記憶
   するようにしたディジタル演算処理装置の不良検出装置
   において、前記演算処理部とデータバスとの接続部に設
   けられ、前記記憶部へのデータ書込み時データにパリテ
   ィビットを付加して前記記憶部へ伝達し、前記記憶部か
   らのデータ読出し時前記データバスを介してデータと共
   に伝達されたパリティビットが正しいことを確認して前
   記演算処理部に取込む第１のパリティ生成確認手段と、
   前記記憶部とデータバスとの接続部に設けられ、前記記
   憶部へのデータ書込み時前記データバスを介して伝達さ
   れたデータおよびパリティビットのパリティが正しいこ
   とを確認して前記記憶部に書込み、データ読出し時パリ
   ティが正しいことを確認して前記データバスに出力する
   パリティ確認手段、またはデータ書込み時パリティ不良
   が確認されると正しいパリティビットを再付加して前記
   記憶部に書込み、読出し時パリティ不良が確認されると
   正しいパリティビットを再付加して前記データバスに出
   力する第２のパリティ生成確認手段と、前記第１のパリ
   ティ生成確認手段およびパリティ確認手段、または第２
   のパリティ生成確認手段によるパリティ不良の有無を条
   件に前記ディジタル演算処理装置の不良部位を判定する
   不良部位判定手段とを備えたことを特徴とするディジタ
   ル演算処理装置の不良検出装置。
2. 【請求項２】 入力情報が演算処理部により演算処理さ
   れたデータをデータバスを介して記憶部に伝送して記憶
   するようにしたディジタル演算処理装置の不良検出装置
   において、前記演算処理部とデータバスとの接続部に設
   けられ、誤り訂正用ビットを付加する機能および誤りが
   検出されるとその誤りを訂正する機能を有し、且つ前記
   記憶部へのデータ書込み時データに誤り訂正用ビットを
   付加して前記記憶部へ伝達し、前記記憶部からのデータ
   読出し時前記データバスを介して伝達されたデータおよ
   び誤り訂正用ビットからデータに誤りがあるか否かを検
   出し誤りがあればそのデータを訂正して前記演算処理部
   に取込む第１の誤り検出訂正手段と、前記記憶部とデー
   タバスとの接続部に設けられ、前記記憶部へのデータ書
   込み時前記データバスを介して伝達されたデータおよび
   誤り訂正用ビットからデータに誤りがないことを確認し
   て前記記憶部に書込み、記憶部からのデータ読出し時誤
   り訂正用ビットからデータに誤りがないことを確認して
   前記データバスに出力する誤り検出手段、または第１の
   誤り検出訂正手段と同一機能を有し、前記記憶部へのデ
   ータ書込み時誤り訂正用ビットからデータの誤りが検出
   されると誤り訂正用ビットを再付加して前記記憶部に書
   込み、記憶部からの読出し時データに誤りがないことの
   確認とデータ誤りが検出されると誤り訂正用ビットを再
   付加して前記データバスに出力する第２の誤り検出訂正
   手段と、前記第１の誤り検出訂正手段および誤り検出手
   段、または第２の誤り検出訂正手段によるデータ誤り検
   出の有無を条件に前記ディジタル演算処理装置の不良部
   位を判定する不良部位判定手段とを備えたことを特徴と
   するディジタル演算処理装置の不良検出装置。
3. 【請求項３】 系統電気量が入力されると所定のリレー
   演算を行い、その結果を出力する中央演算処理部と、こ
   の中央演算処理部を常時監視して不良の有無を検出する
   中央演算処理部不良監視部と、前記中央演算処理部の不
   良時に備えた伝送フォーマットの伝送データが予め記憶
   された伝送制御部、前記中央演算処理部で演算処理され
   たデータをパラレネ信号からシリアル信号に変換するパ
   ラレル／シリアル変換部およびこのパラレル／シリアル
   変換部より出力されるシリアルデータを送信する伝送イ
   ンターフェースから構成され、前記中央演算処理部不良
   監視部より前記伝送制御部に不良検出信号が入力される
   と、前記パラレル／シリアル変換部の出力を阻止して前
   記伝送制御部に予め記憶してある伝送データを前記伝送
   インターフェースに入力して送信する機能を持たせた伝
   送処理部とを備えたことを特徴とするディジタル演算装
   置の不良検出装置。
4. 【請求項４】 系統電気量が入力されると所定のリレー
   演算を行い、その結果を出力する中央演算処理部と、こ
   の中央演算処理部を常時監視して不良の有無を検出する
   中央演算処理部不良監視部と、前記中央演算処理部の不
   良時に備えた伝送フォーマットの伝送データが予め記憶
   された伝送制御部、前記中央演算処理部で演算処理され
   たデータをパラレネ信号からシリアル信号に変換するパ
   ラレル／シリアル変換部およびこのパラレル／シリアル
   変換部より出力されるシリアルデータを送信する伝送イ
   ンターフェースから構成され、前記中央演算処理部不良
   監視部より前記伝送制御部に不良検出信号が入力される
   と、前記パラレル／シリアル変換部からの出力の特定ビ
   ットを前記伝送制御部に予め記憶してある伝送データに
   置換えて前記伝送インターフェースに入力して送信する
   機能を持たせた伝送処理部とを備えたことを特徴とする
   ディジタル演算装置の不良検出装置。