JPH06183058A - 画像形成装置 - Google Patents

Abstract

(57)【要約】 【構成】 画像ビットマップイメージデータ信号（ＶＤ
Ｏ１）を一時記憶手段６７に取り込み、取り込んだデー
タに補正ＲＯＭ手段６８に保持させてある輝度補正デー
タに従って比較手段６９、補正手段７０において補正を
施しながら、１ライン分の時間内に複数回の発光を行
い、その発光回数、組み合わせを制御することで、１ラ
インを形成する複数回の発光の時間を変化させる。 【効果】 １ライン分印字する時間内で複数回の発光を
行い、その発光回数、組み合わせを輝度補正データに従
って制御することでその発光時間を変化させ、少ない発
光分割数で多くの種類の発光時間の設定が可能となり、
ＬＥＤ素子の光量のばらつきを細かく補正でき、品質の
高い印字を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ドットにより画像デー
タの印字を行うページプリンタ等の画像形成装置に関す
るものである。

【０００２】

【従来の技術】近年、コンピュータ等の出力機として感
光体を用いたページプリンタが使用されるようになって
きた。このページプリンタは電気信号を光信号に変換し
て感光体を露光する書き込みデバイスが必要であるが、
これまでは解像度、記録スピードに優れるレーザビーム
走査方式が多く用いられてきた。しかしながら、このレ
ーザビーム走査方式ではポリゴンミラー等を用いるため
その装置が大型となり、最近では、装置の小型化に有利
な発光ダイオード（以下、ＬＥＤと略称する。）素子を
１ラインのドットの数だけ１列に並べ、露光源として用
いられるようになってきた。

【０００３】以下、従来の画像形成装置についてその解
像度を３００ＤＰＩ（Dots Per Inch）として説明す
る。

【０００４】図１０は従来の画像形成装置の機構部の概
略構成図、図１１は従来の画像形成装置の機構部の要部
斜視図、図１２は従来の画像形成装置のＬＥＤ素子を制
御する信号のタイミング波形とＬＥＤ素子の発光の状態
図である。図１０、図１１において、１はモータ（図示
せず）により矢印Ａ方向に駆動される感光性ドラムで、
この感光性ドラム１は、有機光導電性材料の層でコーテ
ィングされた、金属シリンダで構成されており、印字中
は回転し続け、１ページ印字する毎に数回回転する。感
光性ドラム１は印字を行なう部分に画像を形成する前に
クリーニング部２で、クリーニングを行うことにより、
感光性ドラム１のドラム表面３に静電潜像を保持するた
めの前処理が施される。このクリーニングは、まずゴム
製のクリーニングブレード４により、前のサイクルで感
光性ドラム１に残存したトナーをこすり落とし、このこ
すり落とされたトナーは廃トナー入れ（図示せず）へ回
収される。次に、除電用ランプ５で感光性ドラム１の有
機光導電性材料の層に光を照射し、前のサイクルで残留
した感光性ドラム１の電荷を放電する。このクリーニン
グが施されたドラム表面３は、コロナ発生器６によって
生じるイオン化領域を感光性ドラム１の有機光導電性材
料の層が、感光性ドラム１が回転して通過することによ
り、負の電荷が、コロナ発生器６からドラム表面３に移
動し、約６００ボルトの負の電荷によって均一に帯電さ
れる。この負の電荷によって均一に帯電されたドラム表
面３に、ＬＥＤヘッド８のうちの画像に応じた位置のＬ
ＥＤ素子を発光させ焦点を合わせたＬＥＤ光７を照射す
ることにより、照射された領域の表面電位が放電し、静
電潜像が形成される。

【０００５】以上の動作を図１１、図１２によりさらに
詳細に説明する。ＬＥＤヘッド８はＬＥＤ光７を図１２
に示すようにデータとイネーブル信号の両方がアクティ
ブになることによって照射し、データかイネーブル信号
かのどちらかがインアクティブになることによって照射
を止める。図１１に示すようにＬＥＤアレイ２４からの
ＬＥＤ光７は、ロッドレンズアレイ９によりドラム表面
３に焦点が合わせられる。この焦点が合わせられたＬＥ
Ｄ光７がドラム表面３を照射するととともに、感光性ド
ラム１が矢印Ａ方向に回転することにより、ドラム表面
３に静電潜像が形成される。

【０００６】つまり、ＬＥＤ光７で露光されたドラム表
面３は放電により約１００ボルトの負電位になり、ＬＥ
Ｄ光７の照射により露光されなかったドラム表面３は、
約６００ボルトの負電位になっている。

【０００７】この、感光性ドラム１を回転させる主モー
タ（図示せず）の速度は、ＬＥＤ光７がドラム表面３を
照射する毎に３００分の１インチずつドラム表面３が移
動するよう同期がとられている。

【０００８】また、ＬＥＤアレイ２４は、ライン１０に
沿った方向に３００分の１インチ毎にＬＥＤ素子が配置
されている。その結果インチ当りのドットの数（ＤＰ
Ｉ）が３００ドットの解像度の画像形成装置を構成して
いる。

【０００９】図１０の現像部１１では、ドラム表面３に
形成された静電潜像に、現像剤であるトナー粒子１２を
付着させる。このトナー粒子１２は、鉄の粒子と結合し
た黒い合成樹脂からなる粉末状の物質で、トナー粒子１
２を構成する鉄の粒子が永久磁石を有する金属の回転シ
リンダ１３によってトナー粒子１２を構成する合成樹脂
とともに吸引される。トナー粒子１２を構成する合成樹
脂は、負の直流電源（図示せず）に接続された回転シリ
ンダ１３にこすりつけられることによって、負の表面電
荷を得る。このトナー粒子１２が得た静電荷は、トナー
粒子１２が、ＬＥＤ光７により露光されたドラム表面３
の領域には付着するが、露光されなかった領域からは反
発するような静電荷である。

【００１０】転写部１４では、ドラム表面３上に形成さ
れたトナー像をプリント紙１５に転写する。このとき、
プリント紙１５はドラム表面３の速度と同じ速度で搬送
されドラム表面３に接触し、コロナアセンブリ１６によ
りプリント紙１５の感光性ドラム１とは反対の方から正
の電荷を与え、ドラム表面３から負に帯電したトナー粒
子１２を引き離しプリント紙１５へ付着させる。静電荷
除去器１７は負の電荷を有するドラム表面３と正の電荷
を有するプリント紙１５との間の吸引力を弱めて、プリ
ント紙１５が感光性ドラム１に巻き付くのを防止するた
めのものである。トナー粒子１２が付着したプリント紙
１５は転写部１４から定着部１８に搬送されるととも
に、感光性ドラム１は回転してクリーニング部２によ
り、次の静電潜像を保持するための前処理が施される。

【００１１】定着部１８では、熱と圧力によってトナー
粒子１２が融解してプリント紙１５に押し付けられ、プ
リント紙１５へトナー像が定着される。この定着部１８
は、高輝度ランプ１９によって内部加熱される非粘着性
の加熱ローラ（融着ローラ）２０と、加熱ローラ２０に
接して設けられこの加熱ローラ２０により押圧するとわ
ずかに縮み、加熱ローラ２０との接触面積が広くなる軟
らかい部材で構成された加圧ローラ２１とからなり、加
熱ローラ２０と加圧ローラ２１との間を、プリント紙１
５がトナー粒子１２の付着した面を加熱ローラ２０側に
して通過するよう構成されている。この加熱ローラ２０
と加圧ローラ２１との間をプリント紙１５が通過すると
き、プリント紙１５に付着したトナー粒子１２が融解し
て紙の繊維に押し込まれる。

【００１２】図１１に示すコントローラ部２２は、中央
演算処理装置（以下、ＣＰＵと略称する。）や、文字フ
ォントのドットパターンすなわちビットマップパターン
データが記憶されている読み出し専用メモリ（以下、Ｒ
ＯＭと略称する。）や、追加されるビットマップパター
ンデータが記憶されているＲＯＭカートリッジや、パー
ソナルコンピュータ等の外部デバイスから入力されるコ
ード化された画像データ等を記憶する読み出し、書き込
み可能なメモリ（以下、ＤＲＡＭと略称する。）や、プ
リンタエンジンを制御する制御手段等で構成され、外部
デバイス等から送られてくる印字データを画像ビットマ
ップイメージデータに変換し、シリアルでＬＥＤ制御部
２３へ出力する。ＬＥＤ制御部２３ではコントローラ部
２２より送られてきた画像ビットマップイメージデータ
によりＬＥＤアレイ２４を構成するＬＥＤ素子を発光さ
せドラム表面３を露光する。

【００１３】図１３は図１１に示す従来の画像形成装置
のコントローラ部２２のブロック図である。図１３にお
いて、２５は１６ビットのＣＰＵでコントローラ部２２
の動作を制御している。２６はＲＯＭコントローラで、
プログラムＲＯＭ２７が記憶しているＣＰＵ２５が実行
すべきプログラムデータ、フォントＲＯＭ２８が記憶し
ている文字フォントのビットマップパターンデータ、フ
ォントカード２９およびフォントカード３０が記憶して
いるオプションの文字フォントのビットマップパターン
データを、ＣＰＵ２５からのアドレス情報に従いデータ
バス３１を介して入力し、主データバス３２に出力す
る。このフォントカード２９およびフォントカード３０
はコネクタイン式のＲＯＭカード形式になっている。３
３はコントロールパネル（図示せず）等を含む、画像プ
リント処理に関わるシステムを構成するプリンタエンジ
ン部である。３４はエンジンコントローラで、ＣＰＵ２
５からのアドレス情報、およびデータに従ったプリンタ
エンジン部３３の制御、プリンタエンジン部３３からの
データ読み込みをエンジンインターフェース３５を介し
て行うとともに、外部デバイス３６からのコード化され
た画像データがパラレルインターフェース３７を介して
入力される。さらにエンジンコントローラ３４は、プリ
ンタエンジン部３３のコントロールパネルからの、プリ
ントステイタス、ページカウント等の情報を記憶するた
めに設けられているエレクトリック イレーサブル プ
ログラマブル ＲＯＭ（以下、ＥＥＰＲＯＭと略称す
る。）３８に対して、ＣＰＵ２５からのアドレス情報に
従って、情報の読みだし書き込みを行う。３９は外部デ
バイス３６から入力されるコード化された画像データ、
文字フォントのビットマップパターンデータ、およびそ
の他のデータを記憶する随時読み出し書き込みが可能な
ＤＲＡＭ、４０はＤＲＡＭ３９に対して、データの読み
出し書き込みに必要なＤＲＡＭアドレス情報、およびタ
イミング信号を、ＣＰＵ２５からのアドレス情報に従い
発生し、ＤＲＡＭ３９へデータアクセスを行うととも
に、主データバス３２の調停、およびＤＲＡＭ３９のデ
ータリフレッシュを行うＤＲＡＭコントローラである。
さらにＤＲＡＭコントローラ４０は、ＤＲＡＭ３９に記
憶された画像データをパラレル・シリアル変換し、クロ
ック発生器４１からのクロック信号（ＣＫＩＮ）をＬＥ
Ｄ制御部２３が分周したビデオデータ同期信号（ＶＣＬ
Ｋ）に同期して、ＬＥＤ制御部２３へ画像ビットマップ
イメージデータ信号（ＶＤＯ１）として出力する。ま
た、ＤＲＡＭコントローラ４０は、外部デバイス３６ま
たはプリンタエンジン部３３のコントロールパネルの情
報に従って、画像を重ね合わせたりオフセットさせるた
めに、画像データをシフトさせる機能を持つ。なお、Ｄ
ＲＡＭ３９のメモリエリアは、拡張ＤＲＡＭ４２、拡張
ＤＲＡＭ４３により拡張することができる。

【００１４】ここで、ＬＥＤ制御部２３はビデオデータ
同期信号（ＶＣＬＫ）に同期して図１０に示すＬＥＤヘ
ッド８にシリアルでデータを出力すると共にドラム表面
３が３００分の１インチ移動する間に１ライン分のドッ
トを発光するようにタイミングを管理しながらイネーブ
ル信号を出力する。

【００１５】図１４に従来の画像形成装置のＬＥＤ素子
の輝度補正を行う場合のＬＥＤアレイ２４の構成図を示
す。図１４において４４はＬＥＤ制御部２３からシリア
ルの状態で出力される画像ビットマップイメージデータ
信号（ＶＤＯ１）をビデオデータ同期信号（ＶＣＬＫ）
に同期しながら順次シフトしてパラレルの状態に変換す
るシリアル・パラレル変換部、４５はシリアル・パラレ
ル変換部４４においてパラレルの状態に変換された画像
ビットマップイメージデータ信号（ＶＤＯ１）を保持す
るラッチ部、４６はラッチ部４５に保持されている画像
ビットマップイメージデータ信号（ＶＤＯ１）に対応し
た位置のＬＥＤ素子４７〜５５を発光させるドライバで
ある。このＬＥＤ素子４７〜５５の輝度は、ＬＥＤ素子
４７〜５５の特性が異なるためばらつきが生じる。この
ばらつきは、一般に文字や図形を印字する場合には±２
０％程度の輝度のばらつきが存在しても印字上問題にな
らないが、ハーフトーンなどを印字する場合には±５％
程度以内のばらつきの品質が要求される。

【００１６】５６〜６４は輝度のばらつきを補正するた
めのトリミング抵抗で、ＬＥＤ素子４７〜５５の製造時
に各ＬＥＤ素子４７〜５５の輝度を測定し、輝度の高い
ＬＥＤ素子に対応したトリミング抵抗は抵抗値を大きく
設定してＬＥＤ素子への通電電流を小さくすることで輝
度を低くし、逆に輝度の低いＬＥＤ素子に対応したトリ
ミング抵抗は抵抗値を小さく設定してＬＥＤ素子への通
電電流を大きくすることで輝度を高くするように補正を
行う。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来の構成ではＬＥＤ素子４７〜５５の製造時に個々のＬ
ＥＤ素子４７〜５５に対して調整を行うためＬＥＤ素子
４７〜５５のコストが高く、また装置に組み込んだ後に
最調整を行う場合、トリミング抵抗の抵抗値を変化させ
るため調整に時間がかかるという問題点を有していた。

【００１８】本発明は上記問題点を解決するもので、Ｌ
ＥＤ素子の輝度のばらつきによる光量のばらつきを外部
回路により補正するとともに、外部回路のコストの増大
を小さく抑えることを目的とする。

【００１９】

【課題を解決するための手段】この目的を達成するため
に本発明の画像形成装置は、感光体表面の移動方向に対
し垂直に並べられた複数の発光素子と、発光素子の各々
の輝度情報を記憶する記憶手段と、入力される画像情報
に記憶手段に記憶された輝度情報に従って補正を施し出
力する補正手段と、発光素子を発光させる時間の長さを
数種類備えて補正手段からの出力信号に従って発光時間
の種類を組み合せ、感光体表面を移動させながら発光素
子を複数回発光させることにより１ラインを形成するよ
う制御する制御手段とを備えた。

【００２０】

【作用】本発明は上記構成により、感光体表面が１ライ
ンの幅だけ移動する間に、数種類ある発光時間を組み合
せて発光素子を複数回発光させ発光素子の光量の補正を
行なうことができる。

【００２１】

【実施例】以下、本発明の一実施例における画像形成装
置について解像度を３００ＤＰＩ、１ライン当たりの発
光回数を５回として説明する。

【００２２】ここで画像形成装置の機構部、および画像
形成装置のコントローラ部については上記従来の構成と
同様であるので説明を省略する。

【００２３】図１は本発明の一実施例における画像形成
装置のＬＥＤ制御部およびＬＥＤアレイのブロック図で
ある。

【００２４】図１において６７はＤＲＡＭコントローラ
４０から出力されるシリアルの画像ビットマップイメー
ジデータ信号（ＶＤＯ１）を順次シフトしながら１ライ
ン分保持しておく一時記憶手段、６８はＬＥＤ素子７１
各々に対する輝度のばらつき情報である補正データを格
納した補正ＲＯＭ手段、６９は補正ＲＯＭ手段６８より
出力される補正データに従って補正の種類を示す信号を
出力する比較手段、７０は一時記憶手段６７から出力さ
れる画像ビットマップイメージデータ信号（ＶＤＯ２）
に比較手段６９から出力される補正の種類を示す信号に
従って補正を施して出力する補正手段、４４は補正手段
７０より出力されるシリアルの画像ビットマップイメー
ジデータ信号（ＶＤＯ３）を順次シフトしながら１ライ
ン分保持しておくシリアル・パラレル変換部、４５はシ
リアル・パラレル変換部４４に保持されている１ライン
分のデータをラッチして保持しておくラッチ部、７３は
クロック信号（ＣＫＩＮ）をカウントしながらＤＲＡＭ
コントローラ４０、一時記憶手段６７、補正ＲＯＭ手段
６８、比較手段６９、シリアル・パラレル変換部４４、
ラッチ部４５の動作タイミング、および発光のタイミン
グを制御するタイミング制御手段、４６はラッチ部４５
に保持されているデータによりタイミング制御手段７３
によってイネーブルされたタイミングでＬＥＤ素子７１
を発光させるドライバである。

【００２５】図２、図３および図４にタイミング制御手
段７３の回路の一部を示す。図２において７５，７６は
クロック信号（ＣＫＩＮ）を分周（ここでは１／２に分
周）しビデオデータ同期信号（ＶＣＬＫ）として出力す
るインバータおよびフリップフロップ、７７，７８は図
１０に示すドラム表面３が１ライン（３００分の１イン
チ）分移動する時間の５分の１（ドラム表面３が１５０
０分の１インチ移動する時間）の間カウントを行う１２
ｂｉｔカウンタを構成する８ｂｉｔカウンタおよび４ｂ
ｉｔカウンタ、７９〜８７は４入力ＡＮＤ、８８〜９１
は３入力ＡＮＤ、９２〜９７はフリップフロップ、９８
はインバータである。

【００２６】図３において１３４〜１３８はフリップフ
ロップ、１５５はインバータで、フリップフロップ１３
４〜１３８は信号線ＮＬＡを介して送られてくる信号が
１回入力される毎に信号線ＦＦ１〜ＦＦ５への出力が順
に”０”から”１”（２周目は”１”から”０”）に変
化する。この信号線ＦＦ１〜ＦＦ５からの信号を２入力
エクスクルーシブＯＲ１３９〜１４３およびインバータ
１４４〜１５２を通すことで例えば１回目の発光基準信
号（ＨＳＹＮＣＲ）と２回目の発光基準信号（ＨＳＹＮ
ＣＲ）の間”１”である信号が信号線ＥＮ１に出力され
る。同様に発光基準信号（ＨＳＹＮＣＲ）の２回目と３
回目の間は信号線ＥＮ２に、３回目と４回目の間は信号
線ＥＮ３に、４回目と５回目の間は信号線ＥＮ４に、５
回目と６回目の間は信号線ＥＮ５にそれぞれ出力され
る。１５３は２入力ＡＮＤで発光基準信号（ＨＳＹＮＣ
Ｒ）が５回入力される毎に１回の割合でラスタ基準信号
を出力する。１５４は信号線ＨＥＸ３３７の信号と同時
に”０”から”１”に変化する信号を信号線ＷＲＥＮに
出力するフリップフロップである。

【００２７】２０９は３入力ＡＮＤ、２１０，２１１は
フリップフロップ、２１２は３入力ＮＡＮＤ、２１３は
インバータで、２入力ＡＮＤ１５３の出力（ラスタ基準
信号）が”１”で、かつ信号線ＷＲＥＮが”１”（アク
ティブ）の期間、ビデオデータ同期信号（ＶＣＬＫ）１
周期当たり１回の割合で、ビデオデータ同期信号（ＶＣ
ＬＫ）１周期の１／４の幅のパルス信号を信号線ＮＷＲ
へ出力する。

【００２８】図４において９９，１００は図２に示すフ
リップフロップ９７から出力される発光基準信号（ＨＳ
ＹＮＣＲ）を起点としてカウントを開始する１２ｂｉｔ
カウンタを構成する８ｂｉｔカウンタおよび４ｂｉｔカ
ウンタ、１０１は８ｂｉｔカウンタ９９、４ｂｉｔカウ
ンタ１００のカウントを許可する信号を出力するフリッ
プフロップ、１０２〜１２０は所定の長さのカウント数
を取り出すための４入力ＡＮＤ、１２１は２入力ＯＲ、
１２２は３入力ＯＲ、１２３はインバータ、１２４，１
２５は２入力ＯＲ１２１および３入力ＯＲ１２２の出力
をビデオデータ同期信号（ＶＣＬＫ）の立ち下がりエッ
ジに同期させるフリップフロップ、１２６は３入力Ｏ
Ｒ、１２７はフリップフロップ１２４の出力したパルス
に同期して”０”から”１”に変化し、図２に示す信号
線ＨＥＸ２８３５の信号に同期して”１”から”０”に
変化する信号を出力するフリップフロップ、１２８はフ
リップフロップ１２５が出力したパルスに同期して”
０”から”１”に変化し、信号線ＨＥＸ２８３５の信号
に同期して”１”から”０”に変化するような信号を発
生するフリップフロップ、１２９は２入力ＯＲ、１３０
はフリップフロップ１２７またはフリップフロップ１２
８の出力信号をビデオデータ同期信号（ＶＣＬＫ）の立
ち上がりエッジに同期させるフリップフロップである。

【００２９】以上のように構成されたタイミング制御手
段７３について以下その動作を説明する。

【００３０】まず、図２に示す４入力ＡＮＤ８１はビデ
オデータ同期信号（ＶＣＬＫ）をカウントする８ｂｉｔ
カウンタ７７と４ｂｉｔカウンタ７８とで構成される１
２ｂｉｔカウンタの出力のうち第１ｂｉｔ目が”１”、
第２ｂｉｔ目から第４ｂｉｔ目までの３ｂｉｔが”０”
を示した時に信号線Ａ１を介して３入力ＡＮＤ８８に１
が出力される。また４入力ＡＮＤ８２は８ｂｉｔカウン
タ７７と４ｂｉｔカウンタ７８とで構成される１２ｂｉ
ｔカウンタの出力のうち第５ｂｉｔ目から第８ｂｉｔ目
までの４ｂｉｔが”０”を示した時に信号線Ｂ０を介し
て３入力ＡＮＤ８８に１が出力される。同様に４入力Ａ
ＮＤ８５は８ｂｉｔカウンタ７７と４ｂｉｔカウンタ７
８とで構成される１２ｂｉｔカウンタの出力のうち上位
４ｂｉｔが”０”を示した時に信号線Ｃ０を介して３入
力ＡＮＤ８８に１が出力される。３入力ＡＮＤ８８から
出力される信号はノイズを防止するためにフリップフロ
ップ９３に入力され、インバータ９８を介して送られて
くるビデオデータ同期信号（ＶＣＬＫ）に同期して信号
線ＨＥＸ１へ出力される。同様にして４入力ＡＮＤ７９
〜８７、３入力ＡＮＤ８８〜９１およびフリップフロッ
プ９２〜９７により、信号線ＨＥＸ３３７、ＨＥＸ２８
３５、ＮＬＡへ信号が出力されるとともに、発光基準信
号（ＨＳＹＮＣＲ）が出力される。ここで信号線ＨＥＸ
３３７へ出力される信号は、幅がビデオデータ同期信号
（ＶＣＬＫ）１クロックと同じパルス信号なので、この
信号線ＨＥＸ３３７へ出力される信号を図３に示すフリ
ップフロップ１５４にクロックとして入力することで、
フリップフロップ１５４からは信号線ＨＥＸ３３７から
の信号と同時に”０”から”１”に変化する信号が信号
線ＷＲＥＮへ出力され、この信号は図１におけるＤＲＡ
Ｍコントローラ４０が一時記憶手段６７に対して画像ビ
ットマップイメージデータ信号（ＶＤＯ１）を出力する
タイミングとなっている。

【００３１】さらに、この信号線ＷＲＥＮの信号が”
１”（アクティブ）で、かつ２入力ＡＮＤ１５３の出力
（ラスタ基準信号）が”１”の期間、３入力ＡＮＤ２０
９、フリップフロップ２１０，２１１、３入力ＮＡＮＤ
２１２、インバータ２１３によりビデオデータ同期信号
（ＶＣＬＫ）１周期当たり１回の割合でビデオデータ同
期信号（ＶＣＬＫ）１周期の１／４の幅のパルス信号が
信号線ＮＷＲへ出力される。

【００３２】この信号線ＮＷＲへ出力される信号の立ち
上がりエッジに同期して図１に示す一時記憶手段６７は
ＤＲＡＭコントローラ４０が出力する画像ビットマップ
イメージデータ（ＶＤＯ１）を信号線ＡＤからの信号に
よって示される番地に保持する。

【００３３】また、信号線ＨＥＸ１へ出力される信号
は、幅がビデオデータ同期信号（ＶＣＬＫ）１クロック
分のパルス信号なので、この信号線ＨＥＸ１へ出力され
る信号を図４に示すイネーブル付きフリップフロップ１
２８にクロックとして入力することで、イネーブル付き
フリップフロップ１２８からは信号線ＨＥＸ１からの信
号と同時に０から１に変化する信号が出力される。

【００３４】次に、図３に示すフリップフロップ１３４
〜１３８およびインバータ１５５は信号線ＮＬＡからの
信号が１回入力される度に信号線ＦＦ１〜ＦＦ５に信号
を順次出力する。２入力エクスクルーシブＯＲ１３９に
は信号線ＦＦ１からの信号とインバータ１４４を介して
論理反転された信号線ＦＦ２からの信号とが入力され、
インバータ１４８によってこの２入力エクスクルーシブ
ＯＲ１３９からの出力が論理反転されることで信号線Ｎ
ＬＡからの信号が１回目から２回目までの間”１”とな
るような信号が信号線ＥＮ１に出力される。同様にして
信号線ＦＦ２と信号線ＦＦ３からの信号により信号線Ｅ
Ｎ２に、信号線ＦＦ３と信号線ＦＦ４からの信号により
信号線ＥＮ３に、信号線ＦＦ４と信号線ＦＦ５からの信
号により信号線ＥＮ４に、信号線ＦＦ５と信号線ＦＦ１
からの信号により信号線ＥＮ５にそれぞれインバータ１
４９〜１５２を介して信号が出力される。これらの信号
線ＥＮ１〜ＥＮ５へ出力される信号は１ラインを形成す
る５回の発光をそれぞれイネーブルにしており、これら
をイネーブルにしたりディスエーブルしたりすることで
光量を制御する。

【００３５】次に、図４に示す４入力ＡＮＤ１０２は８
ｂｉｔカウンタ９９と４ｂｉｔカウンタ１００で構成さ
れる１２ｂｉｔカウンタの出力のうち下位４ｂｉｔが”
９”を示した時に４入力ＡＮＤ１１６に１を出力する。
また４入力ＡＮＤ１０３は８ｂｉｔカウンタ９９と４ｂ
ｉｔカウンタ１００で構成される１２ｂｉｔカウンタの
出力のうち５ｂｉｔ目から８ｂｉｔ目までの４ｂｉｔ
が”Ｆ”を示した時に４入力ＡＮＤ１１６に１を出力す
る。同様に４入力ＡＮＤ１０４は８ｂｉｔカウンタ９９
と４ｂｉｔカウンタ１００で構成される１２ｂｉｔカウ
ンタの出力のうち上位４ｂｉｔが”９”を示した時に４
入力ＡＮＤ１１６に１を出力する。４入力ＡＮＤ１１６
は、４入力ＡＮＤ１０２〜１０４の出力が全て１になる
（８ｂｉｔカウンタ９９と４ｂｉｔカウンタ１００で構
成される１２ｂｉｔカウンタが２５５３をカウントす
る）と同時に信号線ＥＮ１からの信号が１になった時、
出力が１になり、２入力ＯＲ１２１を介してノイズを防
止するためのフリップフロップ１２４を通り、フリップ
フロップ１２７のクロックとして入力される。フリップ
フロップ１２７の出力は２入力ＯＲ１２９を介してフリ
ップフロップ１３０に入力され、ビデオデータ同期信号
（ＶＣＬＫ）に同期して０から１に変化し、信号線ＳＴ
Ｒへ出力される。この０から１に変化した信号線ＳＴＲ
の信号は信号線ＨＥＸ２８３５からの信号によってフリ
ップフロップ１３０がリセットされることにより、１か
ら０にリセットされる。同様にして４入力ＡＮＤ１０５
〜１０７の出力が全て１になる（８ｂｉｔカウンタ９９
と４ｂｉｔカウンタ１００で構成される１２ｂｉｔカウ
ンタが１７０７をカウントする）と同時に、信号線ＥＮ
２からの信号が１になった時、信号線ＳＴＲへの信号が
ビデオデータ同期信号（ＶＣＬＫ）に同期してフリップ
フロップ１３０から出力され、この出力は８ｂｉｔカウ
ンタ９９と４ｂｉｔカウンタ１００で構成される１２ｂ
ｉｔカウンタの出力が２８３５になるまで続く。

【００３６】信号線ＥＮ３〜ＥＮ５へ信号が出力されて
いる間は信号線ＨＥＸ１からの信号に同期してフリップ
フロップ１２８の出力が０から１に変化し、４入力ＡＮ
Ｄ１０８〜１１０または４入力ＡＮＤ１１１〜１１３ま
たは４入力ＡＮＤ１０８，１１４，１１５の出力が全て
１になった時（８ｂｉｔカウンタ９９と４ｂｉｔカウン
タ１００で構成される１２ｂｉｔカウンタが２８２０、
または２２５６、または５６４をカウントした時）、フ
リップフロップ１２５から出力される信号によってフリ
ップフロップ１２８がリセットされる。つまり信号線Ｅ
Ｎ３へ信号として１が出力されている時は、８ｂｉｔカ
ウンタ９９と４ｂｉｔカウンタ１００で構成される１２
ｂｉｔカウンタが１から２８２０カウントする間、信号
線ＥＮ４へ信号として１が出力されている時は、８ｂｉ
ｔカウンタ９９と４ｂｉｔカウンタ１００で構成される
１２ｂｉｔカウンタが１から２２５６カウントする間、
信号線ＥＮ５へ信号として１が出力されている時は、８
ｂｉｔカウンタ９９と４ｂｉｔカウンタ１００で構成さ
れる１２ｂｉｔカウンタが１から５６４カウントする
間、信号線ＳＴＲへフリップフロップ１３０より信号と
して１が出力される。

【００３７】この信号線ＳＴＲへ出力された信号は図１
に示すドライバ４６に入力され、データに従った位置の
ＬＥＤ素子７１を発光させる。

【００３８】次に、図２に示すフリップフロップ９６
は、１ライン分のデータが図１に示すシリアル・パラレ
ル変換部４４に入力し終ったタイミングで信号線ＮＬＡ
に信号を出力し、データをラッチ部４５にラッチさせ
る。図２に示すフリップフロップ９７は８ｂｉｔカウン
タ７７と４ｂｉｔカウンタ７８で構成される１２ｂｉｔ
カウンタが２８３８をカウントする毎に発光基準信号
（ＨＳＹＮＣＲ）を出力し、この発光基準信号（ＨＳＹ
ＮＣＲ）が１ライン分の時間を５等分する発光基準信号
となる。

【００３９】図５は図１に示すタイミング制御手段７３
の一部と一時記憶手段６７と補正ＲＯＭ手段６８の回路
図である。図５において１５６は図１に示す一時記憶手
段６７を構成する高速スタティックＲＡＭ（以下ＳＲＡ
Ｍと称する）、１５７は補正ＲＯＭ手段６８を構成する
リード オンリ メモリ（以下ＲＯＭと称する）、１５
８は発光基準信号（ＨＳＹＮＣＲ）を基準にビデオデー
タ同期信号（ＶＣＬＫ）をカウントし、ＳＲＡＭ１５
６、ＲＯＭ１５７にアドレスを出力する１２ｂｉｔカウ
ンタである。

【００４０】以下その動作を説明する。１２ｂｉｔカウ
ンタ１５８は１ラインを形成する５回の発光の各回の基
準である発光基準信号（ＨＳＹＮＣＲ）によってリセッ
トされてカウントを始め、ビデオデータ同期信号（ＶＣ
ＬＫ）１回につき１だけアドレスをインクリメントす
る。ＳＲＡＭ１５６は１２ｂｉｔカウンタ１５８より入
力されるアドレス情報に従って、格納していたデータを
Ｑよりシリアルで出力し、Ｄに入力されている画像ビッ
トマップイメージデータ信号（ＶＤＯ１）を新たに格納
する。同時にＲＯＭ１５７からは図１に示す各ＬＥＤ素
子７１に対応したアドレスに格納されている補正データ
を信号線Ｄ１〜Ｄ４へそれぞれ出力する。

【００４１】ここでＳＲＡＭ１５６に入力される信号線
ＮＷＲからの信号は１ラインを形成する５回の発光のう
ち５回目の発光のための画像情報を読み出す時にのみ入
力されるようタイミングが合わせられている。

【００４２】図６に図１に示す比較手段６９の回路図を
示す。図６において１５９〜１７３は４入力ＡＮＤで、
図５に示すＲＯＭ１５７から出力される信号線Ｄ１〜Ｄ
４からのデータをそれぞれ補正の種類を示す信号にデコ
ードして信号線ＨＳＤ０〜ＨＳＤ１４へ出力している。

【００４３】図７に図１に示す補正手段７０の回路図を
示す。図７において１７４，１７５〜１７８，１７９〜
１８４は図９に示すような１ラインを形成する５回の発
光のうち何回目の発光を行い、何回目の発光を中止する
かのデータを信号線ＥＤ０〜ＥＤ１２へ出力する４入力
ＯＲ，３入力ＯＲ，２入力ＯＲ、１８５〜１９９は信号
線ＥＤ０〜ＥＤ１２を介して送られてくるデータと、信
号線ＨＳＤ０〜ＨＳＤ１４を介して送られてくるデータ
との論理積をとり、条件が一致した場合に出力を０から
１に変化させる２入力ＡＮＤ、２００〜２０２，２０
３，２０４は２入力ＡＮＤ１８５〜１９９の出力のうち
少なくとも１つの出力が１になった場合に出力を１から
０に変化させる４入力ＯＲ，３入力ＯＲ，４入力ＮＯ
Ｒ、２０５は図５に示すＳＲＡＭ１５６から出力される
画像ビットマップイメージデータ（ＶＤＯ２）をビデオ
データ同期信号（ＶＣＬＫ）に同期させて出力するフリ
ップフロップ、２０６は４入力ＮＯＲ２０４からの出力
が１でフリップフロップ２０５からの出力が１の場合の
み１を出力する２入力ＡＮＤ、２０７は２入力ＡＮＤ２
０６からの出力をインバータ２０８を介して入力される
ビデオデータ同期信号（ＶＣＬＫ）に同期して出力する
フリップフロップである。

【００４４】１３１，１３２はフリップフロップ２０７
より出力されるデータをビデオデータ同期信号（ＶＣＬ
Ｋ）に同期させて画像ビットマップイメージデータ信号
（ＶＤＯ３）として出力するフリップフロップ、１３３
はインバータである。

【００４５】以上の構成により得られる１ドットの発光
のイメージを図８に、発光の組み合わせを図９に示す。

【００４６】本実施例では、発光の組み合わせは信号線
Ｄ１〜Ｄ４から出力される信号の組み合せの数だけ可能
なので、２⁴ ＝１６段階の補正ができる。そこで輝度の
ばらつきが±４３％あるＬＥＤヘッドの場合には、±４
３％の幅を１５等分して５．７％ずつの幅で補正が行わ
れるようにする。

【００４７】そのために、まず５つの異なる発光時間を
用意し、この発光時間の組み合せを予めＲＯＭ１５７に
格納しておき、信号線Ｄ１〜Ｄ４（００００〜１１１
１）により組み合せが行えるようにすることにより、光
量のばらつきを±５．７％以内に抑えることができ、光
量ムラの少ない印字を得ることが可能となる。

【００４８】具体的には、基準となるＬＥＤ素子の発光
時間を４３９５クロック分とすると、基準となるＬＥＤ
素子より輝度が４３％大きいＬＥＤ素子の発光時間が２
８２０クロック分、基準となるＬＥＤ素子より輝度が４
３％小さいＬＥＤ素子の発光時間が７０５０クロック分
となり、この２８２０クロック分から７０５０クロック
分までを１５等分すると２８２クロック分になる。そこ
で発光時間として図８に示すような２８２，１１２８，
２８２０，２２５６，５６４クロック分のものを用意し
ておき、図９に示すように組み合わせることにより信号
線Ｄ１〜Ｄ４の組み合せが［００００］のものから順に
２８２０，３１０２，３３８４，３６６６，３９４８，
４２３０，４５１２，４７９４，５０７６，５３５８，
５６４０，５９２２，６２０４，６４８６，６７６８，
７０５０クロック分の発光時間によるＬＥＤ素子の発光
を行うことができ、光量のばらつきを±５．７％以内に
抑えることが可能である。

【００４９】

【発明の効果】以上のように本発明の画像形成装置は、
感光体表面の移動方向に対し垂直に並べられた複数の発
光素子と、発光素子の各々の輝度情報を記憶する記憶手
段と、入力される画像情報に記憶手段に記憶された輝度
情報に従って補正を施し出力する補正手段と、発光素子
を発光させる時間の長さを数種類備えて補正手段からの
出力信号に従って発光時間の種類を組み合せ、感光体表
面を移動させながら発光素子を複数回発光させることに
より１ラインを形成するよう制御する制御手段とを備え
たことにより、感光体表面が１ラインの幅だけ移動する
間に、数種類ある発光時間を組み合せて発光素子を複数
回発光させ発光素子の光量の補正を行なうことができ、
発光素子の発光回数を増やすことなく数種類ある発光時
間を組み合せることにより発光素子の輝度のばらつきに
よる光量のばらつきを小さくすることができ、回路のコ
ストの増大を抑え、品質の高い印字を行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部およびＬＥＤアレイのブロック図

【図２】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成するタイミング制御手段の回路の一部を
示す図

【図３】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成するタイミング制御手段の回路の一部を
示す図

【図４】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成するタイミング制御手段の回路の一部を
示す図

【図５】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成するタイミング制御手段の一部と一時記
憶手段と補正ＲＯＭ手段の回路図

【図６】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成する比較手段の回路図

【図７】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成する補正手段の回路図

【図８】本発明の一実施例における画像形成装置の１ド
ットの発光のイメージを示す図

【図９】本発明の一実施例における画像形成装置の発光
の組み合わせを示す図

【図１０】従来の画像形成装置の機構部の概略構成図

【図１１】従来の画像形成装置の機構部の要部斜視図

【図１２】従来の画像形成装置のＬＥＤ素子を制御する
信号のタイミング波形とＬＥＤ素子の発光の状態図

【図１３】図１１に示す従来の画像形成装置のコントロ
ーラ部のブロック図

【図１４】従来の画像形成装置のＬＥＤ素子の輝度補正
を行う場合のＬＥＤアレイの構成図

【符号の説明】

３９ ＤＲＡＭ ４０ ＤＲＡＭコントローラ ４４ シリアル・パラレル変換部 ４５ ラッチ部 ４６ ドライバ ６７ 一時記憶手段 ６８ 補正ＲＯＭ手段 ６９ 比較手段 ７０ 補正手段 ７３ タイミング制御手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/23 １０３ Ａ 9186−5Ｃ // Ｇ０３Ｇ 15/04 １１６ (72)発明者 真島 裕治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】感光体と、この感光体表面を移動させる感
   光体駆動手段と、前記感光体表面の移動方向に対し垂直
   に並べられた複数の発光素子と、前記発光素子の各々の
   輝度情報を記憶する記憶手段と、入力される画像情報に
   前記記憶手段に記憶された輝度情報に従って補正を施し
   出力する補正手段と、前記発光素子を発光させる時間の
   長さを数種類備えて前記補正手段からの出力信号に従っ
   て前記発光時間の種類を組み合せ、前記感光体表面を前
   記感光体駆動手段により移動させながら前記発光素子を
   複数回発光させることにより１ラインを形成するよう制
   御する制御手段とを備えたことを特徴とする画像形成装
   置。