JPH07290759A - 画像形成装置 - Google Patents

Abstract

(57)【要約】 【目的】 少ない発光分割数で多くの種類の発光時間の
設定が可能となり、ＬＥＤ素子の発光量のばらつきを細
かく補正でき、品質の高い印字を行うことができる画像
形成装置を提供することを目的とする。 【構成】 画像データを一時記憶手段７４に取り込み、
取り込んだ補正ＲＯＭ手段６８に保持させてある補正デ
ータと画像データの状態によって比較手段７５、選択手
段７６、補正手段７７において補正を施しながら、１ラ
イン分の時間内に複数回の発光を行い、その発光回数、
組み合わせを制御することで、１ラインを形成する複数
回の発光の時間を変化させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ドットにより画像デー
タの印字を行うページプリンタ，複写機等の画像形成装
置に関するものである。

【０００２】

【従来の技術】近年、コンピュータ等の出力機としてペ
ージプリンタが使用されるようになってきた。このペー
ジプリンタには電気信号を光信号に変換して感光体を露
光する書き込みデバイスが必要であるが、これまでは解
像度，記録スピードに優れるレーザビーム走査方式が多
く用いられてきた。しかしながら、このレーザビーム走
査方式ではポリゴンミラー等を用いる構成上、装置が大
型となるため、最近では装置の小型化に有利な発光ダイ
オード（以下、ＬＥＤと略称する）素子を１ラインのド
ットの数だけ１列に並べ、露光源に使用されるようにな
ってきた。以下、従来の一般的な画像形成装置について
その解像度を３００ＤＰＩ（Ｄｏｔｓ Ｐｅｒ Ｉｎｃ
ｈ）として説明する。

【０００３】図２０は従来の画像形成装置の機構部の概
略構成図、図２１は同要部斜視図、図２２は従来の画像
形成装置のＬＥＤ素子を制御する信号のタイミング波形
とＬＥＤ素子の発光の状態図、図２３は従来の画像形成
装置のコントローラ部のブロック図である。図２０，図
２１において、１はモータ（図示せず）によりＡ方向に
駆動される感光性ドラムで、この感光性ドラム１は、有
機光導電性材料の層でコーティングされた金属シリンダ
で構成されており、印字中は回転し続け、１ページ印字
する毎に数回回転する。感光性ドラム１は印字を行う部
分に画像を形成する前に、クリーニング部２で物理的，
電気的に清浄化されることにより、感光性ドラム１のド
ラム表面３に静電潜像を保持するための前処理が施され
る。まず、物理的清浄化は、ゴム製のクリーニングブレ
ード４により、前のサイクルでドラムに残存したトナー
を感光性ドラム１からこすり落とすことにより行われ、
このこすり落とされたトナーは廃トナー入れ（図示せ
ず）へ回収される。次に静電的清浄化は、除電用ランプ
５で感光性ドラム１の有機光導電性材料の層に光を照射
し、感光性ドラム１に前のサイクルで残留した電荷を中
性化することにより行われる。

【０００４】次に、清浄化されたドラム表面３は、感光
性ドラム１が回転して、コロナ発生器６によって生じる
イオン化領域を感光性ドラム１の有機光導電性材料の層
が通過することにより、負の電荷がコロナ発生器６から
ドラム表面３に移動し、約６００ボルトの負の電荷によ
って均一に帯電される。この負の電荷によって均一に帯
電されたドラム表面３に、画像に応じた位置のＬＥＤヘ
ッド８のＬＥＤ素子を発光させ焦点を合わせたＬＥＤ光
７を照射することにより、照射された領域の表面電位を
放電させ、静電潜像が形成される。

【０００５】以上の動作を図２１，図２２によりさらに
詳細に説明する。ＬＥＤヘッド８はＬＥＤ光７を図２２
に示すようにデータとイネーブル信号両方がアクティブ
になることによって照射し、データかイネーブル信号ど
ちらかがインアクティブになることによって照射を止め
る。ＬＥＤアレイ９からのＬＥＤ光７は、ロッドレンズ
アレイ１０でドラム表面３に焦点を合わせられる。ＬＥ
Ｄ光７がドラム表面３を照射するとともに、感光性ドラ
ム１が図２１のＡ方向に回転し、ドラム表面３に静電潜
像が形成される。

【０００６】つまり、ＬＥＤ光７で露光された部分は放
電により約１００ボルトの負電位になっており、ＬＥＤ
光７の照射により露光されなかったドラム表面３には、
約６００ボルトの負電位が存在している。ここで、感光
性ドラム１を回転させる主モータ（図示せず）の速度
は、ＬＥＤ光７がドラム表面３上に発光する度に３００
分の１インチずつドラム表面３が移動するよう同期がと
られている。またＬＥＤアレイ９は、図２１のライン１
１に沿った方向で３００分の１インチ毎にＬＥＤ素子が
配置されている。その結果インチ当りのドット数（ｄｐ
ｉ）が３００ドット×３００ドットの解像度の画像形成
装置を構成できる。

【０００７】図２０の現像部１２では、ドラム表面３に
形成された静電潜像に、現像剤であるトナー粒子１３を
付着させる。このトナー粒子１３は、鉄の粒子と結合し
た黒い合成樹脂からなる粉末状の物質で、トナー粒子１
３を構成する鉄の粒子が永久磁石を有する金属の回転シ
リンダ１４によってトナー粒子１３を構成する合成樹脂
とともに吸引される。トナー粒子１３を構成する合成樹
脂は、負の直流電源（図示せず）に接続された回転シリ
ンダ１４にこすりつけられることによって、負の表面電
荷を得る。このトナー粒子１３が得た静電荷は、トナー
粒子１３が、ＬＥＤ光７により露光されたドラム表面３
の領域には付着するが、露光されなかった領域からは反
発するような静電荷である。

【０００８】転写部１５では、ドラム表面３上に形成さ
れたトナー像が記録紙１６に転写される。この転写され
るとき、記録紙１６はドラム表面３の速度と同じ速度で
進行しドラム表面３に接触する。コロナアセンブリ１７
は、記録紙１６の感光性ドラム１側とは反対から正の電
荷を与え、ドラム表面３から負に帯電したトナー粒子１
３を引き離し記録紙１６へ付着させる。静電荷除去器１
８は負の電荷を有するドラム表面３と正の電荷を有する
記録紙１６との間の吸引力を弱めて、記録紙１６が感光
性ドラム１に巻き付くのを防止する。トナー粒子１３が
付着した記録紙１６は転写部１５から定着部１９に移動
し、感光性ドラム１は回転してクリーニング部２によ
り、次の静電潜像を保持するための前処理が施される。

【０００９】定着部１９では、熱と圧力によってトナー
粒子１３が融解して記録紙１６に押し付けられ、記録紙
１６へトナー像が定着される。この定着部１９は、高輝
度ランプ２０によって内部加熱される非粘着性の加熱ロ
ーラ（融着ローラ）２１と、加熱ローラ２１に接して設
けられこの加熱ローラ２１により押圧するとわずかに縮
み、加熱ローラ２１との接触面積が広くなる軟らかい部
材で構成された加圧ローラ２２とからなり、加熱ローラ
２１と加圧ローラ２２との間を、記録紙１６がトナー粒
子１３の付着した面を加熱ローラ２１側にして通過する
よう構成されている。この加熱ローラ２１と加圧ローラ
２２との間を記録紙１６が通過するとき、記録紙１６に
付着したトナー粒子１３が融解して紙の繊維に押し込ま
れる。

【００１０】図２１に示すコントローラ部２３は、中央
演算処理装置（以下、ＣＰＵと略称する）や、文字フォ
ントのドットパターンすなわちビットマップイメージデ
ータが記憶されている読み出し専用メモリ（以下、ＲＯ
Ｍと略称する）や、追加されるビットマップイメージデ
ータのデータが記憶されているＲＯＭカートリッジや，
パーソナルコンピュータ等の外部デバイスから入力され
るコード化画像データ等を記憶する読み出し，書き込み
可能なメモリ（以下、ＤＲＡＭと略称する）や、プリン
タエンジンを制御する制御手段等で構成され、外部デバ
イス等から送られてくる印字データを画像ビットマップ
イメージデータに変換し、さらにこの画像ビットマップ
イメージデータをＬＥＤ制御部２４を駆動する画像ドッ
ト信号に置き換えシリアルでＬＥＤ制御部２４へ出力す
る。ＬＥＤ制御部２４ではコントローラ部２３より送ら
れてきた画像ドット信号によりＬＥＤアレイ９を駆動し
てＬＥＤ素子を発光させドラム表面３を露光する。

【００１１】図２３は、図２１に示す従来の画像形成装
置のコントローラ部２３のブロック図である。図２３に
おいて、２５は１６ビットのＣＰＵでコントローラ部２
３の動作を制御している。２６はＲＯＭコントローラ
で、プログラムＲＯＭ２７が記憶しているＣＰＵ２５が
実行すべきプログラムデータ、フォントＲＯＭ２８が記
憶している文字フォントのビットマップイメージデー
タ、フォントカード２９、およびフォントカード３０が
記憶しているオプションの文字フォントのビットマップ
イメージデータを、ＣＰＵ２５からのアドレス情報に従
いデータバス３１を介して入力し、主データバス３２に
出力する。このフォントカード２９、および３０はコネ
クタイン式のＲＯＭカード形式になっている。３３はコ
ントロールパネル（図示せず）等を含む、画像プリント
処理に関わるシステムを構成するプリンタエンジン部で
ある。３４はエンジンコントローラで、エンジンインタ
ーフェース３５を介して、ＣＰＵ２５からのアドレス情
報、およびデータに従ったプリンタエンジン部３３の制
御、プリンタエンジン部３３からのデータ読み込みを行
うとともに、外部デバイス３６からのコード化された画
像データがパラレルインターフェース３７を介して入力
される。さらにエンジンコントローラ３４は、プリンタ
エンジン部３３のコントロールパネルからのプリントス
テイタス，ページカウント等の情報を記憶するために設
けられているエレクトリック イレーサブル プログラ
マブル ＲＯＭ（以下、ＥＥＰＲＯＭと略称する）３８
に対して、ＣＰＵ２５からのアドレス情報に従って、情
報の読み出し，書き込みを行う。３９は外部デバイス３
６から入力されるコード化された画像データ，文字フォ
ントのビットマップイメージデータ、およびその他のデ
ータを記憶する随時読み出し，書き込みが可能なＤＲＡ
Ｍ、４０はＤＲＡＭ３９に対して、データの読み出し，
書き込みに必要なＤＲＡＭアドレス情報、およびタイミ
ング信号を、ＣＰＵ２５からのアドレス情報に従い発生
し、ＤＲＡＭ３９へデータアクセスを行うとともに、主
データバス３２の調停、およびＤＲＡＭ３９のデータリ
フレッシュを行うＤＲＡＭコントローラである。さらに
ＤＲＡＭコントローラ４０は、ＤＲＡＭ３９に記憶され
た画像データをパラレル・シリアル変換し、クロック発
生器４１からのクロック信号（ＣＫＩＮ）をＬＥＤ制御
部２４が分周したビデオデータ同期信号（ＶＣＬＫ）に
同期して、ＬＥＤ制御部２４へ画像ビットマップイメー
ジデータ信号（ＶＤＯ１）として出力する。また、ＤＲ
ＡＭコントローラ４０は、外部デバイス３６またはプリ
ンタエンジン部３３のコントロールパネルの情報に従っ
て、画像を重ね合わせたりオフセットさせるために、画
像データをシフトさせる機能を持つ。なお、ＤＲＡＭ３
９のメモリエリアは、拡張ＤＲＡＭ４２，４３により拡
張することができる。また、ＬＥＤ制御部２４はビデオ
データ同期信号（ＶＣＬＫ）に同期して図２０に示すＬ
ＥＤヘッド８にシリアルでデータを出力すると共にドラ
ム表面３が３００分の１インチ移動する間に１ライン分
のドットを発光するようにタイミングを管理しながらイ
ネーブル信号を出力する。

【００１２】しかしながら、ＬＥＤアレイ９を構成する
ＬＥＤ素子の輝度はその各々のＬＥＤ素子の特性が異な
るためにばらつきを生じ、印字結果に輝度のばらつきが
濃度むらとして現れ、印字品質を低下させていた。この
ばらつきは一般に文字や図形を印字する場合には±２０
％程度の輝度のばらつきが存在しても印字上問題とはな
らないが、ハーフトーンなどを印字する場合には±５％
程度以内のばらつきの品質が要求される。このような問
題点を解決するために様々な補正技術が従来から考案さ
れている。ここで従来考案された光量の補正技術の一部
について説明する。

【００１３】まずＬＥＤアレイ９を構成するＬＥＤ素子
の輝度のばらつきをＬＥＤヘッド８内部で行う方法につ
いて説明する。図２４は従来の画像形成装置のＬＥＤヘ
ッド内部での理想的な光量補正を行う場合の回路図であ
る。図２４において４４はＬＥＤ制御部２４からシリア
ルの状態で出力されるビットマップイメージデータ信号
（ＶＤＯ１）をビデオデータ同期信号（ＶＣＬＫ）に同
期しながら順次シフトしてパラレルの状態に変換するシ
リアル・パラレル変換部、４５はシリアル・パラレル変
換部４４においてパラレルの状態に変換された画像ビッ
トマップイメージデータ信号（ＶＤＯ１）を保持するラ
ッチ部、４６はラッチ部４５に保持されている画像ビッ
トマップイメージデータに対応した位置のＬＥＤ素子４
７〜５５を発光させるドライバで、ＬＥＤ１個につき１
個のドライバが対応している。５６〜６４は輝度のばら
つきを補正するためのトリミング抵抗である。

【００１４】以上の構成によるＬＥＤヘッド８において
ＬＥＤ素子４７〜５５の輝度のばらつきを補正するため
に、ＬＥＤ素子４７〜５５の製造時に各ＬＥＤ素子４７
〜５５の輝度を測定し、輝度の高いＬＥＤ素子に対応し
たトリミング抵抗は抵抗値を大きく設定してＬＥＤ素子
４７〜５５への通電電流を小さくすることで輝度を低く
し、逆に輝度の低いＬＥＤ素子４７〜５５に対応したト
リミング抵抗は抵抗値を小さく設定してＬＥＤ素子４７
〜５５への通電電流を大きくすることで輝度を高くする
ように補正を行う。

【００１５】次に、ＬＥＤアレイ９を構成するＬＥＤ素
子の輝度のばらつきを外部回路による制御で補正する方
法について説明する。図２５は従来の画像形成装置のＬ
ＥＤ制御部のブロック図である。図２５において、６７
はＤＲＡＭコントローラ４０から出力されるシリアルの
画像ビットマップイメージデータ信号（ＶＤＯ１）を順
次シフトしながら１ライン分保持しておく一時記憶手
段、６８はＬＥＤ素子７１各々に対する輝度のばらつき
情報である補正データを格納した補正ＲＯＭ手段、６９
は補正ＲＯＭ手段６８より出力される補正データに従っ
て補正の種類を示す信号を出力する比較手段、７０は一
時記憶手段６７から出力される画像ビットマップイメー
ジデータ信号（ＶＤＯ２）に比較手段６９から出力され
る補正の種類を示す信号に従って補正を施して出力する
補正手段、４４は補正手段７０より出力されるシリアル
の画像ビットマップイメージデータ信号（ＶＤＯ３）を
順次シフトしながら１ライン分保持しておくシリアル・
パラレル変換部、４５はシリアル・パラレル変換部４４
に保持されている１ライン分のデータをラッチして保持
しておくラッチ部、７３はクロック信号（ＣＫＩＮ）を
カウントしながらＤＲＡＭコントローラ４０，一時記憶
手段６７，補正ＲＯＭ手段６８，比較手段６９，シリア
ル・パラレル変換部４４，ラッチ部４５の動作タイミン
グ、及び発光のタイミングを制御するタイミング制御手
段、４６はラッチ部４５に保持されているデータのなか
でタイミング制御手段７３によってイネーブルされたタ
イミングでＬＥＤ素子７１を発光させるドライバであ
る。

【００１６】以上のように構成された画像形成装置にお
いてＬＥＤ素子７１の輝度のばらつきを補正するため
に、従来は１ドットを形成するのに異なる時間で複数回
の発光を行い、その発光時間を制御することで感光体上
に与えるエネルギー量を一定にすることで光量を補正し
ようとしていた。

【００１７】

【発明が解決しようとする課題】しかしながら、上記し
た従来の技術のＬＥＤヘッド内部での補正方式において
は実際にはＬＥＤ素子１個毎にトリミング抵抗の調整を
行っていては製造の時間が大幅に増大したり、コストも
大幅に上昇するため、複数個（通常数十個）毎に１個の
トリミング抵抗の調整を行う程度にとどまっている。

【００１８】また、上記した従来の技術の外部回路によ
る補正方式においてはＬＥＤヘッド内部のドライバの性
能により、データの転送速度が制限されるため、１ドッ
トを形成する発光回数が制限され、十分な補正が行われ
ないという事態を招き、その結果、印字させた際に濃度
むらが発生し、印字品質の低下を招いていた。

【００１９】本発明は上記の課題を解決するもので、Ｌ
ＥＤ素子の輝度のばらつきによる光量のばらつきを外部
回路により十分な補正を施すとともに外部回路のコスト
の増大を小さく抑えることができる画像形成装置を提供
することを目的とする。

【００２０】

【課題を解決するための手段】この目的を達成するため
に本発明の画像形成装置は、感光体表面の移動方向に対
し垂直に並べられた複数の発光素子と、これらの発光素
子各々の輝度情報を記憶した記憶手段と、入力される画
像情報を一時的に蓄えておく一時記憶手段と、入力され
る画像情報に記憶手段に記憶された輝度情報に従って補
正を施し出力する補正手段と、発光素子の発光時間の長
さを複数種類備えて補正手段からの出力信号に従って発
光時間の種類を組み合わせる比較手段と、発光時間の組
み合わせを複数種類備えて、入力される画像情報に応じ
て発光時間の組み合わせを選択する選択手段と、感光体
表面を感光体駆動手段により移動させながら発光素子を
複数回発光させることにより１ラインを形成するよう制
御する制御手段とを構成したものである。

【００２１】

【作用】本発明は上記した構成により、感光体表面が１
ラインの幅だけ移動する間に、複数種類ある発光時間を
組み合わせて発光素子を複数回発光させ発光素子の光量
の補正を行い、更に画像ビットマップイメージデータの
状態によって複数種類ある発光時間の組み合わせを切り
換えることで印字した際の印字品質の劣化を防止する。

【００２２】

【実施例】以下、本発明の一実施例における画像形成装
置について図面を参照しながら説明する。なお本実施例
では、解像度を３００ＤＰＩ、１ドットを形成する発光
回数の上限を４回として説明する。なお画像形成装置の
機構部、および画像形成装置のＬＥＤ制御部以外のコン
トローラ部については上記従来の構成と同様であるので
説明を省略する。

【００２３】図１は本発明の一実施例における画像形成
装置のＬＥＤ制御部及びＬＥＤヘッドのブロック図であ
る。ここで、一時記憶手段と比較手段と選択手段と、補
正手段以外については上記従来の技術に示す構成と同様
であるので説明を省略する。図１において、７４はＤＲ
ＡＭコントローラ４０から出力されるシリアルの画像ビ
ットマップイメージデータ信号（ＶＤＯ１）を順次シフ
トしながら３ライン分保持しておく一時記憶手段、７５
は補正ＲＯＭ手段６８より出力される補正データに従っ
て補正の種類を示す信号を出力する比較手段、７６は一
時記憶手段７４から出力される画像ビットマップイメー
ジデータ信号（ＶＤＯ２）の状態により判断して補正の
組み合わせを示す信号を出力する選択手段、７７は選択
手段７６から出力される画像ビットマップイメージデー
タ信号（ＤＯＵＴ２）に選択手段７６から出力される補
正の種類を示す信号と選択手段７６から出力される補正
の組み合わせを示す信号（ＯＤＤ，ＳＥＬ）とに従っ
て、補正を施して出力する補正手段である。

【００２４】図２は本発明の一実施例における画像形成
装置のＬＥＤ制御部を構成するタイミング制御手段の一
部の詳細な回路図、図３は図２のＡ部分の拡大ブロック
図、図４および図５は同画像形成装置のＬＥＤ制御部を
構成するタイミング制御手段の一部の詳細な回路図、図
６は図５のＢ部分の拡大ブロック図、図７は図５のＣ部
分の拡大ブロック図である。図２および図３において７
８，７９はクロック信号（ＣＫＩＮ）を分周（ここでは
１／２に分周）しビデオデータ同期信号（ＶＣＬＫ）と
して出力するインバータおよびフリップフロップ、８
０，８１は図２０に示すドラム表面３が１ライン（３０
０分の１インチ）分移動する時間の４分の１（ドラム表
面が１２００分の１移動する時間）の間カウントを行う
１２ｂｉｔカウンタを構成する８ｂｉｔカウンタ及び４
ｂｉｔカウンタ、８２〜８８は４入力ＡＮＤ、８９〜９
１は３入力ＡＮＤ、９２〜９６はフリップフロップ、９
７はインバータである。

【００２５】図４において９８〜１０１はフリップフロ
ップ、１０２はインバータで、フリップフロップ９８〜
１０１は信号線ＮＬＡを介して送られてくる信号が１回
入力される毎に信号線ＦＦ１〜ＦＦ４への出力が順に
“０”から“１”（２周目は“１”から“０”）に変化
する。この信号線ＦＦ１〜ＦＦ４からの信号を２入力エ
クスクルーシブＯＲ１０３〜１０６及びインバータ１０
７〜１１３を通すことで例えば１回目の発光基準信号
（ＨＳＹＮＣＲ）と２回目の発光基準信号（ＨＳＹＮＣ
Ｒ）の間“１”であるような信号が信号線ＥＮ１に出力
される。同様に発光基準信号（ＨＳＹＮＣＲ）の２回目
と３回目の間は信号線ＥＮ２に、３回目と４回目の間は
信号線ＥＮ３に、４回目と５回目の間は信号線ＥＮ４に
それぞれ出力される。１１４は２入力ＡＮＤで発光基準
信号（ＨＳＹＮＣＲ）が４回入力される毎に１回の割合
でラスタ基準信号を出力する。１１５は信号線ＨＥＸ０
０１の信号と同時に“０”から“１”に変化する信号を
信号線ＷＲＥＮに出力するフリップフロップである。

【００２６】１１６は３入力ＡＮＤ、１１７，１１８は
フリップフロップ、１１９は３入力ＮＡＮＤ、１２０は
インバータで、２入力ＡＮＤ１１４の出力（ラスタ基準
信号）が“０”で、かつ信号線ＷＲＥＮが“１”（アク
ティブ）の期間、ビデオデータ同期信号（ＶＣＬＫ）１
周期あたり１回の割合で、ビデオデータ同期信号（ＶＣ
ＬＫ）１周期の１／４の幅のパルス信号を信号線ＮＷＲ
へ出力する。

【００２７】図５，図６，図７において１２１〜１３
０、１３１〜１３４は所定の長さのカウント数を取り出
すための４入力ＡＮＤ及び３入力ＡＮＤ、１３５はイン
バータ、１３６〜１３９は３入力ＡＮＤ１３１〜１３４
の出力をビデオデータ同期信号（ＶＣＬＫ）の立ち下が
りエッジに同期させるフリップフロップ、図７において
１４０はフリップフロップ１３６の出力したパルスに同
期して“０”から“１”に変化し、図２に示す信号線Ｈ
ＥＸ２５００の信号に同期して“１”から“０”に変化
するような信号を出力するフリップフロップ、１４１は
フリップフロップ１３７の出力したパルスに同期して
“０”から“１”に変化し、図２に示す信号線ＨＥＸ２
５００の信号に同期して“１”から“０”に変化するよ
うな信号を出力するフリップフロップ、１４２はフリッ
プフロップ１３８の出力したパルスに同期して“０”か
ら“１”に変化し、図２に示す信号線ＨＥＸ２５００の
信号に同期して“１”から“０”に変化するような信号
を出力するフリップフロップ、１４３はフリップフロッ
プ１３９の出力したパルスに同期して“０”から“１”
に変化し、図２に示す信号線ＨＥＸ２５００の信号に同
期して“１”から“０”に変化するような信号を出力す
るフリップフロップ、１４４は４入力ＯＲ、１４５は４
入力ＯＲ１４４の出力信号をビデオデータ同期信号（Ｖ
ＣＬＫ）の立ち上がりエッジに同期させるフリップフロ
ップである。

【００２８】以上のように構成されたタイミング制御手
段７３について以下その動作を説明する。まず、図２に
示す４入力ＡＮＤ８４はビデオデータ同期信号（ＶＣＬ
Ｋ）をカウントする８ｂｉｔカウンタ８０と４ｂｉｔカ
ウンタ８１とで構成される１２ｂｉｔカウンタの出力の
うち第１ｂｉｔ目が“１”、第２ｂｉｔ目から第４ｂｉ
ｔ目までが“０”を示した時に信号線Ａ１を介して３入
力ＡＮＤ８９に１が出力される。また４入力ＡＮＤ８５
は８ｂｉｔカウンタ８０と４ｂｉｔカウンタ８１とで構
成される１２ｂｉｔカウンタの出力のうち第５ｂｉｔ目
から第８ｂｉｔ目までが“０”を示した時に信号線Ｂ０
を介して３入力ＡＮＤ８９に１が出力される。同様に４
入力ＡＮＤ８７は８ｂｉｔカウンタ８０と４ｂｉｔカウ
ンタ８１とで構成される１２ｂｉｔカウンタの出力のう
ち第９ｂｉｔ目から第１２ｂｉｔ目までが“０”を示し
た時に信号線Ｃ０を介して３入力ＡＮＤ８９に１が出力
される。３入力ＡＮＤ８９から出力される信号はノイズ
を防止するためにフリップフロップ９３に入力され、イ
ンバータ９７を介したビデオデータ同期信号（ＶＣＬ
Ｋ）に同期して信号線ＨＥＸ００１に出力される。同様
にして４入力ＡＮＤ８２〜８８、３入力ＡＮＤ８９〜９
１及びフリップフロップ９３〜９６によって、ＨＥＸ２
５００，ＮＬＡ，ＨＳＹＮＣＲを出力する。ここで信号
線ＨＥＸ００１に出力される信号は、幅がビデオデータ
同期信号（ＶＣＬＫ）１クロック分であるパルス信号な
ので、この信号線ＨＥＸ００１に出力される信号を図４
に示すフリップフロップ１１５にクロックとして入力す
ることで、フリップフロップ１１５からは信号線ＨＥＸ
００１からの信号と同時に“０”から“１”に変化する
信号が信号線ＷＲＥＮに出力され、この信号は図１にお
けるＤＲＡＭコントローラ４０が一時記憶手段７４に対
して画像ビットマップイメージデータ信号（ＶＤＯ１）
を出力するタイミングを示している。

【００２９】さらに、この信号線ＷＲＥＮの信号が
“１”（アクティブ）で、かつ２入力ＡＮＤ１１４の出
力（ラスタ基準信号）が“０”の期間において、３入力
ＡＮＤ１１６、フリップフロップ１１７，１１８、３入
力ＮＡＮＤ１１９、インバータ１２０によりビデオデー
タ同期信号（ＶＣＬＫ）１周期当たり１回の割合でビデ
オデータ同期信号（ＶＣＬＫ）１周期の１／４の時間幅
を持ったパルス信号が信号線ＮＷＲに出力する。

【００３０】この信号線ＮＷＲに出力される信号の立ち
上がりエッジに同期して図１に示す一時記憶手段７４は
ＤＲＡＭコントローラ４０が出力する画像ビットマップ
イメージデータ（ＶＤＯ１）を信号線ＡＤＲからの信号
によって示される番地に保持する。

【００３１】次に、フリップフロップ９８〜１０１およ
びインバータ１０２は信号線ＮＬＡからの信号が１回入
力される度にＦＦ１〜ＦＦ４に信号を順次出力する。２
入力エクスクルーシブＯＲ１０３には信号線ＦＦ１から
の信号とインバータ１０７を介して論理反転された信号
線ＦＦ２からの信号とが入力され、インバータ１１０に
よってこの２入力エクスクルーシブＯＲ１０３からの出
力が論理反転されることで信号線ＮＬＡからの信号が１
回目から２回目までの間“１”となるような信号が信号
線ＥＮ１に出力される。同様にして信号線ＦＦ２と信号
線ＦＦ３からの信号により信号線ＥＮ２に、信号線ＦＦ
３と信号線ＦＦ４からの信号により信号線ＥＮ３に、信
号線ＦＦ４と信号線ＦＦ１からの信号により信号線ＥＮ
４に、それぞれインバータ１１１〜１１３を介して出力
される。これらの信号線ＥＮ１〜ＥＮ４に出力される信
号は１ラインを形成する４回の発光をそれぞれイネーブ
ルにしており、これらをイネーブルにしたりディスエー
ブルしたりすることで光量を制御する。

【００３２】次に図６に示す４入力ＡＮＤ１２４は８ｂ
ｉｔカウンタ８０と４ｂｉｔカウンタ８１で構成される
１２ｂｉｔカウンタの出力のうち下位４ｂｉｔが１６進
数の“Ｆ”を示した時に３入力ＡＮＤ１３４に１を出力
する。また４入力ＡＮＤ１２７は８ｂｉｔカウンタ８０
と４ｂｉｔカウンタ８１で構成される１２ｂｉｔカウン
タの出力のうち５ｂｉｔ目から８ｂｉｔ目までの４ｂｉ
ｔが１６進数の“７”を示した時に３入力ＡＮＤ１３４
に１を出力する。同様に４入力ＡＮＤ１２８は８ｂｉｔ
カウンタ８０と４ｂｉｔカウンタ８１で構成される１２
ｂｉｔカウンタの出力のうち上位４ｂｉｔが１６進数の
“５”を示した時に３入力ＡＮＤ１３４に１を出力す
る。３入力ＡＮＤ１３４は、４入力ＡＮＤ１２４，１２
７，１２８の出力が全て１になる（８ｂｉｔカウンタ８
０と４ｂｉｔカウンタ８１で構成される１２ｂｉｔカウ
ンタの出力が１４０７をカウントする）と同時に、出力
が１になり、ノイズを防止するためのフリップフロップ
１３９を通し、信号線ＥＮ１からの信号が１になってい
る時フリップフロップ１４３のクロックとして入力され
る。フリップフロップ１４３の出力は４入力ＯＲ１４４
を介してフリップフロップ１４５に入力され、ビデオデ
ータ同期信号（ＶＣＬＫ）に同期して０から１に変化
し、信号線ＳＴＲに出力される。この０から１に変化し
た信号線ＳＴＲの信号は信号線ＨＥＸ２５００からの信
号によってフリップフロップ１４５がリセットされるこ
とにより、１から０にリセットされる。同様にして４入
力ＡＮＤ１２１，１２７，１３０の出力が全て１になる
（８ｂｉｔカウンタ８０と４ｂｉｔカウンタ８１で構成
される１２ｂｉｔカウンタが１９０５をカウントする）
と同時に、信号線ＥＮ２からの信号が１になっている
時、フリップフロップ１４０，４入力ＯＲ１４４を介し
て、信号線ＳＴＲへの信号がビデオデータ同期信号（Ｖ
ＣＬＫ）に同期してフリップフロップ１４５から出力さ
れ、この出力は８ｂｉｔカウンタ８０と４ｂｉｔカウン
タ８１で構成される１２ｂｉｔカウンタの出力が２５０
０になるまで続く。

【００３３】同様にして４入力ＡＮＤ１２２，１２５，
１３０の出力が全て１になる（８ｂｉｔカウンタ８０と
４ｂｉｔカウンタ８１で構成される１２ｂｉｔカウンタ
が１７９６をカウントする）と同時に、信号線ＥＮ３か
らの信号が１になっている時、フリップフロップ１４
１，４入力ＯＲ１４４を介して、信号線ＳＴＲへの信号
がビデオデータ同期信号（ＶＣＬＫ）に同期してフリッ
プフロップ１４５から出力され、この出力は８ｂｉｔカ
ウンタ８０と４ｂｉｔカウンタ８１で構成される１２ｂ
ｉｔカウンタの出力が２５００になるまで続く。

【００３４】また同様にして４入力ＡＮＤ１２３，１２
６，１２９の出力が全て１になる（８ｂｉｔカウンタ８
０と４ｂｉｔカウンタ８１で構成される１２ｂｉｔカウ
ンタが１６０８をカウントする）と同時に、信号線ＥＮ
４からの信号が１になっている時、フリップフロップ１
４２，４入力ＯＲ１４４を介して、信号線ＳＴＲへの信
号がビデオデータ同期信号（ＶＣＬＫ）に同期してフリ
ップフロップ１４５から出力され、この出力は８ｂｉｔ
カウンタ８０と４ｂｉｔカウンタ８１で構成される１２
ｂｉｔカウンタの出力が２５００になるまで続く。この
信号線ＳＴＲに出力された信号は図１に示すドライバに
入力され、データに従った位置のＬＥＤ素子７１を発光
させる。

【００３５】次に、図２に示すフリップフロップ９５
は、１ライン分のデータが図１に示すシリアル・パラレ
ル変換部４４に入力し終わったタイミングで信号線ＮＬ
Ａに信号を出力し、データをラッチ部４５にラッチさせ
る。図２に示すフリップフロップ９６は８ｂｉｔカウン
タ８０と４ｂｉｔカウンタ８１で構成される１２ｂｉｔ
カウンタが２５０２ロックをカウントする毎に発光基準
信号（ＨＳＹＮＣＲ）を出力し、この発光基準信号（Ｈ
ＳＹＮＣＲ）が１ライン分の時間を４等分する発光の基
準信号となる。

【００３６】図８は本発明の一実施例における画像形成
装置のＬＥＤ制御部を構成するタイミング制御手段の一
部と一時記憶手段と補正ＲＯＭ手段の詳細な回路図であ
る。図８において１４６は図１に示す一時記憶手段７４
を構成する高速スタティックＲＡＭ（以下ＳＲＡＭと称
する）、１４７は図１に示す一時記憶手段７４を構成す
るデータレジスタ、１４８は図１に示す補正ＲＯＭ手段
６８を構成するリード・オンリ・メモリ（以下ＲＯＭと
称する）、１４９は発光基準信号（ＨＳＹＮＣＲ）を基
準にビデオデータ同期信号（ＶＣＬＫ）をカウントし、
ＳＲＡＭ１４６，ＲＯＭ１４８にアドレスを出力する１
２ｂｉｔカウンタである。

【００３７】以下その動作を説明する。１２ｂｉｔカウ
ンタ１４９は１ラインを形成する４回の発光の各回の基
準である発光基準信号（ＨＳＹＮＣＲ）によってリセッ
トされてカウントを始め、ビデオデータ同期信号（ＶＣ
ＬＫ）１回につき１だけアドレスをインクリメントす
る。ＳＲＡＭ１４６は１２ｂｉｔカウンタ１４９より入
力されるアドレス情報に従って、格納していたデータを
Ｑ１〜Ｑ３よりデータレジスタ１４７に出力し、データ
レジスタ１４７からＤＩＮ１，ＤＩＮ２に入力されてい
る画像ビットマップイメージデータと、図１に示すＤＲ
ＡＭコントローラからＤＩＮ３に入力されている画像ビ
ットマップイメージデータ信号（ＶＤＯ１）を信号線Ｎ
ＷＲからの信号に従って、新たに格納する。同時にＲＯ
Ｍ１４８からは図１に示す各ＬＥＤ素子７１に対応した
アドレスに格納されている補正データを信号線Ｄ１〜Ｄ
４にそれぞれ出力する。

【００３８】ここでＳＲＡＭ１４６に入力される信号線
ＮＷＲからの信号は１ラインを形成する４回の発光のう
ち４回目の発光のための画像情報を読み出す時にのみ入
力されるようにタイミングを合わせてある。

【００３９】図９は本発明の一実施例における画像形成
装置のＬＥＤ制御部を構成する比較手段の詳細な回路図
である。図９において１５０〜１６５は４入力ＡＮＤ
で、図８に示すＲＯＭ１４８から出力される信号線Ｄ１
〜Ｄ４からのデータをそれぞれ補正の種類を示す信号に
デコードして信号線ＨＳＤ０〜ＨＳＤ１５に出力してい
る。図１０は本発明の一実施例における画像形成装置の
ＬＥＤ制御部を構成する選択手段の詳細な回路図であ
る。図１０において１６７はインバータ、１６８はフリ
ップフロップ、１６９，１７０は３入力ＡＮＤ、１７１
は２入力ＯＲである。以下その動作を説明する。インバ
ータ１６７とフリップフロップ１６８は図２３における
エンジンコントローラ３４が出力する記録紙（図示せ
ず）の先端同期信号（ＴＯＰ）を起点として、図４にお
ける２入力ＡＮＤ１１４の出力（ラスタ基準信号）が１
回入力される毎に出力を１と０に交互に変化させる。つ
まり、先端同期信号（ＴＯＰ）から数えて、奇数目のラ
スタを印刷する時はフリップフロップ１６８は信号線Ｏ
ＤＤに１を出力し、偶数目のラスタを印刷する時はフリ
ップフロップ１６８は信号線ＯＤＤに０を出力する。

【００４０】フリップフロップ１６８の出力が０（印刷
するラスタが偶数目のラスタ）で、図８に示すデータレ
ジスタ１４７から信号線ＤＯＵＴ１，ＤＯＵＴ２にて入
力される画像ビットマップイメージデータが両方１（副
走査方向にドットが２個連続して存在する）の時に、１
を出力し、逆にフリップフロップ１６８の出力が０（印
刷するラスタが奇数目のラスタ）で、図８に示すデータ
レジスタ１４７から信号線ＤＯＵＴ２，ＤＯＵＴ３にて
入力される画像ビットマップイメージデータが両方１
（副走査方向にドットが２個連続して存在する）の時、
１を出力し、２入力ＯＲ１７１を介して信号線ＳＥＬに
補正の組み合わせを示す信号が出力される。

【００４１】図１１は本発明の一実施例における画像形
成装置のＬＥＤ制御部を構成する補正手段の詳細な回路
図、図１２は図１１のＤ部分の拡大ブロック図、図１３
は図１１のＥ部分の拡大ブロック図、図１４は図１１の
Ｆ部分の拡大ブロック図、図１５は図１１のＧ部分の拡
大ブロック図、図１６は図１１のＨ部分の拡大ブロック
図である。また図１７は同画像形成装置による１ドット
の形成の様子のイメージを示した図、図１８および図１
９は同画像形成装置による発光の組み合わせを示した図
である。図１２〜図１６において１７２〜１７６、１７
７〜１７９は図１８，図１９に示されるような１ライン
を形成する４回の発光のうち何回目の発光を行い、何回
目の発光を中止するかのデータを信号線ＥＮ２４，ＥＮ
１４，ＥＮ２３，ＥＮ１３，ＥＮ１２，ＥＮ１２３，Ｅ
Ｎ１３４，ＥＮ１２４に出力する２入力ＯＲ，３入力Ｏ
Ｒ、１８０は信号線ＳＥＬを介して送られてくる信号が
０で、信号線ＯＤＤを介して送られてくる信号が０の
時、１を出力する２入力ＡＮＤ、１８１は信号線ＳＥＬ
を介して送られてくる信号が０で、信号線ＯＤＤを介し
て送られてくる信号が１の時、１を出力する２入力ＡＮ
Ｄ、１８２〜２２９は信号線ＥＮ１〜ＥＮ４，ＥＮ２
４，ＥＮ１４，ＥＮ２３，ＥＮ１３，ＥＮ１２，ＥＮ１
２３，ＥＮ１３４，ＥＮ１２４を介して送られてくる信
号と、信号線ＨＳＤ０〜ＨＳＤ１５を介して送られてく
る信号と、信号線ＳＥＬを介して送られてくる信号と、
２入力ＡＮＤ１８０，１８１の出力との論理積をとり、
条件が一致した場合に出力を０から１に変化させる３入
力ＡＮＤ、２３０〜２４５は３入力ＡＮＤ１８２〜２２
９の出力のうち少なくとも１つの出力が１になった場合
に出力を１から０に変化させる４入力ＯＲ，３入力ＮＯ
Ｒ、２４６は図８に示すデータレジスタ１４７から出力
される画像ビットマップイメージデータ（ＤＯＵＴ２）
をビデオデータ同期信号（ＶＣＬＫ）に同期させて出力
するフリップフロップ、２４７は３入力ＮＯＲ２４５か
らの出力が１でフリップフロップ２４６からの出力が１
の場合のみ１を出力する２入力ＡＮＤ、２４８は２入力
ＡＮＤ２４７からの出力をインバータ２４９を介して入
力されるビデオデータ同期信号（ＶＣＬＫ）に同期させ
て出力するフリップフロップである。

【００４２】２５０，２５１はフリップフロップ２４８
より出力されるデータをビデオデータ同期信号（ＶＣＬ
Ｋ）に同期させて画像ビットマップイメージデータ（Ｖ
ＤＯ３）として出力するフリップフロップ、２５２はイ
ンバータである。

【００４３】以上の構成により得られる１ドットの発光
のイメージを図１７に、副走査方向にドットが連続しな
い場合の発光の組み合わせを図１８に、副走査方向にド
ットが連続した場合の組み合わせを図１９に示す。

【００４４】本実施例では、発光の組み合わせは信号線
Ｄ１〜Ｄ４から出力される信号の組み合わせの数だけ可
能なので、２⁴ ＝１６段階の補正ができる。理想的には
輝度のばらつきが±３０％であるＬＥＤヘッドの場合に
は、±３０％の幅を１６等分して３．７５％ずつの幅で
補正が行われるようにする。

【００４５】そのために、まず４つの異なる発光時間を
用意し、この発光時間の組み合わせを予めＲＯＭ１４８
に格納しておき、信号線Ｄ１〜Ｄ４（００００〜１１１
１）により組み合わせが行えるようにすることにより、
光量のばらつきを３．７５％以内に抑えることができ、
光量むらの少ない印字を得ることができる。

【００４６】具体的には、副走査方向にドットが連続し
ていない場合、基準となるＬＥＤ素子の発光時間を１９
８２クロック分とすると、基準となるＬＥＤ素子より輝
度が３０％大きいＬＥＤ素子の発光時間が１２９９クロ
ック分、基準となるＬＥＤ素子より輝度が３０％小さい
ＬＥＤ素子の発光時間が２６８５クロック分となり、こ
の１２９９クロック分から２６８５クロック分までの間
を各ＬＥＤ素子のばらつきに応じて分割し、振り分け
る。そこで発光時間として図１７に示すような５９６，
７０３，８９１，１０９２クロック分のものを用意して
おき、図１８に示すように組み合わせることで信号線Ｄ
１〜Ｄ４の組み合わせが

〔００００〕のものから順に１
２９９，１５９３，１５９３，１６８７，１６８７，１
７９４，１７９４，１９８２，１９８２，１９８２，２
１８９，２１８９，２３９０，２３９０，２５７８，２
６８５クロック分の発光時間によるＬＥＤ素子の発光を
行うことができ、光量のばらつきを＋３．９１％、−
３．７４％まで抑えることが可能である。

【００４７】また副走査方向にドットが連続している場
合には、副走査方向にドットが連続していない場合と同
様に、発光時間として図１７に示すような５９６，７０
３，８９１，１０９２クロック分のものを用意してお
き、図１９に示すように組み合わせることで信号線Ｄ１
〜Ｄ４の組み合わせが

〔００００〕のものから順に３０
７４，３０９３，３１８７，３２８１，３４６９，３５
７６，３６７６，３７８３，３９６５，４０７８，４２
７８，４４７９，４６６７，４８７４，５１５７，５３
７０クロック分の発光時間によるＬＥＤ素子の発光を行
うことができ、光量のばらつきを＋０．９６％、−１．
３２％まで抑えることが可能である。

【００４８】

【発明の効果】以上のように本発明の画像形成装置は、
感光体表面の移動方向に対し垂直に並べられた複数の発
光素子と、これらの発光素子の輝度情報を記憶する記憶
手段と、入力される画像情報を一時的に蓄えておく一時
記憶手段と、入力される画像情報に記憶手段に記憶され
た輝度情報に従って補正を施して出力する補正手段と、
発光素子の発光時間の長さを複数種類備えて補正手段か
らの出力信号に従って発光時間の種類を組み合わせ、感
光体表面を移動させながら発光素子を複数回発光させる
ことにより１ラインを形成するよう制御する手段とを備
えたことにより、感光体表面が１ラインの幅分だけ移動
する間に、複数種類ある発光時間を組み合わせて発光素
子を複数回発光させ、発光素子の光量の補正を行うこと
ができ、発光素子の発光回数を増やすことなく複数種類
ある発光時間を組み合わせ、画像情報の状態に応じて複
数種類ある組み合わせを切り換えることにより、発光素
子の輝度のばらつきによる光量のばらつきを小さくする
ことができ、回路のコストの増大を抑え、品質の高い印
字を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部及びＬＥＤヘッドのブロック図

【図２】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成するタイミング制御手段の一部の詳細な
回路図

【図３】本発明の一実施例における画像形成装置の図２
のＡ部分の拡大ブロック図

【図４】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成するタイミング制御手段の一部の詳細な
回路図

【図５】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成するタイミング制御手段の一部の詳細な
回路図

【図６】本発明の一実施例における画像形成装置の図５
のＢ部分の拡大ブロック図

【図７】本発明の一実施例における画像形成装置の図５
のＣ部分の拡大ブロック図

【図８】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成するタイミング制御手段の一部と一時記
憶手段と補正ＲＯＭ手段の詳細な回路図

【図９】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部を構成する比較手段の詳細な回路図

【図１０】本発明の一実施例における画像形成装置のＬ
ＥＤ制御部を構成する選択手段の詳細な回路図

【図１１】本発明の一実施例における画像形成装置のＬ
ＥＤ制御部を構成する補正手段の詳細な回路図

【図１２】本発明の一実施例における画像形成装置の図
１１のＤ部分の拡大ブロック図

【図１３】本発明の一実施例における画像形成装置の図
１１のＥ部分の拡大ブロック図

【図１４】本発明の一実施例における画像形成装置の図
１１のＦ部分の拡大ブロック図

【図１５】本発明の一実施例における画像形成装置の図
１１のＧ部分の拡大ブロック図

【図１６】本発明の一実施例における画像形成装置の図
１１のＨ部分の拡大ブロック図

【図１７】本発明の一実施例における画像形成装置によ
る１ドットの形成の様子のイメージを示した図

【図１８】本発明の一実施例における画像形成装置によ
る発光の組み合わせを示した図

【図１９】本発明の一実施例における画像形成装置によ
る発光の組み合わせを示した図

【図２０】従来の画像形成装置の機構部の概略構成図

【図２１】従来の画像形成装置の機構部の要部斜視図

【図２２】従来の画像形成装置のＬＥＤ素子を制御する
信号のタイミング波形とＬＥＤ素子の発光の状態図

【図２３】従来の画像形成装置のコントローラ部のブロ
ック図

【図２４】従来の画像形成装置のＬＥＤヘッド内部での
理想的な光量補正を行う場合の回路図

【図２５】従来の画像形成装置のＬＥＤ制御部のブロッ
ク図

【符号の説明】

６８ 補正ＲＯＭ手段 ７１ ＬＥＤ素子 ７３ タイミング制御手段 ７４ 一時記憶手段 ７５ 比較手段 ７６ 選択手段 ７７ 補正手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】感光体と、この感光体表面を移動させる感
   光体駆動手段と、前記感光体表面の移動方向に対し垂直
   に並べられた複数の発光素子と、これらの発光素子各々
   の輝度情報を記憶した記憶手段と、入力される画像情報
   を一時的に蓄えておく一時記憶手段と、入力される画像
   情報に前記記憶手段に記憶された輝度情報に従って補正
   を施し出力する補正手段と、前記発光素子の発光時間の
   長さを複数種類備えて前記補正手段からの出力信号に従
   って前記発光時間の種類を組み合わせる比較手段と、前
   記発光時間の組み合わせを複数種類備えて、入力される
   画像情報に応じて前記発光時間の組み合わせを選択する
   選択手段と、前記感光体表面を前記感光体駆動手段によ
   り移動させながら前記発光素子を複数回発光させること
   により１ラインを形成するよう制御する制御手段とを備
   え、画像データの状態に応じて、複数の時間の組み合わ
   せを切り換えることを特徴とする画像形成装置。