JPH05260300A - 画像形成装置 - Google Patents

Abstract

(57)【要約】 【構成】 補整回路によって１ドット単位で補整された
画像データをシリアル−パラレル変換部１２８に取り込
み、取り込んだデータをタイミング制御回路１３１の発
生するタイミングに従って一時記憶部１２９に保持さ
せ、更に、通常１回の分割駆動で１ライン印字する時間
内に複数回走査して１ラインを形成し印字を行う。 【効果】 １ラインを印字する際、１ライン印字分の時
間内で複数回走査を行い印字をすることで、副走査方向
における解像度を疑似的に向上させて画像の補整を行う
ことができ、また補整の方法についてもパターンマッチ
ング手法に比べて、テンプレートパターンを用意してお
く必要がなく、テンプレートパターンと比較するマッチ
ングネットワーク手段の比較回路も不要となるととも
に、どのようなパターンに対しても確実な補整がなさ
れ、品質の高い印字を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、行方向及び、列方向の
直交マトリクスを構成する画像データを印字する電子写
真プリンタ等の画像形成装置に関するもので、特に画像
形成装置の露光手段の光源に発光ダイオード（ＬＥＤ）
を１ライン内にドットの数であるｎ個を１列に並べて固
定したＬＥＤアレイヘッドを使用した画像形成装置に関
するものである。

【０００２】

【従来の技術】近年、コンピュータ等の出力機として電
子写真プリンタが使用されるようになってきた。この電
子写真プリンタには電気信号を光信号に変換して感光体
を露光する書き込みデバイスが必要であるが、これまで
は解像度、記録スピードに優れるレーザビーム走査方式
が多く用いられていたが同方式ではその構成上装置が大
型となる欠点を有していた為、小型化に有利なＬＥＤア
レイヘッドを使用した電子写真プリンタが開発されてい
る。

【０００３】以下、画像形成装置についてＬＥＤプリン
タについて説明する。図２６は画像形成装置の機構部の
概略構成図、図２７は画像形成装置の機構部の要部斜視
図、図２８は画像形成装置の機構部の動作説明図であ
る。図２６、図２７において、１はモータ（図示せず）
により方向Ａに駆動される感光性ドラムで、この感光性
ドラム１は、有機光導電性材料の層でコーティングされ
た、金属シリンダで構成されており、印字中は回転し続
け、１ページ印字する毎に数回回転する。感光性ドラム
１は印字を行なう部分に画像を形成する前にクリーニン
グ部２で、物理的、電気的に清浄化されることにより、
感光性ドラム１のドラム表面３に静電潜像を保持するた
めの前処理が施される。まず、物理的清浄化は、ゴム製
のクリーニングブレード４により、前のサイクルでドラ
ムに残存したトナーを感光性ドラム１からこすり落とす
ことにより行なわれ、このこすり落とされたトナーは廃
トナー入れ（図示せず）へ回収される。静電的清浄化
は、除電用ランプ５で感光性ドラム１の有機光導電性材
料の層に光を照射し、感光性ドラム１に前のサイクルで
残留した電荷を中性化することにより行なわれる。次
に、清浄化されたドラム表面３は、感光性ドラム１が回
転して、コロナ発生器６によって生じるイオン化領域を
感光性ドラム１の有機光導電性材料の層が通過すること
により、負の電荷がコロナ発生器６からドラム表面３に
移動し、約６００ボルトの負の電荷によって均一に帯電
される。この負の電荷によって均一に帯電されたドラム
表面３に、画像に応じた位置のＬＥＤ素子を発光させ焦
点をあわせたＬＥＤ光７を照射することにより、照射さ
れた領域の表面電位を放電させ、静電潜像が形成され
る。

【０００４】以上の動作を図２８によりさらに詳細に説
明する。ＬＥＤアレイヘッド８はＬＥＤ光７を図２８に
示すようにデータとイネーブル信号両方がアクティブに
なる事によって発生し、データかイネーブル信号どちら
かがインアクティブになる事によって発生を止める。Ｌ
ＥＤアレイ２４によって発生したＬＥＤ光７は、ロッド
レンズアレイ９でドラム表面３に焦点を合わせられる。
ＬＥＤ光７がドラム表面３に焦点を合わせられると共
に、感光性ドラム１が図３０の矢印Ａ方向に回転し、ド
ラム表面３がラスタ像で覆われる。

【０００５】ここで、感光性ドラム１を回転させる主モ
ータ（図示せず）の速度は、ＬＥＤ光７がドラム表面３
上に発光する度に３００分の１インチずつドラム表面３
が移動するよう同期がとられ、ＬＥＤアレイヘッド８よ
り発生するＬＥＤ光７は、図２７のライン１０に沿った
方向で３００分の１インチ毎にＬＥＤの素子が配置され
ている。その結果インチ当りのドット数（ｄｐｉ）が３
００ドット×３００ドットの解像度が得られる。以下プ
リンタの解像度を３００ｄｐｉと想定して説明を進め
る。

【０００６】感光性ドラム１へのＬＥＤ光７の照射後、
ドラム表面３には不可視の静電潜像が形成される。つま
り、ＬＥＤ光７で露光された部分は放電により約１００
ボルトの負電位になっており、ＬＥＤ光７の照射により
露光されなかったドラム表面３には、約６００ボルトの
負電位が存在している。

【０００７】図２６の現像部１１では、ドラム表面３に
形成された静電潜像に、現像剤であるトナー粒子１２を
付着させる。このトナー粒子１２は、鉄の粒子と結合し
た黒い合成樹脂からなる粉末状の物質で、トナー粒子１
２を構成する鉄の粒子が永久磁石を有する金属の回転シ
リンダ１３によってトナー粒子１２を構成する合成樹脂
とともに吸引される。トナー粒子１２を構成する合成樹
脂は、負の直流電源（図示せず）に接続された回転シリ
ンダ１３にこすりつけられることによって、負の静電荷
を得る。このトナー粒子１２が得た静電荷は、トナー粒
子１２が、ＬＥＤ光７により露光されたドラム表面３の
領域には付着するが、露光されなかった領域からは反発
するような静電荷である。

【０００８】転写部１４では、ドラム表面３上に形成さ
れたトナー像がプリント紙１５に転写される。この転写
されるとき、プリント紙１５はドラム表面３の速度と同
じ速度で進行しドラム表面３に接触する。コロナアセン
ブリ１６は、プリント紙１５の感光性ドラム１側とは反
対から正の電荷を与え、ドラム表面３から負に帯電した
トナー粒子１２を引き離しプリント紙１５へ付着させ
る。静電荷除去器１７は負の電荷を有するドラム表面３
と正の電荷を有するプリント紙１５との間の吸引力を弱
めて、プリント紙１５が感光性ドラム１に巻き付くのを
防止する。トナー粒子１２が付着したプリント紙１５は
転写部１４から定着部１８に移動し、感光性ドラム１は
回転してクリーニング部２により、次の静電潜像を保持
するための前処理が施される。

【０００９】定着部１８では、熱と圧力によってトナー
粒子１２が融解してプリント紙１５に押し付けられ、プ
リント紙１５へトナー像が定着される。この定着部１８
は、高輝度ランプ１９によって内部加熱される非粘着性
の加熱ローラ（融着ローラ）２０と、加熱ローラ２０に
接して設けられこの加熱ローラ２０により押圧するとわ
ずかに縮み、加熱ローラ２０との接触面積が広くなる軟
らかい部材で構成された加圧ローラ２１とからなり、加
熱ローラ２０と加圧ローラ２１との間を、プリント紙１
５がトナー粒子１２の付着した面を加熱ローラ２０側に
して通過するよう構成されている。この加熱ローラ２０
と加圧ローラ２１との間をプリント紙１５が通過すると
き、プリント紙１５に付着したトナー粒子１２が融解し
て紙の繊維に押し込まれる。

【００１０】図２７に示すコントローラ部２２は、中央
演算処理装置（以下、ＣＰＵと略称する。）や、所望の
文字セットのドットパターンすなわちビットマップ像が
記憶されている読み出し専用メモリ（以下、ＲＯＭと略
称する。）や、追加されるビットマップ像のデータが記
憶されているＲＯＭカートリッジや、パーソナルコンピ
ュータ等の外部デバイスから入力されるコード化画像デ
ータ等を記憶する読み出し、書き込み可能なメモリ（以
下、ＤＲＡＭと略称する。）や、プリンタエンジンを制
御するブロック等で構成され、外部デバイス等から送ら
れてくる印字データを画像ビットマップイメージデータ
に変換し、さらにこの画像ビットマップイメージデータ
をＬＥＤ制御部２３を駆動する画像ドット信号に置き換
えシリアルでＬＥＤ制御部２３へ出力する。ＬＥＤ制御
部２３ではコントローラ部２２より送られてきた画像ド
ット信号によりＬＥＤアレイ２４を駆動してＬＥＤ素子
を発光させドラム表面３を露光する。

【００１１】図２９は、図２７における画像形成装置の
コントローラ部２２のブロック図である。図２９におい
て、２５は１６ビットから成る中央演算処理装置（以
下、ＣＰＵと略称する。）でコントローラ部２２の動作
を制御している。２６はＲＯＭコントローラで、プログ
ラムＲＯＭ２７が記憶しているＣＰＵ２５が実行すべき
プログラムデータ、フォントＲＯＭ２８が記憶している
文字フォントのビットマップパターンデータ、フォント
カード２９、およびフォントカード３０が記憶している
オプションの文字フォントのビットマップデータを、Ｃ
ＰＵ２５からのアドレス情報に従いデータバス３１を介
して入力し、主データバス３２に出力する。このフォン
トカード２９、および３０はコネクタイン式のＲＯＭカ
ード形式になっている。３３はコントロールパネル（図
示せず）等を含む、画像プリント処理に関わるシステム
を構成するプリンタエンジン部である。３４はエンジン
コントローラで、エンジンインターフェース３５を介し
て、ＣＰＵ２５からのアドレス情報、およびデータに従
ったプリンタエンジン部３３の制御、プリンタエンジン
部３３からのデータ読み込みを行うとともに、外部デバ
イス３６からのコード化画像データがパラレルインター
フェース３７を介して入力される。さらにエンジンコン
トローラ３４は、プリンタエンジン部３３のコントロー
ルパネルからの、プリントステイタス、ページカウント
等の情報を記憶するために設けられているエレクトリッ
ク・イレーサブル・プログラマブル・ＲＯＭ（以下、Ｅ
ＥＰＲＯＭと略称する。）３８に対して、ＣＰＵ２５か
らのアドレス情報に従って、情報の読みだし書き込みを
行う。３９は外部デバイス３６から入力されるコード化
画像データ、文字フォントのビットマップデータ、およ
びその他のデータを記憶する随時読み出し書き込みが可
能なＤＲＡＭ、４０はＤＲＡＭ３９に対して、データの
読み出し書き込みに必要なＤＲＡＭアドレス情報、およ
びタイミング信号を、ＣＰＵ２５からのアドレス情報に
従い発生し、ＤＲＡＭ３９へデータアクセスを行うとと
もに、主データバス３２の調停、およびＤＲＡＭ３９の
データリフレッシュを行うＤＲＡＭコントローラであ
る。さらにＤＲＡＭコントローラ４０は、ＤＲＡＭ３９
に記憶された画像データをパラレルシリアル変換し、ク
ロック発生器４１からのクロックをＬＥＤ制御部２３が
分周したビデオデータ同期信号（ＶＣＬＫ）に同期し
て、ＬＥＤ制御部２３へ画像ビットマップイメージデー
タとして出力する。また、ＤＲＡＭコントローラ４０
は、外部デバイス３６またはプリンタエンジン部３３の
コントロールパネルの情報に従って、画像を重ね合わせ
たりオフセットさせるために、画像データをシフトさせ
る機能を持つ。なお、ＤＲＡＭ３９のメモリエリアは、
拡張ＤＲＡＭ４２、４３により拡大することができる。

【００１２】ここで、ＬＥＤ制御部２３はＶＣＬＫに同
期してＬＥＤアレイヘッド８にシリアルでデータを出力
すると共にドラム表面３が３００分の１インチ移動する
間に１ライン分のドットを発光するようにタイミングを
管理しながらイネーブル信号を出力する。ここで１ライ
ン中にあるｎ個のＬＥＤ素子を１度に発光させると発光
に要する電流が大きくなり、装置の電源に要求される電
流容量が大きくなるため、通常ｎ個のＬＥＤ素子を複数
分割（少なくとも２分割）して発光させる事で１度の発
光に要する電流を小さく抑える方式が多くとられてい
る。ここでは分割数を４とし、１ラインのドット数を２
５６０個としてその詳細を説明する。

【００１３】図３０にＬＥＤ制御部２３の詳細なブロッ
ク図を示す。図２６において４４はＤＲＡＭコントロー
ラ４０により入力されるシリアルのデータをＶＣＬＫに
同期して順次シフトしながら１ライン分保持しておくシ
リアル−パラレル変換部、４５はシリアル−パラレル変
換部４４に保持されている１ライン分のデータをラッチ
して保持しておく一時記憶部、４６はＶＣＬＫをカウン
トしながらＤＲＡＭコントローラ４０、シリアル−パラ
レル変換部４４、一時記憶部４５、及び発光のタイミン
グを管理、発生、出力するタイミング制御回路、４７は
一時記憶部４５に保持されているデータのなかでタイミ
ング制御回路４６によってイネーブルされた部分のＬＥ
Ｄ素子を発光させる発光部である。

【００１４】図３１はシリアル−パラレル変換部４４、
一時記憶部４５、及び発光部４７の詳細な回路図であ
る。図３１において４８〜５０はＶＣＬＫに同期してシ
リアルで入力されるデータをパラレルの形に変換するシ
リアル‐パラレル変換部４４であるところのシフトレジ
スタ、５１〜５３はシフトレジスタ４８〜５０において
パラレル変換されたデータをＮＬＡ信号に同期して保持
する一時記憶部４５であるところの８ｂｉｔラッチ、５
４〜５６は８ｂｉｔラッチ５１〜５３に保持されている
データとタイミング制御回路４６より入力されるＳＴＲ
１〜４に従って、それぞれの信号に対応するＬＥＤ５７
〜８０のうちのいくつかのＬＥＤを点灯させるドライバ
である。

【００１５】図３２にタイミング制御回路４６の詳細な
回路図を示す。図３２において８１、８２はラスタ基準
信号を起点として１ライン分の時間（ドラム表面３が３
００分の１移動する時間）中カウントする８ｂｉｔカウ
ンタ及び４ｂｉｔカウンタ、８３〜９１は４入力ＡＮ
Ｄ、９２はインバータ、９３〜１０１は３入力ＡＮＤ、
１０２〜１１１はフリップフロップ、１１２〜１１９は
イネーブル付きフリップフロップ、１２０〜１２３は２
入力ＡＮＤ、１２４〜１２６は２入力ＯＲである。以上
のように構成されたタイミング制御回路４６について以
下その動作を説明する。

【００１６】４入力ＡＮＤ８３は分周回路（図示せず）
を通すことで原クロックであるＣＬＫＩを分周して発生
させた所望の周波数のクロック（ＶＣＬＫ）をカウント
する８ｂｉｔカウンタ８１と４ｂｉｔカウンタ８２の出
力のうち下位４ｂｉｔが“１”を示した時に信号線Ａ１
を介して３入力ＡＮＤ９３に入力される。また４入力Ａ
ＮＤ８５は８ｂｉｔカウンタ８１と４ｂｉｔカウンタ８
２の出力のうち第５ｂｉｔ目から第８ｂｉｔ目までの４
ｂｉｔが“０”を示した時に信号線Ｂ０を介して３入力
ＡＮＤ９３に入力される。同様に４入力ＡＮＤ８７は８
ｂｉｔカウンタ８１と４ｂｉｔカウンタ８２の出力のう
ち上位４ｂｉｔが“０”を示した時に信号線Ｃ０を介し
て３入力ＡＮＤ９３に入力される。３入力ＡＮＤ９３か
ら出力される信号はノイズを防止するためにフリップフ
ロップ１０２に入力され、インバータ９２を介したＶＣ
ＬＫに同期してＨＥＸ１という信号として出力される。
同様にして４入力ＡＮＤ８４〜９１、３入力ＡＮＤ９４
〜１０１及びフリップフロップ１０３〜１１０によって
所望のカウント数を出力し、ＨＥＸ６４０、ＨＥＸ６４
１、ＨＥＸ１２８０、ＨＥＸ１２８１、ＨＥＸ１９２
０、ＨＥＸ１９２１、ＨＥＸ２５６０を出力する。ここ
でＨＥＸ１、ＨＥＸ６４０、ＨＥＸ６４１、ＨＥＸ１２
８０、ＨＥＸ１２８１、ＨＥＸ１９２０、ＨＥＸ１９２
１、ＨＥＸ２５６０は幅がＶＣＬＫ１クロック分である
パルス信号なのでこれらの信号をイネーブル付きフリッ
プフロップ１１２〜１１９にクロックとしてそれぞれ入
力することで、例えばＨＥＸ１と同時に０から１に変化
する信号がイネーブル付きフリップフロップ１１２から
出力される。同様にイネーブル付きフリップフロップ１
１３〜１１９からもそれぞれのタイミングで０から１に
変化するような信号が出力される。イネーブル付きフリ
ップフロップ１１２とイネーブル付きフリップフロップ
１１３の出力をそれぞれ２入力ＡＮＤ１２０に入力する
ことでＳＴＲ１としてラスタ基準信号を起点として１ク
ロック目から６４０クロック目までの期間２入力ＡＮＤ
１２０から１が出力される。同様に６４１クロック目か
ら１２８０クロック目までの期間２入力ＡＮＤ１２１か
らはＳＴＲ２が、１２８１クロック目から１９２０クロ
ック目までの期間２入力ＡＮＤ１２２からはＳＴＲ３
が、１９２１クロック目から２５６０クロック目までの
期間２入力ＡＮＤ１２３からはＳＴＲ４が出力され、Ｓ
ＴＲ１の期間は１番目から６４０番目のＬＥＤ素子を、
ＳＴＲ２の期間は６４１から１２８０番目のＬＥＤ素子
を、ＳＴＲ３の期間は１２８１から１９２０番目のＬＥ
Ｄ素子を、ＳＴＲ４の期間は１９２１から２５６０番目
のＬＥＤ素子をそれぞれ発光させる。２入力ＯＲ１２４
〜１２６はパワーオン時とＳＴＲ信号がでた時に１つ前
のＳＴＲを発生するイネーブル付きフリップフロップを
リセットする信号を出力する。また、フリップフロップ
１１１はシリアル−パラレル変換部４４及び一時記憶部
４５の内部をリセットする期間を設けた後にＳＴＲ１〜
４をイネーブルとするような信号を発生している。３入
力ＡＮＤ１０１、フリップフロップ１１０は１ライン分
のデータがシリアル−パラレル変換部４４に入力され終
えたタイミングでＮＬＡ信号を出力しデータを一時記憶
部４５にラッチさせる。

【００１７】以上の動作を示したものが図３３である。
図３３においてＴの示す時間が１ラインの時間（ドラム
表面３が３００分の１インチ移動する時間）であり、Ｌ
の示す時間がＬＥＤアレイヘッド中に２５６０個あるＬ
ＥＤ素子を４分割したうちの１ブロック分の６４０個の
ＬＥＤ素子が発光する時間でＬ＝Ｔ／４である。

【００１８】

【発明が解決しようとする課題】しかしながら上記構成
では、感光体を露光する書き込みデバイスに光源が固定
されているＬＥＤアレイヘッドを用いた場合には、書き
込みデバイスにレーザビームを用いた場合と違い、１ド
ットずつ発光させることができず、複数個ずつ同時に発
光させるため、１ドット単位で主走査方向に発光時間制
御を行うようなスムージングの技術が使えない。このた
め、例えばアナログ文字をデジタルビットマップ像に変
換するプロセスにおいて、ビットマップ像の解像度が低
かったり、所望のアナログ像のサンプリングレートが低
いために発生する段差、階段状のゆがみ、印字品質の劣
化を防ぐことが困難であった。

【００１９】

【課題を解決するための手段】本発明は上記問題点を解
決するため、直交マトリクスのドットにより構成された
画像の書き込まれる領域の一部をウィンドウとして設定
し、この設定範囲を領域内で移動させることが可能なウ
ィンドウ設定手段と、ウィンドウ設定手段により設定さ
れたウィンドウ内の所定のドットと所定のドットに隣接
するドットとの画像データの差異およびその差異の方向
とを検出する第１のエッジ検出手段と、ウィンドウ内
で、所定のドット以外の互いに隣接するドット間の、第
１のエッジ検出手段が検出した画像データの差異および
その差異の方向と同じ方向の差異を持つエッジを検出す
る第２のエッジ検出手段と、第２のエッジ検出手段が検
出したウィンドウ内の所定の場所に位置するエッジを、
このエッジの位置に対して特定の関係を有する位置のエ
ッジのエッジデータにより、第２のエッジ検出手段が検
出したエッジをエッジデータとして出力するかしないか
を制御する選択手段と、第２のエッジ検出手段より出力
されたエッジデータに対応するエッジの第１のエッジ検
出手段が検出したエッジの位置に対する位置に応じて所
定の値を設定する重み付け手段と、重み付け手段により
設定された所定の値の和を得る演算手段と、演算手段に
より得られた値に応じて所定のドットの大きさを変化さ
せる信号を発生する信号発生手段と、信号発生手段より
出力された信号に応じてＬＥＤの発光を制御し、画像を
形成するＬＥＤ制御手段とを備えたものである。

【００２０】

【作用】本発明は上記した構成により、サンプルウィン
ドウ内の所定のドットとこの所定のドットに隣接するド
ットとの画像データの差異を検出し、これらの検出結果
をもとに所定のドットの大きさを副走査方向について変
えることにより補整を行い、ＬＥＤの発光により画像形
成することができる。

【００２１】

【実施例】以下本発明の一実施例における画像形成装置
について説明する。図１に画像形成装置のコントローラ
部のブロック図を示す。ここで、補整回路１２７以外の
構成については従来の技術に示す構成と同様であるので
同一の符号を付け説明を省略する。

【００２２】図１において補整回路１２７はＤＲＡＭコ
ントローラ４０よりＶＣＬＫに同期して入力される画像
ビットマップデータをＬＥＤ制御部２３を駆動する画像
ドット信号に置き換え、更に印字の品質を高めるための
補整を施し、補整後の画像ドット信号（ＶＤＯ）をＬＥ
Ｄ制御部２３に出力する。

【００２３】図２は本発明の一実施例における画像形成
装置のコントローラ部を構成するＬＥＤ制御部２３のブ
ロック図である。図２において１２８はシリアル−パラ
レル変換部、１２９は一時記憶部、１３０は発光部、１
３１はタイミング制御回路で、これらは従来の技術に示
す構成と同様であるので詳細な説明を省略する。また画
像形成装置の機構部についても従来の技術に示す構成と
同様であるので説明を省略する。ただし、タイミング制
御回路１３１については従来の技術に比べて５倍の速さ
のＣＫＩＮが入力され、従来の技術におけるＶＣＬＫに
比べて５倍の速さのＶＣＬＫを発生させ、その結果、１
ラスタを５回の走査によって形成するよう、シリアル−
パラレル変換部１２８、一時記憶部１２９、発光部１３
０を制御する。以下、この１ラスタを５回の走査によっ
て形成することを前提として説明を進める。

【００２４】図３は本発明の一実施例における画像形成
装置のコントローラ部を構成する補整回路１２７の詳細
なブロック図である。図３において、１３２は画像ビッ
トマップイメージデータの一部を一時的に記憶する一時
記憶手段で画像ビットマップイメージデータのうちの１
ビットの形状を補整するために、その周辺の７行×７列
の画像ビットマップイメージデータをサンプリングする
目的で設けられており、シフトレジスタで構成されるサ
ンプルウィンドウ回路を有しておりこのサンプルウィン
ドウ回路を構成するシフトレジスタに画像ビットマップ
イメージデータが順次格納される。このサンプルウィン
ドウ回路のサンプルウィンドウ図を図１６に示す、図１
６のＤ４が補整の対象である。

【００２５】図３において１３３はメモリコントロール
回路でメモリに対してデータの読みだし、書き込みに必
要なアドレス及びその他の制御信号を出力する。１３４
はメモリ回路で、高速スタティックラム（以下、ＳＲＡ
Ｍと略称する。）、およびフリップフロップで構成され
シリアルデータに変換された画像ビットマップイメージ
データであるビデオ信号（ＶＤＩＮ）の読み出し、書き
込みを、メモリコントロール回路１３３により出力され
たアドレス、およびその他の制御信号により行う。１３
５はメモリ回路１３４から読み出されたＳＲＡＭのデー
タを記憶しサンプルパターンを出力する、シフトレジス
タで構成されたサンプルウインドウ回路である。

【００２６】図４はメモリ回路１３４の回路図、図５は
サンプルウィンドウ回路１３５の回路図、図６はメモリ
コントロール回路１３３の回路図である。図４におい
て、１３９はＳＲＡＭ、１４０は８ビットラッチ、１４
１はインバータ、図５において、１４２〜１４８は８ビ
ットシフトレジスタ、図６において、１３６〜１３８は
４ビット同期カウンタである。

【００２７】以上の様に構成された、画像形成装置のコ
ントローラ部を構成する補整回路について以下その動作
を説明する。図４において、ビデオ信号（ＶＤＩＮ）の
線路を介して送られてくる画像ビットマップイメージデ
ータであるビデオ信号（ＶＤＩＮ）が、ビデオデータ同
期信号（ＶＣＬＫ）に従ってシリアルで８ビットラッチ
１４０のＤ０に入力されビデオデータ同期信号（ＶＣＬ
Ｋ）の立下りエッジにてラッチされ、ＳＲＡＭ１３９の
Ａ０〜Ａ１１に入力されるアドレスＳＲＡ０〜ＳＲＡ１
１によりＳＲＡＭ１３９のＩＯ０に格納される。このア
ドレスＳＲＡ０〜ＳＲＡ１１は図６の４ビット同期カウ
ンタ１３６〜１３８がビデオデータ同期信号（ＶＣＬ
Ｋ）で０（Ｈ）からカウントアップすることにより得ら
れる。同様に次のビデオ信号（ＶＤＩＮ）が、ビデオデ
ータ同期信号（ＶＣＬＫ）の立ち上がりエッジにてアド
レスがインクリメントされＳＲＡＭ１３９のＩＯ０に格
納される。この一連の動作により画像ビットマップイメ
ージデータの主走査の１ライン分がＳＲＡＭ１３９のＩ
Ｏ０に格納される。

【００２８】この１ライン分がＳＲＡＭ１３９のＩＯ０
に格納されると図６の４ビット同期カウンタ１３６〜１
３８は主走査の基準信号（ＨＳＹＮＣ）によりリセット
され、２ライン目の画像ビットマップイメージデータで
あるビデオ信号（ＶＤＩＮ）がビデオデータ同期信号
（ＶＣＬＫ）に従って８ビットラッチ１４０のＤ０に、
ＳＲＡＭ１３９のＩＯ０に格納された１ライン目のデー
タがアドレス０（Ｈ）より順に読み出され８ビットラッ
チ１４０のＤ１に入力されてそれぞれラッチされ、８ビ
ットラッチ１４０のＤ０に入力されたデータがＳＲＡＭ
１３９のＩＯ０のアドレス０（Ｈ）に、８ビットラッチ
１４０のＤ１に入力されたデータがＳＲＡＭ１３９のＩ
Ｏ１のアドレス０（Ｈ）に格納される。

【００２９】以上の動作を繰り返すことによりＳＲＡＭ
１３９のＩＯ０〜ＩＯ６に画像ビットマップイメージデ
ータが各ライン毎に入力されるが、この動作を行うと同
時に８ビットラッチ１４０の出力は、図５に示すサンプ
ルウインドウ回路を構成する８ビットシフトレジスタ１
４２〜１４８にも入力され、８ビットシフトレジスタ１
４２〜１４８は、ビデオデータ同期信号（ＶＣＬＫ）に
従って入力されたデータをシフトし、画像ビットマップ
イメージデータであるビデオ信号（ＶＤＩＮ）の図１６
に示す分のデータを格納する。

【００３０】１４９は図１６に示すサンプルウインドウ
内の画像ビットマップイメージデータよりエッジを検出
するエッジ検出手段であり、ここではエッジの検出をサ
ンプルウインドウ内の所定位置の１ドットの画像データ
１ビットのデータの属性（０または１）と、このドット
の上下左右のドットのデータ１ビットのデータの属性と
が異なった場合（例えば所定の位置の１ドットの画像デ
ータが０に対して、上下左右に隣接するドットの少なく
とも１つの画像データが１である場合、および所定の位
置の１ドットの画像データが１に対して、上下左右に隣
接するドットの少なくとも１つの画像データが０である
場合）をエッジありと判断して、エッジがある場合は
１、ない場合は０を出力する。１５０はエッジ検出手段
１４９によって検出された複数の各エッジデータを、サ
ンプルウインドウの中央に位置する補整対象の画像デー
タＤ４に対応するドットの上下左右のエッジの種類（画
像データＤ４に対して、上下左右に隣接するデータが０
から１であるか、１から０であるか、およびエッジの方
向が上方向であるか、下方向であるか、右方向である
か、左方向であるか）によって分類するとともに、画像
データＤ４に対応するドットの上下左右のエッジに対す
る位置に応じてまとめる重み付け手段、１５１は重み付
け手段１５０によってまとめられた複数の各エッジデー
タに、画像データＤ４に対応するドットの上下左右のエ
ッジに対する位置に応じて所定の数値を乗算し論理演算
を施すことにより、補整用のデータを発生し出力する論
理演算手段、１５２は論理演算手段１５１から出力され
た補整用データに従い、補整の対象である画像データＤ
４の信号を図３に示すＬＥＤ制御部を駆動する補整画像
ドット信号に置換し出力する信号発生手段である。

【００３１】図７にエッジ検出手段１４９、重み付け手
段１５０、論理演算手段１５１の路図を示す。図７にお
いて、１５４は図１６に示すサンプルウインドウ内の画
像ビットマップイメージデータの主走査方向に隣合うビ
ット間にエッジがあるかどうかを検出する垂直エッジ検
出回路、１５５は副走査方向に隣合うビット間にエッジ
があるかどうかを検出する水平エッジ検出回路で、この
垂直エッジ検出回路１５４、水平エッジ検出回路１５５
により図３に示すエッジ検出手段１４９が構成されてい
る。１５６は垂直エッジ検出回路１５４によって検出さ
れた、主走査方向に隣合うビット間に存在する複数の各
エッジデータを、図１６に示すサンプルウインドウの中
央に位置する補整対象の画像データＤ４の左右のエッジ
の種類（画像データＤ４に対して、左右に隣接するデー
タが０から１であるか、１から０であるか、およびエッ
ジの方向が右方向であるか、左方向であるか）によって
分類し、画像データＤ４の左右のエッジに対する位置に
応じてまとめるとともに、補整対象の画像データＤ４が
０のときは信号線ＡＤＤに１を、１のときは信号線ＤＥ
Ｌに１を出力する垂直エッジデータ重み付け回路、１５
７は水平エッジ検出回路１５５によって検出された、副
走査方向に隣合うビット間に存在する複数の各エッジデ
ータを、図１６に示すサンプルウインドウの中央に位置
する補整対象の画像データＤ４の上下のエッジの種類
（画像データＤ４に対して、上下に隣接するデータが０
から１であるか、１から０であるか、およびエッジの方
向が上方向であるか、下方向であるか）によって分類
し、画像データＤ４の上下のエッジに対する位置に応じ
てまとめるとともに、補整対象の画像データＤ４が０の
ときは信号線ＡＤＤに１を、１のときは信号線ＤＥＬに
１を出力する水平エッジデータ重み付け回路で、この垂
直エッジデータ重み付け回路１５６、水平エッジデータ
重み付け回路１５７により図３に示す重み付け手段１５
０が構成されている。１５８、１５９、１６０、１６１
は垂直エッジデータ重み付け回路１５６、水平エッジデ
ータ重み付け回路１５７によってまとめられた複数の各
エッジデータに図１６に示すサンプルウインドウの中央
に位置する補整対象の画像データＤ４の上下左右のエッ
ジに対する位置に応じて所定の数値を乗算する乗算機能
を持ち、複数の各エッジデータに所定の数値を乗算した
後に加算を行い、この加算結果が８以上になったときデ
ータとして１を出力する加算回路、１６２〜１６９は加
算回路１５８、１５９、１６０、１６１から出力される
データと、垂直エッジデータ重み付け回路１５６、水平
エッジデータ重み付け回路１５７から信号線ＡＤＤ、Ｄ
ＥＬを介して送られてくるデータとの論理積をとる２入
力ＡＮＤで、これらの加算回路１５８、１５９、１６
０、１６１および２入力ＡＮＤ１６２〜１６９とから図
３に示す論理演算手段１５１が構成されている。

【００３２】図８は垂直エッジ検出及び選択回路１５４
のエッジ検出手段１４９の部分を構成する垂直エッジ検
出回路の回路図、図９は垂直エッジ検出及び選択回路１
５４のエッジデータ選択手段１５３の部分を構成する垂
直エッジデータ選択回路の回路図、図１０は水平エッジ
検出及び選択回路１５５のエッジ検出手段１４９の部分
を構成する水平エッジ検出回路の回路図、図１１は水平
エッジ検出及び選択回路１５５のエッジデータ選択手段
１５３の部分を構成する水平エッジデータ選択回路の回
路図、図１２、図１３は垂直エッジデータ重み付け回路
１５６の回路図で、水平エッジデータ重み付け回路１５
７も図１２、図１３と同じ回路図である。図１４は加算
回路１５８、１５９、１６０、１６１の回路図、図１５
は図３に示す信号発生手段１５２の回路図である。

【００３３】図８において、１７０〜１９７は２入力Ａ
ＮＤ、１９８〜２１８はインバータ、図９において、２
１９〜２２６は２入力ＡＮＤ、２２７〜２３４はインバ
ータ、図１０において、２３５〜２６２は２入力ＡＮ
Ｄ、２６３〜２８３はインバータ、図１１において、２
８４〜２９１は２入力ＡＮＤ、２９２〜２９９はインバ
ータ、図１２において、３００〜３１１はＡＮＤ‐ＯＲ
インバータ、３１２〜３２３はインバータ、３２４、３
２５はバッファ、３２６は２入力ＯＲ、３２７〜３３０
は３入力ＯＲ、図１３において、３３１〜３４２はＡＮ
Ｄ−ＯＲインバータ、３４３〜３５４はインバータ、３
５５、３５６はバッファ、３５７〜３５９は２入力Ｏ
Ｒ、３６０〜３６３は３入力ＯＲ、図１４において、３
６４〜３７２は３入力１ビットフルアダー、３７３、３
７４は２入力ＯＲ、図１５において、３７５は４ビット
カウンタ、３７６〜３８０は３入力ＡＮＤ、３８１〜３
９４、４０１は２入力ＡＮＤ、３９５、３９９は４入力
ＯＲ、３９６、４００は３入力ＯＲ、３９７、３９８は
５入力ＯＲ、４０２〜４０４は２入力ＯＲ、４０５はフ
リップフロップである。

【００３４】以上の様に構成された、画像形成装置のコ
ントローラ部を構成する補整回路について以下その動作
を説明する。

【００３５】図８の垂直エッジ検出回路では、図３に示
すサンプルウインドウ回路１３５より送られてくる画像
データＡ３〜Ａ５、Ｂ３〜Ｂ５、Ｃ３〜Ｃ５、Ｄ３〜Ｄ
５、Ｅ３〜Ｅ５、Ｆ３〜Ｆ５、Ｇ３〜Ｇ５を、インバー
タ１９８〜２１８と２入力ＡＮＤ１７０〜１９７とによ
り論理演算することで、図１６に示すサンプルウインド
ウのＡ行目からＧ行目までの３列目と４列目、および４
列目と５列目の画像データが主走査方向に０から１、ま
たは１から０（以下、白から黒、または黒から白と記
す。）へと変化するかどうかを検出し、エッジデータと
して出力する。このエッジデータはＡ行目の３列目が白
で４列目が黒である場合は信号線Ｖ１に１を、Ｂ行目の
３列目が白で４列目が黒である場合は信号線Ｖ２に１
を、以下同様にＣ行目からＧ行目の場合、信号線Ｖ３か
らＶ７に各々１を出力する。さらに、Ａ行目からＧ行目
までの各々の行において３列目が黒で４列目が白である
場合は信号線ＮＶ１からＮＶ７に各々１を、Ａ行目から
Ｇ行目までの各々の行において４列目が白で５列目が黒
である場合は信号線ＶＶ１からＶＶ７に各々１を、Ａ行
目からＧ行目までの各々の行において４列目が黒で５列
目が白である場合は信号線ＮＶＶ１からＮＶＶ７に各々
１を出力する。

【００３６】図９の垂直エッジデータ選択回路では、信
号線Ｂ２、Ｂ３、Ｂ５、Ｂ６、Ｆ２、Ｆ３、Ｆ５、Ｆ６
の各々へ、図３のサンプルウィンドウ回路１３５より送
られてくる画像データと、信号線ＮＶＶ５、ＶＶ５、Ｎ
Ｖ５、Ｖ５、ＮＶＶ３、ＶＶ３、ＮＶ３、Ｖ３の各々
へ、図８の垂直エッジ検出回路より送られてくるエッジ
データとを、インバータ２２７〜２３４と３入力ＡＮＤ
２１９〜２２６とにより論理演算することで、図１６に
示すサンプルウィンドウのＢ行目の２列目と３列目、Ｂ
行目の５列目と６列目、Ｆ行目の２列目と３列目、及び
Ｆ行目の５列目と６列目の画像データが主走査方向に０
から１、または１から０へと変化するかどうかを検出
し、信号線ＮＶＶ５、ＶＶ５からのエッジデータ、信号
線ＮＶ５、Ｖ５からのエッジデータ、信号線ＮＶＶ３、
ＶＶ３からのエッジデータ、信号線ＮＶ３、Ｖ３からの
エッジデータに応じて、各々エッジデータとして出力す
るか、しないか選択する。このエッジデータの選択は、
信号線ＮＶＶ５からのエッジデータが１つまりＥ行目の
４列目が黒で５列目が白の場合に、Ｂ行目の２列目が黒
で３列目が白のときのエッジデータがエッジデータとし
て選択され、信号線ＮＶ１２に１を、以下同様に信号線
ＶＶ５からのエッジデータが１つまりＥ行目の４列目が
白で５列目が黒の場合に、Ｂ行目の２列目が白で３列目
が黒のときのエッジデータがエッジデータとして選択さ
れ信号線Ｖ１２に１を、信号線ＮＶ５からのエッジデー
タが１つまりＥ行目の３列目が黒で４列目が白の場合
に、Ｂ行目の５列目が黒で６列目が白のときのエッジデ
ータがエッジデータとして選択され信号線ＶＶ１２に１
を、信号線ＮＶＶ３からのエッジデータ１つまりＣ行目
の４列目が黒で５列目が白の場合に、Ｆ行目の２列目が
黒で３列目が白のときのエッジデータがエッジデータと
して選択され信号線ＮＶ１６に１を、信号線ＶＶ３から
のエッジデータが１つまりＣ行目の４列目が白で５列目
が黒の場合に、Ｆ行目の２列目が白で３列目が黒のとき
のエッジデータがエッジデータとして選択され信号線Ｖ
１６に１を、信号線ＮＶ３からのエッジデータが１つま
りＣ行目の３列目が黒で４列目が白の場合に、Ｆ行目の
５列目が黒で６列目が白のときのエッジデータがエッジ
データとして選択され信号線ＮＶＶ１６に１を、信号線
Ｖ３からのエッジデータが１つまりＣ行目の３列目が白
で４列目が黒の場合に、Ｆ行目の５列目が白で６列目が
黒のときのエッジデータがエッジデータとして選択され
信号線ＶＶ１６に１を出力する。

【００３７】図１０の水平エッジ検出回路では図３に示
すサンプルウインドウ回路１３５より送られてくる画像
データＣ１〜Ｃ７、Ｄ１〜Ｄ７、Ｅ１〜Ｅ７を、インバ
ータ２６３〜２８３と２入力ＡＮＤ２３５〜２６２とに
より論理演算することで、図１６に示すサンプルウイン
ドウの１列目から７列目までのＣ行目とＤ行目、および
Ｄ行目とＥ行目の画像データが副走査方向に０から１、
または１から０へと変化するかどうかを検出し、エッジ
データとして出力する。このエッジデータは１列目から
７列目までの各々の列においてＣ行目が白でＤ行目が黒
である場合は信号線Ｈ１からＨ７に各々１を、１列目か
ら７列目までの各々の列においてＣ行目が黒でＤ行目が
白である場合は信号線ＮＨ１からＮＨ７に各々１を、１
列目から７列目までの各々の列においてＤ行目が白でＥ
行目が黒である場合は信号線ＨＨ１からＨＨ７に各々１
を、１列目から７列目までの各々の列においてＤ行目が
黒でＥ行目が白である場合は信号線ＮＨＨ１からＮＨＨ
７に各々１を出力する。

【００３８】図１１の水平エッジデータ選択回路では、
信号線Ｂ２、Ｃ２、Ｂ６、Ｃ６、Ｅ２、Ｆ２、Ｅ６、Ｆ
６の各々へ、図３のサンプルウィンドウ回路１３５より
送られてくる画像データと、信号線ＮＨＨ５、ＨＨ５、
ＮＨＨ３、ＨＨ３、ＮＨ５、Ｈ５、ＮＨ３、Ｈ３の各々
へ図１０の水平エッジ検出回路より送られてくるエッジ
データとを、インバータ２９２〜２９９と３入力２８４
〜２９１とにより論理演算することで、図１６に示すサ
ンプルウィンドウの２列目のＢ行目とＣ行目、６列目の
Ｂ行目とＣ行目、２列目のＥ行目とＦ行目、及び６列目
のＥ行目とＦ行目の画像データが副走査方向に０から
１、または１から０へと変化するかどうかを検出し、信
号線ＮＨＨ５、ＨＨ５からのエッジデータ、信号線ＮＨ
Ｈ３、ＨＨ３からのエッジデータ、信号線ＮＨ５、Ｈ５
からのエッジデータ、信号線ＮＨ３、Ｈ３からのエッジ
データに応じて、各々エッジデータとして出力するか、
しないか選択する。このエッジデータの選択は、信号線
ＮＨＨ５からのエッジデータが１つまり５列目のＤ行目
が黒でＥ行目が白の場合に２列目のＢ行目が黒でＣ行目
が白のときのエッジデータがエッジデータとして選択さ
れ信号線ＮＨ１２に１を、以下同様に信号線ＨＨ５から
のエッジデータが１つまり５列目のＤ行目が白でＥ行目
が黒の場合に、２列目のＢ行目が白でＣ行目が黒のとき
のエッジデータがエッジデータとして選択され信号線Ｈ
１２に１を、信号線ＮＨＨ３からのエッジデータが１つ
まり３列目のＤ行目が黒でＥ行目が白の場合に、６列目
のＢ行目が黒でＣ行目が白のときのエッジデータがエッ
ジデータとして選択され信号線ＮＨ１６に１を、信号線
ＨＨ３からのエッジデータが１つまり３列目のＤ行目が
白でＥ行目が黒の場合に、６列目のＢ行目が白でＣ行目
が黒のときのエッジデータがエッジデータとして選択さ
れ信号線Ｈ１６に１を、信号線ＮＨ５からのエッジデー
タが１つまり５列目のＣ行目が黒でＤ行目が白の場合
に、２列目のＥ行目が黒でＦ行目が白のときのエッジデ
ータがエッジデータとして選択され信号線ＮＨＨ１２に
１を、信号線Ｈ５からのエッジデータが１つまり５列目
のＣ行目が白でＤ行目が黒の場合に、２列目のＥ行目が
白でＦ行目が黒のときのエッジデータがエッジデータと
して選択され信号線ＨＨ１２に１を、信号線ＮＨ３から
のエッジデータが１つまり３列目のＣ行目が黒でＤ行目
が白の場合に、６列目のＥ行目が黒でＦ行目が白のとき
のエッジデータがエッジデータとして選択され信号線Ｎ
ＨＨ１６に１を、信号線Ｈ３からのエッジデータが１つ
まり３列目のＣ行目が白でＤ行目が黒の場合に、６列目
のＥ行目が白でＦ行目が黒のときのエッジデータがエッ
ジデータとして選択され信号線ＨＨ１６に１を出力す
る。

【００３９】図１２、図１３の垂直エッジデータ重み付
け回路では、信号線Ａ１〜Ａ７、ＮＡ１〜ＮＡ７、Ｂ１
〜Ｂ７、ＮＢ１〜ＮＢ７、Ａ１２、ＮＡ１２、Ｂ１２、
ＮＢ１２、Ａ１６、ＮＡ１６、Ｂ１６、ＮＢ１６の各々
へ、図８の垂直エッジ検出回路より信号線Ｖ１〜Ｖ７、
ＮＶ１〜ＮＶ７、ＶＶ１〜ＶＶ７、ＮＶＶ１〜ＮＶＶ７
及び図９の垂直エッジデータ選択回路より信号線Ｖ１
２、ＮＶ１２、ＶＶ１２、ＮＶＶ１２、Ｖ１６、ＮＶ１
６、ＶＶ１６、ＮＶＶ１６を介して送られてくる垂直エ
ッジデータを、図１２ではＡＮＤ−ＯＲインバータ３０
０〜３１１、インバータ３１２〜３２３、バッファ３２
４、３２５、および２入力ＯＲ３２６から成るデータセ
レクトブロック、図１３ではＡＮＤ−ＯＲインバータ３
３１〜３４２、インバータ３４３〜３５４、バッファ３
５５、３５６、および２入力ＯＲ３５７から成るデータ
セレクトブロックにより図１６に示すサンプルウインド
ウの中央に位置する補整対象の画像データＤ４の左右の
エッジの種類（白から黒であるか、黒から白であるか、
およびエッジの方向が右方向であるか、左方向である
か）によって分類し、図１２の垂直エッジデータ重み付
け回路では、図１６に示すサンプルウインドウの画像デ
ータＤ４の左方向のエッジと同じ種類のエッジに関し
て、エッジがサンプルウインドウのＡ行目の３列目と４
列目との間に存在している場合は信号線ＡＸ１１に１
を、Ｂ行目の３列目と４列目との間に存在している場合
は信号線ＡＸ１２に１を、以下同様にＣ行目からＧ行目
の場合、信号線ＡＸ１３からＡＸ１７に各々１を出力す
る。さらに、エッジがＡ行目からＣ行目までの４列目と
５列目との間に存在している場合は信号線ＡＸ２１から
ＡＸ２３に各々１を、エッジがＥ行目からＧ行目までの
４列目と５列目との間に存在している場合は信号線ＡＸ
２５からＡＸ２７に各々１を出力する。また、図１３の
垂直エッジデータ重み付け回路においても、図１２の垂
直エッジデータ重み付け回路と同様に、図１６に示すサ
ンプルウインドウの画像データＤ４の右方向のエッジと
同じ種類のエッジに関して、エッジがサンプルウインド
ウのＡ行目からＧ行目までの４列目と５列目との間に存
在している場合は信号線ＢＸ１１からＢＸ１７に各々１
を、エッジがＡ行目からＣ行目までの３列目と４列目と
の間に存在している場合は信号線ＢＸ２１からＢＸ２３
に各々１を、エッジがＥ行目からＧ行目までの３列目と
４列目との間に存在している場合は信号線ＢＸ２５から
ＢＸ２７に各々１を出力する。さらに、図１３の垂直エ
ッジデータ重み付け回路においては、補整対象の画像デ
ータＤ４が０のときは信号線ＡＤＤに１を、１のときは
信号線ＤＥＬに１を出力する。

【００４０】水平エッジデータの重み付け回路１５７は
図１２、図１３の垂直エッジデータ重み付け回路と同様
の回路なので回路の説明は省略する。水平エッジデータ
の重み付け回路１５７では、信号線Ａ１〜Ａ７、ＮＡ１
〜ＮＡ７、Ｂ１〜Ｂ７、ＮＢ１〜ＮＢ７、Ａ１２、Ａ１
６、ＮＡ１２、ＮＡ１６、Ｂ１２、ＮＢ１２、Ｂ１６、
ＮＢ１６の各々へ、図１０の水平エッジ検出回路より信
号線Ｈ１〜Ｈ７、ＮＨ１〜ＮＨ７、ＨＨ１〜ＨＨ７、Ｎ
ＨＨ１〜ＮＨＨ７及び図１１の水平エッジデータ選択回
路より信号線Ｈ１２、Ｈ１６、ＮＨ１２、ＮＨ１６、Ｈ
Ｈ１２、ＨＨ１６、ＮＨＨ１２、ＮＨＨ１６を介して送
られてくる水平エッジデータを、図１６に示すサンプル
ウインドウの中央に位置する補整対象の画像データＤ４
の上下のエッジの種類（白から黒であるか、黒から白で
あるか、およびエッジの方向が上方向であるか、下方向
であるか）によって分類し、図１６に示すサンプルウイ
ンドウの画像データＤ４の上下のエッジに対する位置に
応じて信号線ＡＸ１１からＡＸ１７、ＡＸ２１からＡＸ
２３、ＡＸ２５からＡＸ２７、およびＢＸ１１からＢＸ
１７、ＢＸ２１からＢＸ２３、ＢＸ２５からＢＸ２７に
各々１を出力する。

【００４１】ここで、垂直エッジデータの重み付け回路
１５６によって、図１６に示すサンプルウインドウの中
央に位置する補整対象の画像データＤ４の左右のエッジ
の種類によって分類されるとともに、画像データＤ４の
左右のエッジ位置に対する位置に応じてまとめられる垂
直エッジデータの状態を図１７（ａ）、図１７（ｂ）
に、水平エッジデータの重み付け回路１５７によって、
図１６に示すサンプルウインドウの中央に位置する補整
対象の画像データＤ４の上下のエッジの種類によって分
類されるとともに、画像データＤ４の上下のエッジに対
する位置に応じてまとめられる水平エッジデータの状態
を図１８（ａ）、図１８（ｂ）に示す。図１７（ａ）、
図１７（ｂ）、図１８（ａ）、図１８（ｂ）において、
ビットとビットとの間に記載された数字が、そのビット
とビットとの間のエッジが中央ビットＤ４の補整に関す
る重みを示している。

【００４２】図１７（ａ）は、中央ビットＤ４とその右
側のビットＤ５との間にエッジがある場合で、中央ビッ
トＤ４と同じ列である４列目のビットの右側のエッジの
重みは全て１となり、４列目のビットの左側のエッジは
２もしくは４となる。つぎに、図１７（ｂ）は、中央ビ
ットＤ４とその左側のビットＤ３との間にエッジがある
場合、中央ビットＤ４と同じ列である４列目のビットの
左側のエッジの重みは全て１となり、４列目のビットの
右側のエッジは２もしくは４となる。図１８（ａ）は、
中央ビットＤ４とその下側のビットＥ４との間にエッジ
がある場合で、中央ビットＤ４と同じ行であるＤ行目の
ビットの下側のエッジの重みは全て１となり、Ｄ行目の
ビットの上側のエッジは２もしくは４となる。図１８
（ｂ）は、中央ビットＤ４とその上側のビットＣ４との
間にエッジがある場合で、中央ビットＤ４と同じ行であ
るＤ行目のビットの上側のエッジの重みは全て１とな
り、Ｄ行目のビットの下側のエッジは２もしくは４とな
る。

【００４３】図１４の加算回路では、信号線ＶＡＸ１１
〜ＶＡＸ１７、ＶＡＸ２１〜ＶＡＸ２３、ＶＡＸ２５〜
ＶＡＸ２７へ、図１２、図１３の垂直エッジデータ重み
付け回路、水平エッジデータ重み付け回路より信号線Ａ
Ｘ１１〜ＡＸ１７、ＡＸ２１〜ＡＸ２３、ＡＸ２５〜Ａ
Ｘ２７、または信号線ＢＸ１１〜ＢＸ１７、ＢＸ２１〜
ＢＸ２３、ＢＸ２５〜ＢＸ２７を介して送られてくる、
図１６に示すサンプルウインドウの中央に位置する補整
対象の画像データＤ４の上下左右のエッジの種類によっ
て分類され、画像データＤ４の上下左右のエッジ位置に
対する位置に応じてまとめられたエッジデータを、３入
力１ビットフルアダー３６４〜３７２、２入力ＯＲ３７
３、３７４によりエッジデータの中で図１７（ａ）、図
１７（ｂ）、図１８（ａ）、図１８（ｂ）に示す１の重
みを持ったもの（信号線ＶＡＸ１１〜ＶＡＸ１７のエッ
ジデータ）、２の重みを持ったもの（信号線ＶＡＸ２
１、ＶＡＸ２２、ＶＡＸ２６、ＶＡＸ２７のエッジデー
タ）、４の重みを持ったもの（信号線ＶＡＸ２３、ＶＡ
Ｘ２５のエッジデータ）どうしをそれぞれの重みに応じ
て論理演算し、この論理演算結果が結果が８以上の重み
になった時、図１６に示すサンプルウインドウの中央に
位置する補整対象の画像データＤ４を補整する補整信号
として信号線Ｚ８に１を出力する。

【００４４】ここで、図１４の加算回路の動作を図１９
（ａ）、図１９（ｂ）、図２０（ａ）、図２０（ｂ）の
画像データのパターン図により説明する。図１９
（ａ）、図１９（ｂ）、図２０（ａ）、図２０（ｂ）に
おいて、空白の枠は白のドット、斜線の枠は黒のドット
を示している。図１９（ａ）のパターンでは、１＋４＋
１＋１＋１＝８、図１９（ｂ）のパターンでは１＋１＋
１＋４＋１＝８、図２０（ａ）のパターンでは２＋２＋
１＋１＋１＋１＋１＝９、図２０（ｂ）のパターンでは
１＋１＋１＋４＋２＋１＝１０となり、加算回路１５８
〜１６１より、それぞれ信号線Ｚ８に１が出力される。

【００４５】図７の２入力ＡＮＤ１６２〜１６９では、
４個の加算回路１５８、１５９、１６０、１６１から各
々の信号線Ｚ８を介して送られてくるデータと、垂直エ
ッジデータ重み付け回路１５６、水平エッジデータ重み
付け回路１５７から信号線ＡＤＤ、ＤＥＬを介して送ら
れてくるデータとの論理積を各々とることにより８本の
信号線Ｌ１、Ｌ２、Ｒ１、Ｒ２、ＵＰ１、ＵＰ２、ＤＮ
１、ＤＮ２にデータを出力する。

【００４６】このデータの出力は、例えば図１９（ａ）
のパターンでは、加算回路１５９より信号線Ｚ８を介し
て１が、垂直エッジデータ重み付け回路１５６より信号
線ＡＤＤを介して１が２入力ＡＮＤ１６４へ入力され信
号線Ｒ１に１が出力される。

【００４７】図１５の信号発生回路では図７の２入力Ａ
ＮＤ１６２〜１６９より８本の信号線Ｌ１、Ｌ２、Ｒ
１、Ｒ２、ＵＰ１、ＵＰ２、ＤＮ１、ＤＮ２を介してデ
ータが入力され、これらのデータに応じて図１６に示す
サンプルウインドウの中央に位置する補整対象の画像デ
ータＤ４に対応する信号を補整し、フリップフロップ４
０５から出力する。

【００４８】この信号の出力は、例えば、図１９（ａ）
のパターンでは信号線Ｒ１のデータが１となり、２入力
ＯＲ４０３を介して信号線Ｃ１に１が出力され、１ラス
タ分の時間を５分割するようなタイミングで発生される
信号（ＨＳＹＮＣ）によってカウントアップされる４ビ
ットカウンタ３７５の出力が“２”を示したときに３入
力ＡＮＤ３７８によって出力される信号（ＥＮ２）との
論理演算結果によって２入力ＡＮＤ３８７より１が出力
され、５入力ＯＲ３９８、３入力ＯＲ４００、２入力Ｏ
Ｒ４０２を介してフリップフロップ４０５においてＶＣ
ＬＫに同期をとられてＶＤＯとして出力される。つまり
図１９（ａ）のパターンでは図２２に示すように１ラス
タのうち中央の５分の１の時間（ＥＮ２の期間）のみＬ
ＥＤが発光し補整用の小ドットを形成する。

【００４９】図２１に、本発明の一実施例における画像
形成装置の１ラスタを形成するための印字動作のタイミ
ングを示す。ここで本発明における一実施例については
１ラスタを５分割して形成するものとして説明を行って
いる。図２３に図７の２入力ＡＮＤ１６２〜１６９より
８本の信号線Ｌ１、Ｌ２、Ｒ１、Ｒ２、ＵＰ１、ＵＰ
２、ＤＮ１、ＤＮ２を介して送られてくるデータに対す
る各補整画像ドット信号の構成のしかた及び実際に印字
させた場合のイメージを示す。また、複数の補整画像ド
ット信号が同時に出力された場合は、それらの出力の論
理和をとり出力する。

【００５０】図２２に補整画像ドット信号に対する画像
データのイメージ図を示す。４０６は黒ドットのイメー
ジ、４０７は白ドットのイメージを示し、４０８は信号
線ＵＰ２のデータが１の場合に対応し、黒ドットの下２
／５ドットが削除されたドット、４１０は信号線ＤＮ２
のデータが１の場合に対応し、黒ドットより上２／５ド
ット削除されたドット、４０９は信号線ＵＰ１のデータ
が１の場合に対応し、白ドットに上２／５ドットが付加
されたドット、４１１は信号線ＤＮ１のデータが１の場
合に対応し、白ドットに下２／５ドットが付加されたド
ット、４１２は信号線Ｌ２のデータが１の場合に対応
し、黒ドットの右２／５ドットが削除されたドット、４
１４は信号線Ｒ２のデータが１の場合に対応し、黒ドッ
トの左２／５ドットが削除されたドット、４１３は信号
線Ｌ１のデータが１の場合に対応し、白ドットに左２／
５ドットが付加されたドット、４１５は信号線Ｒ１のデ
ータが１の場合に対応し、白ドットに右２／５ドットが
付加されたドットを示す。これらの画像データは図１６
に示すサンプルウインドウの中央ドットＤ４に関するエ
ッジによって選別される。

【００５１】本実施例では、ＬＥＤ発光回数を制御する
ことにより、副走査方向の発光時間を制御しており、図
２２の４０８〜４１１に示すようなドットの副走査方向
の追加削除を行っている。しかしながら４１２および、
４１４に示す制御は、ＬＥＤの照射位置を変更する必要
があり、実施することは困難である。このため４１２お
よび、４１４に関しては、４１６に示すように通常のド
ットより発光時間を少なくすることによりドットの径を
小さくすることで対応している。同様に４１３および、
４１５に関しても、ドットの位置の右部あるいは左部に
微小ドットを追加する必要があるが、本実施例では４１
７に示すように発光時間の少ないドットを形成すること
で対応している。

【００５２】本実施例では以上のような構成及び、一連
の動作にて図２４（ａ）および、図２５（ａ）は、図２
４（ｂ）および、図２５（ｂ）のようになり、さらに図
２５（ｂ）においては、印字の解像度および視覚の解像
度により周辺があいまいになるため、視覚上途切れのな
い非常にスムーズな線、つまり図２５（ｃ）の様に画像
データを補整することができる。

【００５３】ここで本実施例においては入力するクロッ
ク（ＣＫＩＮ）の速さを５倍にすることで１ラスタを５
回走査する方式をとったが、図３２に示すタイミング制
御回路においてＳＴＲ１〜４を発生させるクロックのカ
ウント数を各々５分の１にすることでも１ラスタを５回
走査することができ、同じ効果が得られる。

【００５４】

【発明の効果】以上のように本発明の画像形成装置は、
直交マトリクスのドットにより構成された画像の書き込
まれる領域の一部をウィンドウとして設定し、この設定
範囲を領域内で移動させることが可能なウィンドウ設定
手段により設定されたウィンドウ内の所定のドットとそ
の所定のドットに隣接するドットとの画像データの差異
およびその差異の方向とを検出する第１のエッジ検出手
段と、ウィンドウ内で、所定のドット以外の互いに隣接
するドット間の、第１のエッジ検出手段が検出した画像
データの差異およびその差異の方向と同じ方向の差異を
持つエッジを検出する第２のエッジ検出手段と、第２の
エッジ検出手段が検出したウィンドウ内の所定の場所に
位置するエッジを、このエッジの位置に対して特定の関
係を有する位置のエッジのエッジデータにより、第２の
エッジ検出手段が検出したエッジをエッジデータとして
出力するかしないかを制御する選択手段と、第２のエッ
ジ検出手段より出力されたエッジデータに対応するエッ
ジの第１のエッジ検出手段が検出したエッジの位置に対
する位置に応じて所定の値を設定する重み付け手段と、
重み付け手段により設定された所定の値の和を得る演算
手段と、演算手段により得られた値に応じて所定のドッ
トの大きさを変化させる信号を発生する信号発生手段
と、信号発生手段より出力された信号に応じて発光ダイ
オード（以下ＬＥＤと略称する）の発光を制御するＬＥ
Ｄ制御手段とを備えたことにより、サンプルウィンドウ
内の所定のドットとこの所定のドットに隣接するドット
との画像データの差異を検出し、これらの検出結果をも
とに所定のドットの大きさを副走査方向について変える
ことにより補整を行い、ＬＥＤの発光により画像を形成
することができる固定素子であるＬＥＤアレイヘッドに
おいても副走査方向の発光時間を制御することが可能と
なり、品質の高い印字を行うことができる。

【図面の簡単な説明】

【図１】一実施例における画像形成装置のコントローラ
部のブロック図

【図２】本発明の一実施例における画像形成装置のＬＥ
Ｄ制御部のブロック図

【図３】一実施例における画像形成装置のコントローラ
部を構成する補整回路のブロック図

【図４】一実施例における画像形成装置のメモリ回路の
回路図

【図５】一実施例における画像形成装置のサンプルウィ
ンドウ回路の回路図

【図６】一実施例における画像形成装置のメモリコント
ロール回路の回路図

【図７】一実施例における画像形成装置の画像形成装置
のエッジ検出手段、エッジデータ選択手段、重み付け手
段、論理演算手段の簡単な回路図

【図８】一実施例における画像形成装置の垂直エッジ検
出回路の回路図

【図９】一実施例における画像形成装置の垂直エッジデ
ータ選択回路の回路図

【図１０】一実施例における画像形成装置の水平エッジ
検出回路の回路図

【図１１】一実施例における画像形成装置の水平エッジ
データ選択回路の回路図

【図１２】一実施例における画像形成装置の垂直エッジ
データ重み付け回路、水平エッジデータ重み付け回路の
回路図

【図１３】一実施例における画像形成装置の垂直エッジ
データ重み付け回路、水平エッジデータ重み付け回路の
回路図

【図１４】一実施例における画像形成装置の加算回路の
回路図

【図１５】一実施例における画像形成装置の信号発生手
段の回路図

【図１６】一実施例における画像形成装置のサンプルウ
ィンドウ回路のサンプルウィンドウ図

【図１７】（ａ）は一実施例における画像形成装置の垂
直エッジデータの重み付け回路によって、サンプルウィ
ンドウの中央に位置する補整対象の画像ビットマップイ
メージデータの右のエッジの種類によって分類されると
ともに、補整対象の画像ビットマップイメージデータの
右のエッジに対する位置に応じてまとめられる垂直エッ
ジデータの状態図 （ｂ）は一実施例における画像形成装置の垂直エッジデ
ータの重み付け回路によって、サンプルウィンドウの中
央に位置する補整対象の画像ビットマップイメージデー
タの左のエッジの種類によって分類されるとともに、補
整対象の画像ビットマップイメージデータの左のエッジ
に対する位置に応じてまとめられる垂直エッジデータの
状態図

【図１８】（ａ）は一実施例における画像形成装置の水
平エッジデータの重み付け回路によって、サンプルウィ
ンドウの中央に位置する補整対象の画像ビットマップイ
メージデータの下のエッジの種類によって分類されると
ともに、補整対象の画像ビットマップイメージデータの
下のエッジに対する位置に応じてまとめられる水平エッ
ジデータの状態図 （ｂ）は一実施例における画像形成装置の水平エッジデ
ータの重み付け回路によって、サンプルウィンドウの中
央に位置する補整対象の画像ビットマップイメージデー
タの上のエッジの種類によって分類されるとともに、補
整対象の画像ビットマップイメージデータの上のエッジ
に対する位置に応じてまとめられる水平エッジデータの
状態図

【図１９】（ａ）は一実施例における画像形成装置の画
像データのパターン図 （ｂ）は一実施例における画像形成装置の画像データの
パターン図

【図２０】（ａ）は一実施例における画像形成装置の画
像データのパターン図 （ｂ）は一実施例における画像形成装置の画像データの
パターン図

【図２１】一実施例における画像形成装置のタイミング
制御回路のタイムチャート及び１ライン分の画像を示す
図

【図２２】一実施例における画像形成装置の補整画像ド
ット信号に対する画像データのイメージ図

【図２３】一実施例における画像形成装置の信号発生手
段における補整画像ドット信号煮対する画像データの形
成の仕方、及び実際に印字させた場合のイメージを示す
図

【図２４】（ａ）は一実施例における画像形成装置の補
整前の画像ビットマップイメージデータのドット図 （ｂ）は一実施例における画像形成装置の補整後の画像
ビットマップイメージデータのドット図

【図２５】（ａ）は一実施例における画像形成装置の補
整前の画像ビットマップイメージデータのドット図 （ｂ）は一実施例における画像形成装置の補整後の画像
ビットマップイメージデータのドット図 （ｃ）は一実施例における画像形成装置の補整後の画像
ビットマップイメージデータを見た場合のイメージ図

【図２６】従来の画像形成装置の機構部の概略構成図

【図２７】従来の画像形成装置の機構部の要部斜視図

【図２８】従来の画像形成装置の機構部の動作説明図

【図２９】従来の画像形成装置のコントローラ部のブロ
ック図

【図３０】従来の画像形成装置のＬＥＤ制御部のブロッ
ク図

【図３１】従来の画像形成装置のＬＥＤ制御部を構成す
るシリアル−パラレル変換部、一時記憶部、発光部の回
路図

【図３２】従来の画像形成装置のＬＥＤ制御部を構成す
るタイミング制御回路の回路図

【図３３】従来の画像形成装置のタイミング制御回路の
タイムチャート及び１ライン分の画像を示す図

【符号の説明】

１２８ シリアル−パラレル変換部 １２９ 一時記憶部 １３０ 発光部 １３１ タイミング制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/45 2/455 9110−2Ｃ Ｂ４１Ｊ 3/21 Ｌ (72)発明者 真島 裕治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】直交マトリクスのドットにより構成された
   画像の書き込まれる領域の一部をウィンドウとして設定
   し、この設定範囲を前記領域内で移動させることが可能
   なウィンドウ設定手段と、前記ウィンドウ設定手段によ
   り設定されたウィンドウ内の所定のドットと前記所定の
   ドットに隣接するドットとの画像データの差異およびそ
   の差異の方向とを検出する第１のエッジ検出手段と、前
   記ウィンドウ内で、前記所定のドット以外の互いに隣接
   するドット間の、前記第１のエッジ検出手段が検出した
   画像データの差異およびその差異の方向と同じ方向の差
   異を持つエッジを検出する第２のエッジ検出手段と、前
   記第２のエッジ検出手段が検出した前記ウィンドウ内の
   所定の場所に位置するエッジを、このエッジの位置に対
   して特定の関係を有する位置のエッジのエッジデータに
   より、前記第２のエッジ検出手段が検出したエッジをエ
   ッジデータとして出力するかしないかを制御する選択手
   段と、前記第２のエッジ検出手段より出力されたエッジ
   データに対応するエッジの前記第１のエッジ検出手段が
   検出したエッジの位置に対する位置に応じて所定の値を
   設定する重み付け手段と、前記重み付け手段により設定
   された所定の値の和を得る演算手段と、前記演算手段に
   より得られた値に応じて前記所定のドットの大きさを変
   化させる信号を発生する信号発生手段と、前記信号発生
   手段より出力された信号に応じて発光ダイオードの発光
   を制御し、画像を形成する発光ダイオード制御手段とを
   備えたことを特徴とする画像形成装置。
2. 【請求項２】前記発光ダイオード制御手段は前記信号発
   生手段より出力された同一の画像情報で前記発光ダイオ
   ードの発光を複数回繰り返すことにより１ラインを形成
   するように制御を行うことを特徴とする請求項１に記載
   の画像形成装置。