JPH06176562A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06176562A JPH06176562A JP4326653A JP32665392A JPH06176562A JP H06176562 A JPH06176562 A JP H06176562A JP 4326653 A JP4326653 A JP 4326653A JP 32665392 A JP32665392 A JP 32665392A JP H06176562 A JPH06176562 A JP H06176562A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer gate
- input
- read
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 シリアル入出力ポートを有する半導体記憶装
置の高速化および低消費電力化を図る。 【構成】 メモリ部１と、外部からシリアルに入力され
るデータをパラレルに変換するデータ入力部９と、この
データ入力部９でパラレルに変換したデータが順次入力
されるライトデータレジスタ５と、このライトデータレ
ジスタ５からのデータを前記メモリ部１に転送するライ
ト転送ゲート６と、前記メモリ部からのデータを転送す
るリード転送ゲート８と、このリード転送ゲート８を介
して前記メモリ部１からのデータが転送されるリードデ
ータレジスタ７と、このリードデータレジスタ７からパ
ラレルに入力されるデータをシリアルに変換するデータ
出力部１０とを備えている。
置の高速化および低消費電力化を図る。 【構成】 メモリ部１と、外部からシリアルに入力され
るデータをパラレルに変換するデータ入力部９と、この
データ入力部９でパラレルに変換したデータが順次入力
されるライトデータレジスタ５と、このライトデータレ
ジスタ５からのデータを前記メモリ部１に転送するライ
ト転送ゲート６と、前記メモリ部からのデータを転送す
るリード転送ゲート８と、このリード転送ゲート８を介
して前記メモリ部１からのデータが転送されるリードデ
ータレジスタ７と、このリードデータレジスタ７からパ
ラレルに入力されるデータをシリアルに変換するデータ
出力部１０とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は映像専用メモリ等のシ
リアルパラレル変換機能を有する半導体記憶装置に関す
るものである。
リアルパラレル変換機能を有する半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】半導体記憶装置の高集積化に対する改
善、工夫には様々なものがあるが、特にシリアル入出力
ポートを有し、映像信号など高速動作を必要とする処理
に使われる半導体記憶装置に関しては、その高速動作に
よる大消費電力をいかに低減するか、またその高速動作
をいかに安定して実現するかは、大きな問題と言える。
善、工夫には様々なものがあるが、特にシリアル入出力
ポートを有し、映像信号など高速動作を必要とする処理
に使われる半導体記憶装置に関しては、その高速動作に
よる大消費電力をいかに低減するか、またその高速動作
をいかに安定して実現するかは、大きな問題と言える。
【０００３】従来のシリアル入出力ポートを有する半導
体記憶装置の構成図を図４に示す。図４において、１１
はメモリ部、１２はシリアルパラレル変換部、１３はパ
ラレルシリアル変換部、１４は転送ゲート制御回路、１
５はライトデータレジスタ、１６はライト転送ゲート、
１７はリードデータレジスタ、１８はリード転送ゲート
である。
体記憶装置の構成図を図４に示す。図４において、１１
はメモリ部、１２はシリアルパラレル変換部、１３はパ
ラレルシリアル変換部、１４は転送ゲート制御回路、１
５はライトデータレジスタ、１６はライト転送ゲート、
１７はリードデータレジスタ、１８はリード転送ゲート
である。
【０００４】このように構成された半導体記憶装置につ
いて、以下その動作を説明する。外部から入力されたデ
ータは、転送ゲート制御回路４の制御によりライトデー
タレジスタ５に蓄えられる。つぎに、ライトデータレジ
スタ５にデータがすべて蓄えられると、転送ゲート制御
回路４の制御によりライト転送ゲート６が開き、ライト
データレジスタ５のデータが一度にメモリ部１に書き込
まれる。
いて、以下その動作を説明する。外部から入力されたデ
ータは、転送ゲート制御回路４の制御によりライトデー
タレジスタ５に蓄えられる。つぎに、ライトデータレジ
スタ５にデータがすべて蓄えられると、転送ゲート制御
回路４の制御によりライト転送ゲート６が開き、ライト
データレジスタ５のデータが一度にメモリ部１に書き込
まれる。
【０００５】リード動作の場合、転送ゲート制御回路４
の制御により、リード転送ゲート８が開きメモリ部１か
らリードデータレジスタ７に一度にデータが転送され
る。つぎに、転送ゲート制御回路４の制御によりリード
データレジスタ７のデータが順次外部に出力される。
の制御により、リード転送ゲート８が開きメモリ部１か
らリードデータレジスタ７に一度にデータが転送され
る。つぎに、転送ゲート制御回路４の制御によりリード
データレジスタ７のデータが順次外部に出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、この構
成では、高速高周波で入力されるデータがそのままの速
度でライトデータレジスタ５に入力されるため、ライト
データレジスタ５および転送ゲート制御回路４は入力さ
れるデータに同期した高速動作を必要とする。また同様
に、高速高周波でデータを出力するため、リードデータ
レジスタ７も高速動作が必要になる。このため動作限界
は、これらの回路に律束され従来の技術では２０ＭHzか
ら３０ＭHzが限界であり、ハイビジョン映像信号など３
０ＭHzを超える信号を処理するのは困難である。
成では、高速高周波で入力されるデータがそのままの速
度でライトデータレジスタ５に入力されるため、ライト
データレジスタ５および転送ゲート制御回路４は入力さ
れるデータに同期した高速動作を必要とする。また同様
に、高速高周波でデータを出力するため、リードデータ
レジスタ７も高速動作が必要になる。このため動作限界
は、これらの回路に律束され従来の技術では２０ＭHzか
ら３０ＭHzが限界であり、ハイビジョン映像信号など３
０ＭHzを超える信号を処理するのは困難である。
【０００７】この発明は、高速処理と低消費電力化を実
現する半導体記憶装置を提供することを目的とする。
現する半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明の半導体記憶装
置は、メモリ部と、外部からシリアルに入力されるデー
タをパラレルに変換するデータ入力部と、このデータ入
力部でパラレルに変換したデータが順次入力されるライ
トデータレジスタと、このライトデータレジスタからの
データを前記メモリ部に転送するライト転送ゲートと、
前記メモリ部からのデータを転送するリード転送ゲート
と、このリード転送ゲートを介して前記メモリ部からの
データが転送されるリードデータレジスタと、このリー
ドデータレジスタからパラレルに入力されるデータをシ
リアルに変換するデータ出力部とを備えている。
置は、メモリ部と、外部からシリアルに入力されるデー
タをパラレルに変換するデータ入力部と、このデータ入
力部でパラレルに変換したデータが順次入力されるライ
トデータレジスタと、このライトデータレジスタからの
データを前記メモリ部に転送するライト転送ゲートと、
前記メモリ部からのデータを転送するリード転送ゲート
と、このリード転送ゲートを介して前記メモリ部からの
データが転送されるリードデータレジスタと、このリー
ドデータレジスタからパラレルに入力されるデータをシ
リアルに変換するデータ出力部とを備えている。
【０００９】
【作用】この構成によって、データ入力部ではスイッチ
切り替えによるシリアルパラレルデータ変換を行い並行
処理を行うことで、またデータ出力部ではスイッチ切り
替えによるパラレルシリアルデータ変換を行うことで、
外部の高速高周波のデータに同期させて動作するのは、
データ入力部、データ出力部だけとなり、内部動作の余
裕が確保できるため高速動作を実現でき、また低消費電
力化も実現することができる。
切り替えによるシリアルパラレルデータ変換を行い並行
処理を行うことで、またデータ出力部ではスイッチ切り
替えによるパラレルシリアルデータ変換を行うことで、
外部の高速高周波のデータに同期させて動作するのは、
データ入力部、データ出力部だけとなり、内部動作の余
裕が確保できるため高速動作を実現でき、また低消費電
力化も実現することができる。
【００１０】
【実施例】以下この発明の一実施例について図面を参照
しながら説明する。図１はこの発明の半導体記憶装置の
一実施例のブロック図である。図において、１はメモリ
部、２はシリアルパラレル変換部、３はパラレルシリア
ル変換部、４は転送ゲート制御回路、５はライトデータ
レジスタ、６はライト転送ゲート、７はリードデータレ
ジスタ、８はリード転送ゲート、９はデータ入力部、１
０はデータ出力部である。
しながら説明する。図１はこの発明の半導体記憶装置の
一実施例のブロック図である。図において、１はメモリ
部、２はシリアルパラレル変換部、３はパラレルシリア
ル変換部、４は転送ゲート制御回路、５はライトデータ
レジスタ、６はライト転送ゲート、７はリードデータレ
ジスタ、８はリード転送ゲート、９はデータ入力部、１
０はデータ出力部である。
【００１１】図２はデータ入力部９の回路図、図３はデ
ータ出力部１０の回路図である。このように構成された
半導体記憶装置について以下その動作を説明する。デー
タ書き込み動作の場合、外部から入力されたデータはデ
ータ入力部９に入力される。データ入力部９は、例えば
図２に示すような回路でありシリアルに入力されるデー
タをスイッチ切り替えによりパラレルに変換する。
ータ出力部１０の回路図である。このように構成された
半導体記憶装置について以下その動作を説明する。デー
タ書き込み動作の場合、外部から入力されたデータはデ
ータ入力部９に入力される。データ入力部９は、例えば
図２に示すような回路でありシリアルに入力されるデー
タをスイッチ切り替えによりパラレルに変換する。
【００１２】このため高速高周波なシリアルのデータ
は、この回路ではスイッチ切り替え回路の構成が４段で
あるから１／４の周波数に減速される。もちろんスイッ
チ切り替え回路の構成を３段、５段などに変えれば、周
波数はそれぞれ１／３，１／５の周波数に減速される。
データ入力部９により１／４の周波数に減速されたデー
タを平行処理で順次ライトデータレジスタ５に蓄える。
ライトデータレジスタ５にデータが全て蓄えられると転
送ゲート制御回路４の制御によりライト転送ゲート６を
介してライトデータレジスタ５のデータが一度にメモリ
部１に書き込まれる。
は、この回路ではスイッチ切り替え回路の構成が４段で
あるから１／４の周波数に減速される。もちろんスイッ
チ切り替え回路の構成を３段、５段などに変えれば、周
波数はそれぞれ１／３，１／５の周波数に減速される。
データ入力部９により１／４の周波数に減速されたデー
タを平行処理で順次ライトデータレジスタ５に蓄える。
ライトデータレジスタ５にデータが全て蓄えられると転
送ゲート制御回路４の制御によりライト転送ゲート６を
介してライトデータレジスタ５のデータが一度にメモリ
部１に書き込まれる。
【００１３】データ読み出し動作の場合、転送ゲート制
御回路４の制御により、リード転送ゲート８を介してメ
モリ部１からリードデータレジスタ７に一度にデータが
転送される。つぎに、リードデータレジスタ７から順次
４データずつデータ出力部１０に出力する。データ出力
部１０は、例えば図３に示すような回路であり、４個の
パラレルに入力されるデータをスイッチ切り替えにより
シリアルに変換する。このため、内部では外部の入力デ
ータの１／４の周波数に減速されていたデータを、外部
の入力データと同速のデータに変換して出力する。
御回路４の制御により、リード転送ゲート８を介してメ
モリ部１からリードデータレジスタ７に一度にデータが
転送される。つぎに、リードデータレジスタ７から順次
４データずつデータ出力部１０に出力する。データ出力
部１０は、例えば図３に示すような回路であり、４個の
パラレルに入力されるデータをスイッチ切り替えにより
シリアルに変換する。このため、内部では外部の入力デ
ータの１／４の周波数に減速されていたデータを、外部
の入力データと同速のデータに変換して出力する。
【００１４】以上のようにこの実施例によれば、データ
入力部で１対４のシリアルパラレル変換、データ出力部
で４対１のパラレルシリアル変換を行い内部の処理を平
行処理で行うことにより、外部との高速高周波なデータ
の入出力に対して、内部では、データ入力部およびデー
タ出力部の１／４の速度で動作させれば良く、安定動作
が実現できる。また、外部との高速高周波データの入出
力に対して１／４の速度で動作させるため、同時に低消
費電力化が実現できる。
入力部で１対４のシリアルパラレル変換、データ出力部
で４対１のパラレルシリアル変換を行い内部の処理を平
行処理で行うことにより、外部との高速高周波なデータ
の入出力に対して、内部では、データ入力部およびデー
タ出力部の１／４の速度で動作させれば良く、安定動作
が実現できる。また、外部との高速高周波データの入出
力に対して１／４の速度で動作させるため、同時に低消
費電力化が実現できる。
【００１５】
【発明の効果】この発明の半導体記憶装置によれば、デ
ータ入力部で、外部からシリアルに入力されるデータを
パラレルに変換し後の処理を平行処理で行う。またデー
タ出力部では、パラレルに入力されたデータをシリアル
に変換することにより、外部との高速高周波データの入
出力に対して、内部では、データ入力部およびデータ出
力部よりも低速で動作させれば良く、したがって安定動
作が実現できる。また、外部との高速高周波データの入
出力に対して低速で動作させるため同時に低消費電力化
が実現できる。
ータ入力部で、外部からシリアルに入力されるデータを
パラレルに変換し後の処理を平行処理で行う。またデー
タ出力部では、パラレルに入力されたデータをシリアル
に変換することにより、外部との高速高周波データの入
出力に対して、内部では、データ入力部およびデータ出
力部よりも低速で動作させれば良く、したがって安定動
作が実現できる。また、外部との高速高周波データの入
出力に対して低速で動作させるため同時に低消費電力化
が実現できる。
【図１】この発明の半導体記憶装置の一実施例のブロッ
ク図である。
ク図である。
【図２】この発明の一実施例のデータ入力部の回路図で
ある。
ある。
【図３】この発明の一実施例のデータ出力部の回路図で
ある。
ある。
【図４】従来のシリアル入出力ポートを有する半導体記
憶装置のブロック図である。
憶装置のブロック図である。
１ メモリ部 ２ シリアルパラレル変換部 ３ パラレルシリアル変換部 ４ 転送ゲート制御回路 ５ ライトデータレジスタ ６ ライト転送ゲート ７ リードデータレジスタ ８ リード転送ゲート ９ データ入力部 １０ データ出力部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳瀬 克典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 堀川 じゅん 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山岡 邦吏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (1)
- 【請求項１】 メモリ部と、外部からシリアルに入力さ
れるデータをパラレルに変換するデータ入力部と、この
データ入力部でパラレルに変換したデータが順次入力さ
れるライトデータレジスタと、このライトデータレジス
タからのデータを前記メモリ部に転送するライト転送ゲ
ートと、前記メモリ部からのデータを転送するリード転
送ゲートと、このリード転送ゲートを介して前記メモリ
部からのデータが転送されるリードデータレジスタと、
このリードデータレジスタからパラレルに入力されるデ
ータをシリアルに変換するデータ出力部とを備えた半導
体記憶装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326653A JPH06176562A (ja) | 1992-12-07 | 1992-12-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326653A JPH06176562A (ja) | 1992-12-07 | 1992-12-07 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176562A true JPH06176562A (ja) | 1994-06-24 |
Family
ID=18190179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326653A Pending JPH06176562A (ja) | 1992-12-07 | 1992-12-07 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009230548A (ja) * | 2008-03-24 | 2009-10-08 | Hitachi Ltd | 情報処理装置と情報処理方法およびストレージシステム |
-
1992
- 1992-12-07 JP JP4326653A patent/JPH06176562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009230548A (ja) * | 2008-03-24 | 2009-10-08 | Hitachi Ltd | 情報処理装置と情報処理方法およびストレージシステム |
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