JPH05314760A - ラインメモリ用半導体装置 - Google Patents
ラインメモリ用半導体装置Info
- Publication number
- JPH05314760A JPH05314760A JP4116340A JP11634092A JPH05314760A JP H05314760 A JPH05314760 A JP H05314760A JP 4116340 A JP4116340 A JP 4116340A JP 11634092 A JP11634092 A JP 11634092A JP H05314760 A JPH05314760 A JP H05314760A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- data
- output
- input
- speed ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 シフトレジスタと低速ＲＡＭを内蔵し、外部
データをシフトレジスタに取り込み、シフトレジスタに
データがセットされると、低速ＲＡＭに転送し、また低
速ＲＡＭのデータをシフトレジスタに転送し、シフトレ
ジスタから外部へ出力する。このことにより入力、出力
データは、シフトレジスタが動作可能な高い周波数で動
作し、低速ＲＡＭを使用しても高速のラインメモリ用半
導体装置が実現できる。 【構成】 入力端子１１からシリアルデータの信号Ｓｉ
Ｎが入力用シフトレジスタ３、４に入力され、データが
全てセットされると、低速ＲＡＭ１にセットされ、低速
ＲＡＭ１の出力が出力用シフトレジスタ５、６にセット
され、コンプレックス回路９を介して、出力端子１２か
らシリアルデータの信号ＳＯＵＴが出力される。
データをシフトレジスタに取り込み、シフトレジスタに
データがセットされると、低速ＲＡＭに転送し、また低
速ＲＡＭのデータをシフトレジスタに転送し、シフトレ
ジスタから外部へ出力する。このことにより入力、出力
データは、シフトレジスタが動作可能な高い周波数で動
作し、低速ＲＡＭを使用しても高速のラインメモリ用半
導体装置が実現できる。 【構成】 入力端子１１からシリアルデータの信号Ｓｉ
Ｎが入力用シフトレジスタ３、４に入力され、データが
全てセットされると、低速ＲＡＭ１にセットされ、低速
ＲＡＭ１の出力が出力用シフトレジスタ５、６にセット
され、コンプレックス回路９を介して、出力端子１２か
らシリアルデータの信号ＳＯＵＴが出力される。
Description
【０００１】
【産業上の利用分野】この発明は、高速動作可能なライ
ンメモリ用半導体装置に関する。
ンメモリ用半導体装置に関する。
【０００２】
【従来の技術】従来、ラインメモリは高速動作可能なＤ
ＲＡＭで構成されており、ＤＲＡＭのアクセススピード
がラインメモリのスピードを決定していた。
ＲＡＭで構成されており、ＤＲＡＭのアクセススピード
がラインメモリのスピードを決定していた。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術の
ラインメモリは、高速動作可能なＤＲＡＭの技術が必要
で、その技術なしには、高速ラインメモリ用半導体装置
を実現できないという欠点があった。この発明は、従来
のこのような欠点を解決するためにシフトレジスタを低
速ＲＡＭの前後に接続することによって、ラインメモリ
の高速化を目的としている。
ラインメモリは、高速動作可能なＤＲＡＭの技術が必要
で、その技術なしには、高速ラインメモリ用半導体装置
を実現できないという欠点があった。この発明は、従来
のこのような欠点を解決するためにシフトレジスタを低
速ＲＡＭの前後に接続することによって、ラインメモリ
の高速化を目的としている。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、この発明は入力用レジスタと出力用レジスタと低速
ＲＡＭを内蔵し、入力データを入力用シフトレジスタに
取り込み、入力用シフトレジスタに、データがセットさ
れると低速ＲＡＭに書き込み、低速ＲＡＭのデータを出
力用シフトレジスタに読み出し、出力用シフトレジスタ
はデータをシリアルに出力するようにした。
に、この発明は入力用レジスタと出力用レジスタと低速
ＲＡＭを内蔵し、入力データを入力用シフトレジスタに
取り込み、入力用シフトレジスタに、データがセットさ
れると低速ＲＡＭに書き込み、低速ＲＡＭのデータを出
力用シフトレジスタに読み出し、出力用シフトレジスタ
はデータをシリアルに出力するようにした。
【０００５】
【作用】ラインメモリ用半導体装置の書き込み動作は、
入力データを入力用シフトレジスタに取り込み、入力用
レジスタにデータがセットされると別の入力用シフトレ
ジスタに切り換えて、入力データを取り込みその間にデ
ータがセットされた入力用シフトレジスタを低速ＲＡＭ
に書き込む。さらに別の入力用シフトレジスタにデータ
がセットされたらデータを低速ＲＡＭに書き込み終了し
た入力用シフトレジスタに切り換えて入力データの取り
込みを行う。ラインメモリ用半導体装置の読み出し動作
は、低速ＲＡＭのデータを出力用シフトレジスタに読み
出し、出力用レジスタはシリアルにデータを出力する。
その間に別の出力用シフトレジスタに低速ＲＡＭのデー
タを読み出す。
入力データを入力用シフトレジスタに取り込み、入力用
レジスタにデータがセットされると別の入力用シフトレ
ジスタに切り換えて、入力データを取り込みその間にデ
ータがセットされた入力用シフトレジスタを低速ＲＡＭ
に書き込む。さらに別の入力用シフトレジスタにデータ
がセットされたらデータを低速ＲＡＭに書き込み終了し
た入力用シフトレジスタに切り換えて入力データの取り
込みを行う。ラインメモリ用半導体装置の読み出し動作
は、低速ＲＡＭのデータを出力用シフトレジスタに読み
出し、出力用レジスタはシリアルにデータを出力する。
その間に別の出力用シフトレジスタに低速ＲＡＭのデー
タを読み出す。
【０００６】
【実施例】図１に本発明のラインメモリ用半導体装置の
実施例を示す。図１において、ラインメモリ用半導体装
置の書き込みは、入力端子１１に図２に示すシリアルデ
ータＤ０からＤｎを有するシリアルデータ信号ＳｉＮが
入力され、入力端子１１に接続されたｎビット入力用シ
フトレジスタ３のＤ端子に入力される。入力端子１０に
クロック信号ＣＬＫが入力され、図２のタイムチャート
の示すように、入力端子１０に接続された制御回路２か
らクロック信号ＣＬＫｉＮ１、ＣＬＫｉＮ２がｎビット
入力用シフトレジスタ３とｎビット入力用シフトレジス
タ４に入力され、クロック信号ＣＬＫＯＵＴ１、ＣＬＫ
ＯＵＴ２がｎビット出力用シフトレジスタ５とｎビット
出力用シフトレジスタ６に入力される。
実施例を示す。図１において、ラインメモリ用半導体装
置の書き込みは、入力端子１１に図２に示すシリアルデ
ータＤ０からＤｎを有するシリアルデータ信号ＳｉＮが
入力され、入力端子１１に接続されたｎビット入力用シ
フトレジスタ３のＤ端子に入力される。入力端子１０に
クロック信号ＣＬＫが入力され、図２のタイムチャート
の示すように、入力端子１０に接続された制御回路２か
らクロック信号ＣＬＫｉＮ１、ＣＬＫｉＮ２がｎビット
入力用シフトレジスタ３とｎビット入力用シフトレジス
タ４に入力され、クロック信号ＣＬＫＯＵＴ１、ＣＬＫ
ＯＵＴ２がｎビット出力用シフトレジスタ５とｎビット
出力用シフトレジスタ６に入力される。
【０００７】クロック信号ＣＬＫｉＮ１に同期してシフ
トされるｎビット入力用シフトレジスタ３がセットされ
たら信号ＳｉＮはｎビット入力用シフトレジスタ４に入
力され、信号ＣＬＫｉＮ２に同期してシフトされる。ク
ロック信号ＣＬＫｉＮ１、ＣＬＫｉＮ２は図２に示すよ
うにｎクロックごとに切り換わる。ｎビット入力用シフ
トレジスタ４にシリアルデータ信号ＳｉＮが入力されて
いる間にｎビット入力用シフトレジスタ３のｎビットデ
ータは、ｎビットコンプレックス回路７に入力され、ｎ
ビットコンプレックス回路７の出力が低速ＲＡＭ１に書
き込まれる。ラインメモリ用半導体装置の読み出しは、
低速ＲＡＭ１のｎビットデータが、ｎビットコンプレッ
クス回路８を介して、ｎビット出力用シフトレジスタ５
に読み出され、信号ＣＬＫＯＵＴ１に同期してｎビット
出力用シフトレジスタ５の出力がコンプレックス回路９
を介して出力端子１２に出力される。
トされるｎビット入力用シフトレジスタ３がセットされ
たら信号ＳｉＮはｎビット入力用シフトレジスタ４に入
力され、信号ＣＬＫｉＮ２に同期してシフトされる。ク
ロック信号ＣＬＫｉＮ１、ＣＬＫｉＮ２は図２に示すよ
うにｎクロックごとに切り換わる。ｎビット入力用シフ
トレジスタ４にシリアルデータ信号ＳｉＮが入力されて
いる間にｎビット入力用シフトレジスタ３のｎビットデ
ータは、ｎビットコンプレックス回路７に入力され、ｎ
ビットコンプレックス回路７の出力が低速ＲＡＭ１に書
き込まれる。ラインメモリ用半導体装置の読み出しは、
低速ＲＡＭ１のｎビットデータが、ｎビットコンプレッ
クス回路８を介して、ｎビット出力用シフトレジスタ５
に読み出され、信号ＣＬＫＯＵＴ１に同期してｎビット
出力用シフトレジスタ５の出力がコンプレックス回路９
を介して出力端子１２に出力される。
【０００８】ｎビット出力用シフトレジスタ５がシリア
ル出力している間に、次のｎビットデータが低速ＲＡＭ
１からｎビットコンプレックス回路８を介してｎビット
出力用シフトレジスタ６に読み出され、その後、ｎビッ
トシフトレジスタ５のデータが全てシフトされると信号
ＣＬＫＯＵＴ２に同期してｎビット出力用シフトレジス
タ６の出力が、コンプレックス回路９を介して出力端子
に出力される。
ル出力している間に、次のｎビットデータが低速ＲＡＭ
１からｎビットコンプレックス回路８を介してｎビット
出力用シフトレジスタ６に読み出され、その後、ｎビッ
トシフトレジスタ５のデータが全てシフトされると信号
ＣＬＫＯＵＴ２に同期してｎビット出力用シフトレジス
タ６の出力が、コンプレックス回路９を介して出力端子
に出力される。
【０００９】
【発明の効果】以上説明したようにこの発明は、低速Ｒ
ＡＭのアクセスをｎビットに１回にすることにより、低
速ＲＡＭを使用してもラインメモリ用半導体装置の高速
動作を可能にする効果がある。
ＡＭのアクセスをｎビットに１回にすることにより、低
速ＲＡＭを使用してもラインメモリ用半導体装置の高速
動作を可能にする効果がある。
【図１】本発明によるラインメモリ用半導体装置の概略
図である。
図である。
【図２】図１に示すラインメモリ用半導体装置のタイム
チャートである。
チャートである。
１ 低速ＲＡＭ ２ 制御回路 ３、４ ｎビット入力用シフトレジスタ ５、６ ｎビット出力用シフトレジスタ ７、８ ｎビットコンプレックス回路 ９ コンプレックス回路 １０、１１ 入力端子 １２ 出力端子
Claims (1)
- 【請求項１】 複数の入力用シフトレジスタと、前記シ
フトレジスタの出力を切り換えるコンプレックス回路
と、前記コンプレックス回路の出力を入力する低速ＲＡ
Ｍと、前記低速ＲＡＭの出力を選択的に入力する複数の
出力用シフトレジスタと、前記シフトレジスタの出力を
切り換えるコンプレックス回路と、制御用のクロック信
号を発生する制御回路とからなるラインメモリ用半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116340A JPH05314760A (ja) | 1992-05-08 | 1992-05-08 | ラインメモリ用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116340A JPH05314760A (ja) | 1992-05-08 | 1992-05-08 | ラインメモリ用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314760A true JPH05314760A (ja) | 1993-11-26 |
Family
ID=14684529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116340A Pending JPH05314760A (ja) | 1992-05-08 | 1992-05-08 | ラインメモリ用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314760A (ja) |
-
1992
- 1992-05-08 JP JP4116340A patent/JPH05314760A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100694440B1 (ko) | 반도체기억장치 | |
| JPH11176164A (ja) | 半導体メモリ装置のデータマスキング方法とその回路、及び該回路を有する半導体メモリ装置 | |
| US20040098517A1 (en) | System and method for serial-to-parallel and/or parallel-to-serial data conversion | |
| JP2002216479A (ja) | クワッドデータレートシンクロナス半導体メモリ装置の駆動方法及び駆動回路 | |
| JP2947664B2 (ja) | 画像専用半導体記憶装置 | |
| KR100260851B1 (ko) | 고속 판독-수정-기입 기능을 갖는 반도체 메모리장치 | |
| JPH11328997A (ja) | 半導体メモリ装置及びバーイン試験方法 | |
| JPH05314760A (ja) | ラインメモリ用半導体装置 | |
| KR100282519B1 (ko) | 플래시 메모리의 데이터 리드속도 향상회로 | |
| KR100211770B1 (ko) | 버스트 어드레스 레지스터 | |
| JPH0614003A (ja) | データ処理回路 | |
| JP3057728B2 (ja) | 半導体記憶装置 | |
| JPH04360425A (ja) | 半導体記憶装置 | |
| JP3116361B2 (ja) | カラーパレット装置 | |
| JPS63311697A (ja) | 半導体記憶装置 | |
| JPH0765569A (ja) | サブレジスタ回路 | |
| JPS62236195A (ja) | メモリ装置 | |
| JPH04209399A (ja) | メモリ回路 | |
| JPH0628151A (ja) | シリアルデータのパラレルラッチ回路 | |
| KR20020028413A (ko) | 직렬 어드레스 인터페이스 메모리 장치 | |
| JPH0514329A (ja) | バースト信号受信回路 | |
| JPS59122116A (ja) | デイジタル遅延回路 | |
| KR20010025821A (ko) | 반도체 메모리 장치의 컬럼 어드레스 버퍼와, 우수 및 기수 컬럼 어드레스 발생방법 | |
| JPH05181812A (ja) | Ｍｐｕ間通信回路 | |
| JPH03263686A (ja) | 半導体記憶装置 |