JPS598917B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、充分簡易化して構成することができ、スタ
ティックおよびダイナミックのシフトレジスタとして切
換設定できるようにする記憶装置に関する。

情報の記憶装置としてシフトレジスタが使用されている
。

このシフトレジスタは、１ビットの情報を書き込み記憶
保持し、さらに出力する記憶体を多数個直列的に配置し
、直列ビット情報を直列状の記憶体に対して順次送り込
みシフトし、書き込み、記憶体数に対応したビット数の
情報を記憶するように構成するものである。上記シフト
レジスタを構成する記憶体はその機能により、ダイナミ
ックシフトレジスタおよびスタティックシフトレジスタ
と呼ばれる２種類のシフトレジスタがあり、各々一長一
短を有するものである。

すなわち、ダ４ナミソクシフトレジスタは、ごく短い時
間、情報を記憶できるような非常に簡単な機能を有する
記憶体とし、クロックパルスにより連続的に記憶体を駆
動し、情報を順次シフトすることにより情報を保存する
。したがつて、情報をこのダイナミックシフトレジスタ
内に記憶しておくには、出力端子を入力端子に結び、シ
フトされる情報を常に循環させなければならない。この
ため、記憶されている情報を読み出したり、またその情
報につづけて新しい情報を書き込めるのは、記憶されて
いる情報がレジスタ内の特定位置にある時だけである。
したがつて、大容量のダイナミックシフトレジスタとし
た場合には、各記憶体が非常に簡単な構成であるため、
集積化は容易であるが、情報の読み出し、書き込峙”御
に時間を要するようになる。これに反して、スタティッ
クシフトレジスタは、各記憶体をシフト指令がない限り
記憶体相互間で記憶情報の伝送を行なわず、それぞれの
記憶体で情報を記憶保持するもので、情報を静止して記
憶することができるものであるが、記憶体の構成は記憶
保存機能をもたせるために複雑化する。

すなわち、情報は静上記憶できるものであるため、シフ
トレジスタを大容量にしても情報の書き込み、読み出し
が速やかに処理できる利点を有する。しかし、各々の記
憶体が複雑な構成となるものであるため、シフトレジス
タの容量増大に大きな障害があり、特にシフトレジスタ
を集積化する場合に大きな問題となる。この発明は上記
のような点に鑑みなされたもので、使用素子数を減じて
シフトレジスタの大容量化にも効適なものとすることが
できるばかりか、ダイナミツク、スタテイツクに制御状
態を簡単に変換することができ、且つ入出力タイミング
制御等も簡単に行ない得るようにする記憶装置を提供し
ようとするものである。

以下図面を参照してこの発明の一実施例を説明する。

第１図はその構成を示したもので、複数の記憶単体１１
ａ，１１ｂ・・・・・・を直列状に配置して１連のシフ
トレジスタを構成するもので、各記憶単体１１ａ，１１
ｂ・・−１１ま、それぞれ１バイト例えば４ビツトの記
憶容量に設定される。七して、この各記憶単体１１ａ，
１１ｂ・・・の相互間および先頭部には切換回路１２ａ
．１２ｂ・・・が設けられるもので、入力データは切換
回路１２ａを介して記憶単体１１ａに結合され、記憾単
体１１ａからの出力情報は切換回路１２ｂを介して記憶
単体１１ｂに伝送されるように、順次切換回路１２ａ，
１２ｂ・・・を介して記憶単体１１ａ，１１ｂ・・・が
直列状に接続されるようにする。また、上記切換回路１
２ａ，１２ｂ・・・は伝送される情報を上記のように次
段に直列的に導くと共に、それぞれ対応する記憶単体１
１ａ，１１ｂ・・・の出力側からの情報の結合されるシ
フト循環回路１３ａ，１３ｂ・・・からの情報を選択し
、対応する記憶単体１１＆，１１ｂ・・・の入力側に帰
還させるように切換制御されるものである。ここで、記
憶単体１１ａ，１１ｂ・・・には、それぞれクロツク発
振器１４からのクロツク信号が結合され、このクロツク
信号によつてそれぞれ内部のビツト情報をシフト制御さ
れるようにするものである。

また、このクロツク発振器１４からのクロック信号は、
記憶単体１１ａ，１１ｂ・・・の記憶容量（４ビツト）
に対応した４進のカウンタ１５に計数歩進信号として結
合され、このカウンタ１５の４計数毎のキヤリ一信号は
アンド回路１６に供給する。このアンド回路１６はデー
タ入力指令によつてゲートが開かれ、その出力信号によ
つてフリツプフロツプ回路１７をセツトする。このフリ
ップフロップ回路１７は、データ入力終了によりセツト
されるもので、そのセツト時にはカウンタ１５に対して
りセツト指令を与え、且つ切換回路１２ａ，１２ｂ・・
・に対して記憶単体１１ａ，１１ｂ・・・を直列状に接
続↑仝切換接続指令を出すものである。同時に、プ覆ツ
プフロツプ回路１７はそのセツト時にデータ入力指示を
発生し、外部からの入力データを切換回路１２ａに対し
て入力させるように指令制御する。すなわち、上記のよ
うに構成される装置において、データ入力指令の無い状
態では、フリツプフロツプ回路１７がりセツト設定され
、カウンタ１５はクロツク発振器１４からのクロツク信
号を計数していると共に、各記憶単体１１ａ，１１ｂ・
・・もクロツク信号により駆動されている。

この場合、フリツブフロツプ回路１７がりセツトされる
ので、切換回路１２ａ，１２ｂ・・・はシフト循環回路
１３ａ，１３ｂ・・・を選択接続するように切換設定さ
れるもので、各記憶単体１１ａ，１１ｂ・・・の記憶情
報はシフト循環回路１３ａ，１３ｂ・・・をそれぞれ介
して循環され、バイト単位に記憶保持されるようになる
。ずなわち、スタイツクな記憶装置として作動する。そ
して、このような記憶装置に対してデータ入力を行なう
場合には、まずデータ入力指令を与えアンド回路１６に
ゲート信号を与える。

そして、各記憶単体１１ａ，１１ｂ・・・で、記憶情報
の先頭が出力側にあり、後尾が入力側にあるタイミング
で発生するカウンタ１５からのキヤリ一信号でフリツプ
フロツプ回路１７がセツトされ、切換回路１２ａ，１２
ｂ・・・に直列接続指令を与え、データ入力指示により
入力データを入力側切換回路１２ａに結合するようにな
るものである。すなわち、各記憶単体１１ａ，１１ｂ・
・・に記憶された情報は、直列ビツト情報として順次ク
ロツク信号によりシフト伝送されるようになると共に、
新しい入力データがその後尾につづいて入力されるもの
で、ダイナミツクシフトレジスタとして作用するように
なるものである。第２図は上記実施例の特に記憶単体１
１ａおよび切換回路１２ａ部を取り出し、具体的にして
示した回路図で、他の記憶単体１１ｂ・・・、切換回路
１２ｂ・・・も同様に構成される。

すなわち、記憶単体１１ａは４ビツトの情報を記憶する
ために４個の記憶体１８ａ〜１８ｄを直列状にしたもの
で、この記憶体は例えば１８ａで代表して示すように２
個の記憶素子Ｔ，，Ｔ２を有するように構成される。こ
の記憶素子Ｔｌ，Ｔ２は、例えばゲート、ソース両極間
に蓄積容量を有する電界効果形トランジスタで構成され
、記憶素子Ｔｌには同じく電界効果型トランジスタで構
成されるスイツチ素子Ｔ３を介して入カビツト情報を結
合し、記憶素子Ｔｌの記憶情報は同じくスイツチ素子Ｔ
４を介して記憶素子Ｔ２に導かれるようになつている。
そして、スイツチ素子Ｔ３，Ｔ４は異なるタイミングで
発生されるクロツク信号ψ１，ψ２によりそれぞれ制御
されるものである。図においてＴ５，Ｔ６は記憶素子Ｔ
ｌ，Ｔ２と電源ＶＤＤとの間に介在した負荷抵抗として
作用する電界効果型トランジスタである。また、切換回
路１２ａは入力データおよびシフト循環回路１３ａから
のデータの結合される増幅素子Ｔ７，Ｔ８と、この増幅
素子Ｔ７，Ｔ８の作動回路を形成するスイツチ素子Ｔ９
，ＴｌＯからなり、増幅素子Ｔ７は、前段からの出力を
受ける記憶素子として、また増幅素子Ｔ８は、循環回路
１３を形成する場合の記憶体１８の記憶素子として動作
するものでありスイツチ素子Ｔ９，Ｔ，Ｏを前述したフ
リツプフロツプ回路１７のセツト信号の結合されるライ
ン１９およびこのライン１９に接続したインバータＩに
より制御する。

すなわち、フリツプフロツプ回路１７がセツトされ、ラ
イン１９に結合される信号が「１」の時は、スイツチ素
子Ｔ９のゲートが開かれ、入力データを記憶単体１１ａ
の記憶体１８ａを構成する入力側スイツチ素子Ｔ３ｌｆ
Ｃ結合する。

また、ライン１９の信号が「Ｏ」の時は、インバータＩ
によつてスイツチ素子ＴｌＯのゲートが開かれ、シフト
循環回路１３ａからの信号を上記スイツチ素子Ｔ３に結
合する。すなわち、この切換回路１２ａはライン１９の
信号により、記憶単体１１ａに直列的に伝送信号を結合
してダイナミツク状とするか、またシフト循環回路１３
ａからの信号を結合して自己の記憶情報を循環記憶保持
してスタテイツク状にするかの切換接続制御を行なうも
のである。上記の記憶装置において、各記憶単体１１ａ
，１１ｂ・・・のそれぞれ記憶体１８ａ〜１８ｄにおい
ては、クロツク信号ψｌにより伝送されるビツト情報を
記憶素子Ｔ，に書き込み、ψ２によりこのＴ１に記憶さ
れた情報を記憶素子Ｔ２に伝送して信号位相を合わせる
と共に次に伝送出力し得るようにするもので、スタテイ
ツク状、あるいはダイナミツク状のいづれにおいても記
憶単体１１ａ，１１ｂ・・・のそれぞれ内部においては
ダイナミツク状に制御されるものである。

上記例ではダイナミツク、スタテイツクの切換を例えば
フリツプフロツプ回烙による「１」「０」の信号で行な
い、切換回路１２ａ，１２ｂ・・・を記憶素子と共用し
て構成したが、第３図に示すように記憶単体１１ａ，１
１ｂ・・・のそれぞれ初段の記憶体１８ａの入力側スイ
ツチ素子を切換回路と兼用するようにしてもよい。

すなわち、入力データをスイツチ素子Ｔ，３に、シフト
循環回路１３ａからの信号をスイツチ素子Ｔ３２に結合
し、スイツチ素子Ｔ３ｌ，Ｔ３２をクロツク信号ψ，５
あるいはψ，′５で制御してゲートを開くようにするも
ので、クロック信号ψｌ′の発生された時はスタテイツ
ク状に、クロック信号ψ，″の発生された時ゆダイナミ
ック状になるものである。図において第２図と同一構成
部分は同一符号を付してその説明を省略する。以上のよ
うにこの発明によれば、簡単な指示によりバイト単位で
スタテイツクおよびダイナミツクに切換えられる記憶装
置が得られるもので、記憶情報の入出力制御等が非常に
簡易化されるものである。

また、スタテイツクにしようとする場合にも、記憶ビッ
トそれぞれに対応する記憶単体部は、単に情報を順次伝
送する簡単なものでよいので、使用素子数も従来に比較
して充分減することができ、容量を増大させる場合に非
常に大きな効果を発揮する。さらに、各記憶単体をバイ
ト単位に設定するものであるため、データの入出力制御
に係るタイミング制御を簡単なカウンタ回路等で構成す
ることができ、従来のダイナミツクシフトレジスタのよ
うに記憶情報の先頭部、尾部の検出作用は全く必要なく
なり、この点における構成の簡易化にも大きな効果を発
揮する。以上、この発明は上述記載の事項に限らず、そ
の要旨を逸脱しない範囲で種々の応用が可能なことは勿
論である。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る記憶装置を説明する
ための構成図、第２図および第３図はそれぞれ上記実施
例の記憶部の具体的回路例を示す図である。 １１ａ，１１ｂ・・・記憶単体、１２ａ，１２ｂ・・・
切換回路、１３ａ，１３ｂ・・・シフト循環回路、１４
・・・クロツク発振器、１５・・・カウンタ、１７・・
・フリツプフロツプ回路、１８ａ，１８ｄ・・・記憶体
、Ｔ，，Ｔ２・・・記憶素子、Ｔ３，Ｔ４・・・スイツ
チ素子。

Claims (1)

【特許請求の範囲】
1. １ 直列状にビットが結合されるダイナミックシフトレ
   ジスタにおいて、このシフトレジスタをバイト単位容量
   毎に分割して構成した直列接続状態に設定される複数個
   の記憶単体と、この複数個の記憶単体それぞれの入力端
   側に介在された複数個の切換回路と、上記記憶単体それ
   ぞれの入出力端間を上記対応する切換回路を介して接続
   するシフト循環回路と、上記記憶単体それぞれの記憶ビ
   ット情報をシフト制御するためのクロック信号に同期し
   て上記記憶単体それぞれの記憶ビット情報の先頭が出力
   側にあり後尾が入力側にあるタイミングでタイミング信
   号を発生する手段と、データ入力指令の存在する状態で
   上記タイミング信号に同期して上記複数個の記憶単体を
   直列状に接続するように上記切換回路を制御する手段と
   、データ入力指令終了と共に上記シフト循環回路を介し
   て上記記憶単体それぞれでバイト単位の記憶情報を循環
   記憶保持させるように上記切換回路を制御する手段とを
   具備したことを特徴とする記憶装置。