JPH0617399Y2 - 通信機器用回路装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、加入者群および伝送トランク群を有する通信
機器用回路装置であって、前記各群加入者群と伝送トラ
ンク群との組合わせ群は当該群に対する共通のインター
フェースアセンブリを介して通話路スイッチ網と接続さ
れ、かつデータ伝送トランク群を介して中央制御部と接
続され、該中央制御部は閉そくされている入出加入者線
路および入出トランクに対して接続路を形成するために
設けられており、 通話路スイッチ網を介しての情報伝送はＰＣＭ方式で行
われ、 前記データ伝送トランク群を介しての情報伝送は可変デ
ータ長の通信フォーマット（ＨＤＬＣ方式）で行われ、 さらに各インターフェースアセンブリに１つのインター
フェース回路が設けられており、 該インターフェース回路は、加入者線路および／または
トランク群への送信およびそれからの受信のため、かつ
通話および信号データの中間記憶のため、ならびに状態
監視のために設けられている。通信機器用回路装置に関
する。

雑誌“テルコムリポート２”（１９７９）第３巻第１７
４〜１８３頁から公知のデジタル公衆電話交換網のアー
キテクチュアでは、加入者群および伝送トランク群がそ
のような群ごとに１つの共通のインターフェースアセン
ブリを介して通話路スイッチ網と接続されている。通話
情報は通話路スイッチ網を介してＰＣＭ方式で伝送され
る。接続路形成に必要であり、かつ群に所属する群プロ
セッサに伝送さるべき別の情報は、別個のデータ伝送線
路を介して直接その群プロセッサ供給される。一方、中
央制御部にて接続路形成および処理に必要な別の情報
は、別個のデータ伝送線路と群結合スイッチおよび共通
のスイッチ網とを介して、インターフェースアセンブリ
と中央制御部との間、ないしは群プロセッサと中央制御
部との間でやりとりされる。通話路スイッチ網を介して
伝送される通話情報はＰＣＭ方式で伝送される。特別な
データ伝送トランク群ないし中央符号チャンネルを介し
て供給される情報は可変のデータ長の通信フォーマット
（ＨＤＬＣ−方式）で伝送される。

さらに、雑誌ＮＥＣリサーチアンドデベロップメントN
O.６４ １９８２年第８６〜９３頁より公知のＮＥＡＸ
６１デジタル伝送方式では、部分的に通話伝送路を含む
特別な伝送路を介して中央制御部（ＲＬＯＣ，ＨＤＴＩ
Ｃ）間で情報がやりとりされる。通話情報はＰＣＭ方式
で伝送される。中央制御部間で伝送さるべき情報は可変
データ長の通信フォーマットによりＰＣＭ情報に変換さ
れ、前記の伝送路を介して所定の長さの所定のパルスフ
レームで伝送される。その際中央制御部間の前記のよう
な情報のやりとりは、アナログ技術で動作するインター
フェースアセンブリを介して行われない。

本考案の課題とするところは、加入者群および伝送トラ
ンク群、およびそれら群の組合わせ群に対して１つの完
全に統合可能なインターフェースアセンブリを簡単に構
成し、該アセンブリを介して固有の周辺制御部により通
話情報および信号情報の伝送を行い得るようにすること
にある。

この課題の解決のため本考案によれば冒頭に述べた形式
の装置において、内部データ伝送トランク群（ＰＢＣ−
Ｂ）と周辺制御部（ＭＰ）とがインターフェースアセン
ブリ（ＳＢ）に配属されており、 該インターフェースアセンブリは前記内部データ伝送ト
ランク群（ＰＢＣ−Ｂ）を介して、インターフェース回
路（ＳＩＵ）、通話路スイッチ網（ＳＮ）およびデータ
伝送トランク群（ＤＬ）と接続されており、 通話および信号情報の伝送は前記中央制御部および周辺
制御部（ＭＰ）の制御命令に基づいて行われ、 時間切換素子（ＺＭ）および制御切換素子（ＳＭ）がイ
ンターフェースアセンブリ（ＳＢ）に配属されており、 該時間および制御切換素子は通話情報をＰＣＭ方式で送
受信するために前記内部データ伝送トランク群（ＰＢＣ
−Ｂ）と接続されており、 送受信装置（ＨＤＰ）が前記データ伝送トランク群（Ｄ
Ｌ）に配属されており、該送受信装置は中央制御部と周
辺制御部との間で情報を可変データ長の通信フォーマッ
ト（ＨＤＬＣ−方式）で送受信するためのものであり、 該送受信装置はさらに前記インターフェースアセンブリ
（ＳＢ）にも配属されていて前記内部データ伝送トラン
ク群（ＰＢＣ−Ｂ）と接続されており、 前記内部データ伝送トランク群（ＰＢＣ−Ｂ）に接続さ
れたメモリ（ＦＳＰ）がインターフェースアセンブリに
配属されており、該メモリは可変データ長の通信フォー
マットで情報を受信することができ、 該メモリは情報を中間記憶し、該中間記憶した情報を周
辺制御部に依存して送受信装置（ＨＤＰ）に送信するた
めのものであり、 前記情報は前記時間切換素子（ＺＭ）および制御切換素
子（ＳＭ）に依存して処理されて使用することができ、 前記時間および制御切換素子は、通話路スイッチ網（Ｓ
Ｎ）を介してのパルス符号化信号および通話路スイッチ
網（ＳＮ）を介して受信されたパルス符号化送信の変換
のためのものであるように構成した。

内部データ伝送トランク群を介してインターフェース回
路、通話路スイッチ網およびデータ伝送トランク群に接
続されている固有の周辺制御部を用いることにより、集
積化（統合化）が行われ得るような所要装置の合成接続
が可能である。

本考案の実施例によれば、中央制御装置と周辺制御部と
の間で情報を可変データ長の通信フォーマット（ＨＤＬ
Ｃ−方式）で送受信するための、データ伝送トランク群
に所属する送受信装置をインターフェースアセンブリに
配設し、前記送受信装置は同様に内部データ伝送トラン
ク群と接続されているようにする。

このようにして、周辺制御部と中央制御部との間の迅速
なデータやりとりが可能である。

さらに本考案の実施例によれば、インターフェースアセ
ンブリに可変データ長の通信フォーマットで情報を受信
するため設けられたメモリを配属し、該メモリは内部デ
ータ伝送トランク群と接続されており、前記メモリによ
りそれらの情報が中間記憶され周辺制御部に依存して送
受信装置に供給される。そして前記情報はインターフェ
ースアセンブリに配属された時間および制御切換素子に
依存して処理される。前記メモリは通話路スイッチ網を
介してのパルス符号化送信のため、ないし通話路スイッ
チ網を介してパルス符号化して受信された信号の変換の
ために設けられているのである。

このようにして完全に統合化可能なインターフェースア
センブリにより簡単に、可変データ長の通信フォーマッ
トで存在する情報を、所定のデータ伝送トランク群を介
しても、また相応に変換した後、存在する通話路を介し
てＰＣＭ方式でも伝送し得る。これにより、端末装置ご
との情報を任意の端局から任意の他の端局へ伝送するこ
とができ、その際そのために別個の、高価な変換装置が
端局で必要になることはない。

次に図を用いて本考案を説明する。

第１図にデジタル電話構内交換機を略示してあり、この
図示により接続構成の動作を説明する。これに関して、
明細書冒頭説明部分に述べた雑誌“テルコムリポート
２”について参照する。

第２図にインターフェースアセンブリの詳細を示してあ
り、以下これについて説明する。

第３図に前述のインターフェースアセンブリにて情報の
やりとりのため用いられる信号組合わせおよびパルスダ
イヤグラムを示す。

第４図にデジタル電話構内交換網を略示してあり、この
図示を用いて、接続構成の動作を説明する。この実施例
では付加的データ伝送トランク群に付加的データ端末機
が接続可能である。

第５図に示す実施例では送受信装置が設けられており、
これら装置を介して通話路回路網へ任意のデータ情報を
供給し得る。

第６図に示す実施例では通話路回路網を介しての情報の
やりとりが可能である。

第１図に例として３つのインターフェースアセンブリを
有するデジタル電話構内交換機を示す。インターフェー
スアセンブリＳＢ１には例として８つの加入者が接続可
能である。また、特別な手段を講ずれば１６までの加入
者を接続できる。インターフェースアセンブリＳＢ１に
は異なる形式の接続線路例えば局線路および並列接続線
路が８本接続可能である。各インターフェースアセンブ
リは相応のトランク群ＬＢ１ないしＬＢ２ないしＬＢｘ
を介して通話路スイッチ網ＳＮと接続され、且共通のデ
ータ伝送トランク群ＤＬを介して構内交換機の中央制御
部ＺＳと接続されている。各々のトランク群を介して通
話伝送に相応する情報が、また、後述のように、他のデ
ータがＰＣＭ方式で伝送可能である。情報のやりとりは
通話路スイッチ網ＳＮを介して構内交換機の接続された
加入者間、接続されたトランク群間、および加入者とト
ランク群間で行われる。通話路スイッチ網を介して付加
的な図示してない装置、すなわち付加メモリ、トーン発
生器、ＭＦＣ受信装置、チェックインターフェース、デ
ータ装置等々が接続可能である。

接続形成は次のように行われる。加入者が送受話器を持
上げるとインターフェースアセンブリはそれを捕捉検出
する。それによってその発呼加入者は通話路スイッチ網
を介してトーン発生器ＴＧとナンバー受信器ＣＥとに接
続される。選択された（ダイヤリングされた）ナンバに
より中央制御部ＺＳに接続要求が伝えられ、この中央制
御部は識別数（ナンバ）の完全性をチェックし、発呼者
および着接続方向で起動されたトランク群の適格性をチ
ェックする。中央制御部により、トーン発生器およびナ
ンバ受信器への接続形成の際のように、被呼加入者およ
び起動さるべきトランク群への接続形成も引続いて行わ
れる。必要な場合、インターフェースアセンブリの情報
が中央制御部ＺＳの命令に応じて別のインターフェース
アセンブリへデータ伝送トランク群ＤＬを介して伝送さ
れる。場合により、通話路スイッチ網を介して一方のイ
ンターフェースアセンブリから他方のインターフェース
アセンブリへ伝送され、またトランク群を介しても伝送
される。後者のようにトランク群を介しての伝送は比較
的に重要である。それというのはたんにそのような経路
を介して簡単に、付加的接続線路なしでデータのやりと
りが可能であるからである。図示の構成では加入者には
アナログ情報をデジタル情報に変換するためのまたその
逆の変換装置（所謂ＣＯＤＥＣ）が既に配設されている
ことを基礎としている。図示のインターフェースアセン
ブリにて動作整合が引続いて行われる。アナログの加入
者ないしアナログのトランク群のアナログ信号を変換す
るため、インターフェースアセンブリのインターフェー
ス回路に相応する変換回路素子（ＣＯＤＥＣ）を配設し
得る。

通話路スイッチ網ＳＮへの通話情報の伝送はＰＣＭイン
ターフェース回路ＰＩＭを介して行われる。例えば伝送
システムとしてＰＣＭ３０を使用すると、３０通話の同
時伝送が例えば２つの平衡心線対を介して可能である。
３０通話回路の各々に対して両方向で毎秒あたり８００
０のサンプリング値が、８ビットコード語の形で伝送さ
れる。したがって各方向にて１２５μｓ内で、各８ビッ
トを有する３０のコード語を伝送しなければならない。
これらの３０コード語にはさらに別の２×８ビットが属
する。すなわち、シグナリング用の８ビットと、フレー
ム識別語およびサービス語を交互に有する８ビットであ
る。３０のコード語は別の２×８ビットと共に１つのパ
ルスフレームを形成する。各パルスフレームは直接相互
に整列されて伝送される。パルスフレームのフレーム識
別語はＰＣＭ３０方式の送受信部を同期させる。フレー
ム識別語のビット２〜８は常に同じビットパターンを有
する。受信部は到来するフレーム識別語に基づいてパル
スフレームの時間位置を規定し、それにより当該ビット
を正しい順序で個々の通話回路に対応づけ得る。時間チ
ャンネル０にてフレーム識別語がサービス語と交互に伝
送される。サービス語は所定のサービス用の信号を伝送
する。交換技術上の信号が時間チャンネル１６を介して
伝送される。

中央制御部に達するデータ伝送トランク群ＤＬを介して
可変データ長通信フォーマットの情報が高レベル信号発
生方式（ＨＤＬＣ）で伝送される。情報のフォーマット
は高レベルデータ伝送制御により６４ｋｂｉｔ／ｓのビ
ット流で変換される。通信フォーマットは長さが５〜３
２バイトにわたって可変であり、概してアドレス、順序
数、チェック符号、本来の通信情報を有する。

新規なデジタル変換方式では新たなサービスの導入、ハ
ードウエア・ソフトウエアの拡大可能性、ロジックの非
集中化（離散化）、簡単な保守作業のもとでの高い動作
確実性、並びにコストの低減が比較的に重要である。こ
の領域の技術的目標は、動作状態の融通性およびプログ
ラミング可能性を高め、周辺制御部の処理を可能にし、
アセンブリのモジュール構成を簡単化し、外部配線を減
少し、通信機器には属していない遠隔装置および中央制
御部への能率的インターフェースを実現することであ
る。このようにしてデジタル加入者群からの直接の接続
を完全デジタル化回路網において、サービスの任意の統
合化によって可能にするものである。第２図に示すイン
ターフェースアセンブリは最も重要な構成部分としてイ
ンターフェース回路ＳＩＵを有し、この回路にて加入者
例えばＴ１、トランク群例えば局線路伝送部ＡＵ１、な
いし並列接続線路伝送部ＱＵ１はトランクを介して加入
者端局に接続され、またトランク群および場合により他
の周辺ユニットへも接続され、インターフェースアセン
ブリとのデータやりとりが行われる。１パルスフレーム
の第１のフレーム半部にてデータがインターフェースア
センブリＳＢから相応の周辺ユニット例えば加入者へ伝
送される。第２フレーム半部では、周辺ユニット例えば
加入者、ないしトランク群に存在するデータがインター
フェースアセンブリへ戻される。インターフェースアセ
ンブリでは８ｋHz信号がデータやりとりの同期化のため
形成される。データ伝送はインターフェースアセンブリ
のクロックタイミングに無関係に常に５１２ｋHzのクロ
ックで行われる。同期したデータは両方向でやりとりさ
れる。すなわち、それぞれ６４ｋｂｉｔでデータやりと
りがなされる。シグナリングデータは両方向で８ビット
／フレームで伝送される。コントロールデータは同じく
両方向で１バイト／フレームで伝送される。インターフ
ェースアセンブリに、そのつどやりとりされるデータが
中間記憶される。このために伝送チャネル（送信チャネ
ルおよび受信チャネル）ごとに、またシグナリング情報
に対して別個に、伝送方向に依存した相応の中間記憶器
が設けられている。すなわちチャネルＡにて受信される
データの中間記憶のためＡ受信レジスタが設けられてい
る。同じことが、チャネルＢにて伝送される情報および
受信された信号情報についても該当する。同じことが逆
の伝送方向についても当嵌まり、その際その逆の伝送方
向にもまたそれぞれ相応する別個のメモリが配属されて
いる。その際付言すべきは、周辺ユニット、例えば加入
者から到来するシグナリング（信号化）バイトが、周辺
ユニットの実際の状態のためのメモリ中に受入れられる
ことである。付加的メモリ中に、最後に確認された先行
する状態がなお存在しており、比較器は加入者ないし接
続されたトランク群における状態変化を比較によって捕
捉確認する。状態変化は前記の状態メモリ内にてマーキ
ングされる。インターフェースアセンブリによって、イ
ンターフェース回路内に中間記憶せずにメモリＦＳＰの
コントロールデータが送出される。インターフェース回
路を介しての過程全体は、中央制御部ＺＳによってのみ
ならず、インターフェースアセンブリＳＢに配属された
周辺制御部によっても制御される。ＬＬロジックは連続
的に、加入者ないしトランク群の状態変化をマーキング
したメモリの状態をチェックする。１つの周辺ユニット
への各出力側に１つのこの種の状態メモリが配属されて
いる。このような配属された状態メモリ中にて少なくと
も１つのビットが変化すると、状態メモリにて所属ビッ
トがセットされ、その変化は内部制御信号によりインタ
ーフェースアセンブリの内部制御切換素子ＳＭに通知さ
れる。インターフェース回路ＰＩＭはインターフェース
アセンブリＳＢを通話路スイッチ網ＳＮと接続する。こ
のインターフェース回路は受信方向で、プログラミング
されたクロック側縁を有する直列情報の転送を行わせ
る。さらに到来するデータの直列／並列変換および相応
のバッファメモリ内での情報バイトの中間記憶が行われ
る。送信方向では情報の並／直列変換、プログラミング
されたクロック側縁を有するデータの出力、外部駆動段
の励振のための制御（チェック）信号の形成、出力段の
スイッチングが行われる。

さらに整合メモリＣＡＭが設けられており、このメモリ
は通話路スイッチ網と加入者／接続線路伝送部端子間
の、受信されたＰＣＭ情報の伝送を制御する。メモリ容
量は４×８バイトであり、中間メモリＣＡＭ０はチャネ
ルＡに対する送信方向、中間メモリＣＡＭ１は送信方向
Ｂ、中間メモリＣＡＭ２は受信方向Ａ、中間メモリＣＡ
Ｍ３は受信方向Ｂに係る。インターフェース回路に接続
された周辺ユニット例えば加入者の各々に、１つの相応
のＣＡＭラインが配属されている。データ伝送は相応の
ＣＡＭ内で、所属の加入者のアドレスへタイムスロット
およびＰＣＭチャネルを書込むことによって表わされ
る。そのつど設けられる中間メモリＣＡＭ例えばＣＡＭ
０において、周辺制御部ＭＰと各伝送チャネルとの間で
のデータ伝送をプログラミングし得る。各中間メモリ例
えばＣＡＭ０は各タイムスロットごとに完全に読出され
評価される。両方向での情報伝送がそれに依存して行わ
れる。

時間切換素子ＺＭはＰＣＭ方式の制御のため１つの基本
クロックからすべての導出すべきクロックを発生する。
さらに、周辺ユニットおよび通話語スイッチ網へのイン
ターフェースに対するクロック信号、転送信号も形成さ
れる。外方に向かって外部周辺ユニットＥＰへ通じてい
る線路は、発生したクロックがそれらのユニットの制御
のためにも使用さるべきものであることを示している。
メモリＭＯ−Ａにて可変データ長の情報やりとりの形式
およびメモリＥＺＰの使用形式が確定される。

内部データ伝送トランク群ＰＢＣ−Ｂはインターフェー
スアセンブリＳＢのＰＣＭ同期ブロックのすべての動作
部分を接続する。非同期部分へのインターフェースはメ
モリＦＳＰ，ＦＸＰおよび変換装置ＢＩＲによって形成
される。この内部データ伝送トランク群ＰＢＣ−Ｂへの
接続は周辺制御部のインターフェース回路ＭＥによる間
接的アドレッシングによって行われる。内部データ伝送
トランク群は時分割多重式に作動される。一方のタイム
スロット半部において同期通信、すなわちＰＣＭ情報伝
送が行われ、また他方のタイムスロット半部において非
同期通信、即ち非同期情報伝送が行われる。このように
して内部的に最適のデータ通過処理が、計算機インター
フェースによるアクセスに影響を与えずに行われ得る。

データ伝送トランク群ＤＬを介して中央制御部へ伝送さ
れるデータは所謂非同期部分に属する。このデータ伝送
線路を介して可変データ長の通信フォーマット（ＨＤＬ
Ｃ−方式）で情報が伝送される。相応の送受信装置ＨＤ
Ｐは、相応の通信フォーマットのシグナリング情報およ
び制御情報を、直列の相応のインターフェースを介して
やりとりするのに用いられる。受信装置は次の役割を有
する。マーキング信号の識別；個別アドレスの識別、零
セット機能；直／並列変換；受信命令メモリＲＨＣＲで
の相応の命令の記憶；受信命令メモリＲＰＣＲ内へのユ
ーザー命令の記憶；受信切換メモリＲＨＲ内への別の情
報バイトの中間記憶；リダンダンシイチェック；フレー
ムチェック；通常のチャネル動作中でのＰＣＭ伝送路０
と１間の切換。

送信装置は次の役割を有する。伝送過程の自動制御；リ
セット機能；並／直列変換；異なる内部情報源からの情
報の自動的要求；送信過程が内部制御によって惹起され
た場合に、当該の送信装置の伝送命令レジスタの内容の
送信；ユーザ命令としての送信命令メモリＸＰＣＲの内
容の送信；情報フレームの終わりにおけるブロックチェ
ック符号ＣＲＣの追加および通常のチャネル動作の際
の、選択されたＰＣＭ伝送路０または１を介しての送
信。

内部制御部のメモリＭＳＰは可変データ長（ＨＤＬＣ−
方式）の情報の伝送用の手順（プロセジュア）のロジッ
クレベルをチェックする。ユーザ命令からの、また内部
状態に後続する各ユニット中の過程が同様に前記のメモ
リにより監視される。前記の過程は実質的に、受信され
た情報パケットの分配のため、および中央制御部に伝送
すべき情報パケットのまとめのために用いられる。送受
信装置にてユーザ命令が評価され、伝送バッファメモリ
への要求された情報源の接続が行われ、受信バッファメ
モリにおける到来情報の、情報シンクへの転送が行わ
れ、送信信号および受領信号が発生され評価され、伝送
のために多くの出力側を有する制御部の機能が実行さ
れ、周辺制御部へのデータ伝送が行われ、制御信号のや
りとりにより送受信装置の同期部分へのデータ伝送が行
われる。

さらにロジックレベルでは送受信装置の命令の評価が必
要であり、送信過程のスタートが必要であり、ユーザ応
答を含む情報バイトを含めた応答パケットのまとめが必
要である。

周辺制御部へのインターフェース回路ＭＩにおいて、相
応のデータ伝送トランク群ＭＤを介して伝送さるべき情
報に対する制御および中間記憶が確定される。そのデー
タ伝送トランク群ＭＤに対する制御ロジックは周辺制御
装置のデータ伝送線路からの信号を、内部機能ブロック
の制御に用いる。接続解除は通常アドレスコード化から
得られるＣＳ信号によって行われる。能動的（アクティ
ブ）なＷＲ信号により周辺制御装置は情報をインターフ
ェースアセンブリに伝送し、一方信号ＲＤによって情報
が呼出される。

周辺制御部のＭＳＰメモリは直接制御でアクセス可能で
ある。命令メモリのプログラミングによりインターフェ
ースアセンブリの動作特性の一部が確定される。状態メ
モリを介して情報が周辺制御部ＭＰへ送り戻される。ア
ドレスメモリはアドレス情報の中間記憶に用いられる。
上記メモリはＳＰ１ないしＳＰ２で示す。

メモリＳＰ１のレジスタＭＰＣへの命令の転送により、
内部制御部と送受信装置ＨＤＰとの間でやりとりすべき
情報に対する制御機能が制御される。上記レジスタＭＰ
Ｃ内での個々のビットのセットにより制御切換素子ＳＭ
の機能動作が開始される。開始された制御過程はソフト
ウエアのリセットにより中断できる。メモリＳＰ１のレ
ジスタ部分ＴＲＣは内部制御部のインターフェース回路
ＭＩへの６４ｋｂｉｔ−チャネルの貫通接続に用いられ
る。メモリＳＰ２内の状態レジスタ１（ステータス１）
にて、内部制御部の中断の原因に対してマーキングした
情報が記憶される。相応にセットされたビットによって
内部制御部の中断が制御される。その状態レジスタ（ス
テータス１）の読出によって状態ビットが、内部制御部
に伝送された情報に依存して個別にリセットされる。メ
モリＳＰ２の第２の状態レジスタ（ステータス２）によ
り状態レジスタ１（ステータス１）の個々のビットをマ
スキングできる。状態デジスタ２（ステータス２）に
は、必要な場合割込要求ないでも内部制御部によりフェ
ッチできる情報が蓄えられている。相応の内容が、内部
データ伝送トランク群ＰＢＣ−Ｂと、中央制御部の情
報、配設された送信切換素子の情報および送信メモリＦ
ＸＰの各情報に対するデータ伝送トランク群との間のイ
ンターフェース回路ＢＩＲの状態によって制御される。
メモリＳＰ２のレジスタ部分ＥＤＲの内容にはエラーの
現因が含まれる。レジスタＥＤＲはエラー表示用の状態
レジスタ１（ステータス１）にてセットされたビットの
比較的に詳細な確定に用いられる。レジスタＥＤＲの読
出後全ビットがリセットされる。メモリＳＰ２のレジス
タＴＡＲから読出された情報は、内部制御部に対するイ
ンターフェース回路ＭＩと、加入者／接続装置端子ない
し通話路スイッチ網との間での６４ｋｂｉｔ−チャネル
の貫通接続に用いられる。

メモリＳＰ１のレジスタＡＢＲは間接アドレスの受取り
に用いられる。一方メモリＳＰ２のレジスタＡＤＲはイ
ンターフェースアセンブリに所属の特定のアドレスの受
取りに用いられる。

送信メモリＦＸＰは１６バイト−フリップフロップメモ
リであり、通常動作中、内部制御部にて準備さるべき情
報パケットの中間記憶のために用いられる。これらの情
報パケットは当該メモリからデータ伝送トランク群ＤＬ
を介して送受信装置ＨＤＰにより呼出される。この種の
情報は、“直接情報”と称され、データ伝送トランク群
ＤＬを介して可変データ長の通信フォーマット（ＨＤＬ
Ｃ−方式）で伝送される。これらの情報は状態レジスタ
ＭＯ−Ａの設定調整に依存して、状態ロジック（ＬＬ−
ロジック）により内部データ伝送トランク群ＰＢＣ−Ｂ
を介して書込まれるか、それとも、内部制御部により直
接アドレッシングによる情報ブロックとしてインターフ
ェースアセンブリにて処理可能になる。内部制御部のプ
ログラムに依存して通話路スイッチ網と内部制御部のイ
ンターフェース回路との間で６４ｋボーチャネルが貫通
接続される場合、送信メモリＦＸＰが発生するプログラ
ム中断アドレスの中間記憶に用いられる。この中間記憶
は当該発生したプログラム中断アドレスがメモリＳＰ２
の送信アドレスレジスタＴＡＲを介して内部制御部ＭＰ
に伝送される前に行われる。この動作の場合送信メモリ
ＦＸＰは送信データのバッファには用い得ない。

制御データ用の２方向メモリＦＳＰにおいて１６有効ビ
ットまでが中間記憶され得る。このメモリＦＳＰは直接
アドレッシングされ、送受信装置ＨＤＰを介した中央制
御部との情報のやりとり、およびデータ伝送トランク群
を介しての内部制御部との間、ないし内部データ伝送ト
ランク群ＰＢＣ−Ｂに接続された装置を有する内部制御
部との間の情報のやりとりに用いられる。

２方向の制御情報用メモリＦＳＰを介しての情報のやり
とり（交換）が可能である。このメモリの制御は内部制
御部に配属された制御装置ＭＳＰにより行われる。メモ
リＦＳＰからのおよびメモリＦＳＰへの制御情報の伝達
が状態レジスタ（ステータス１）を用いて、中断命令、
レジスタＭＰＣへの命令、中央制御部への命令もしくは
戻り基準信号、またはインターフェースアセンブリＳＢ
の内部制御信号により行われる。内部制御部ＭＰのイン
ターフェース回路ＭＩはＰＣＭ時間パターンに対して非
同期の情報伝送を内部データ伝送トランク群ＰＢＣ−Ｂ
を介して制御し、その際次の役割を果す。

ユーザ命令に係るインターフェースアセンブリ情報の評
価、２方向メモリＦＳＰに中間記憶されたインターフェ
ースアセンブリの情報の分配、２方向メモリＦＳＰにて
インターフェースアセンブリ命令ごとに要求される内部
情報の記憶、間接アドレッシングの際のデータ伝送の制
御、状態ロジック（ＬＬロジック）の制御、送信メモリ
ＦＸＰにおけるシグナリング情報の記憶、中間記憶なし
でのシグナリング情報の受信の実行、さらに、プライオ
リティロジックを用いての個々の伝送形式（ＰＣＭ方式
およびＨＤＬＣ−方式）の相互整合。

非同期の情報やりとりは次の装置間で可能である。

内部データ伝送トランク群ＰＢＣ−Ｂと内部制御部のデ
ータ伝送トランク群ＭＤとの間のインターフェース回路
ＢＩＲは間接アドレッシングのインターフェース情報中
間メモリとして用いられる。この中間メモリは内部制御
部のインターフェースにより直接アドレッシングを介し
てアクセスされる。このインターフェース回路ＢＩＲと
ソース（転送源）ないしデスティネーション（転送先）
の記憶されているメモリとの間の情報やりとりが制御切
換素子ＳＭにより行われ、制御される。

インターフェースアセンブリＳＢの動作特性は、一方で
は初期化およびスタチックな調整（セット）によってま
た、他方ではパラメータアドレスおよび制御命令の伝達
によって定められる。これらのアドレスおよび命令は内
部制御部自体により、または内部制御部を介して中央制
御部により可変データ長の通信フォーマットの情報に対
する直列的なインターフェースを経て伝達される。デー
タ伝送トランク群を介しての情報の転送のためインター
フェースアセンブリアドレス、インターフェースアセン
ブリ形式、制御形式が識別されなければならない。さら
に送受装置ＨＤＰの諸特性、例えば情報クロックの分周
比およびインターフェース端子が識別される必要があ
る。相応の設定が、内部制御部のインターフェースを介
してインターフェースアセンブリの作動前に行われる。
内部制御部が接続されている場合、調整（セット）は内
部制御部の側での相応の情報の伝達によって行われる。
その際作動前に一連の指示が現在のレジスタに受取られ
る。これらの指示はスタチックな調整に用いられ、通常
の場合作動中変化しない。指示には例えばＰＣＭ系の形
式のデータ情報（表示）、シグナリング用のストローブ
の時間的位置のデータ情報、ＬＬロジックの状態処理の
形式および周期のデータ情報、ＰＣＭ通話路端子の時間
制御クロックのデータ情報が属する。さらに指示には加
入者と通話路スイッチ網との間の１６×６４ｋｂｉｔチ
ャネルの制御のデータ情報が属する。これらは整合メモ
リＣＡＭに記憶されている。

上述の調整（セット）によりインターフェースアセンブ
リは通話路、情報路、シグナリング路の制御を行い得
る。その場合必要なパラメータ命令および制御命令が、
中央制御部から指示命令の形でインターフェースアセン
ブリに供給される。機能拡大の目的で、マイクロコンピ
ュータの形の付加的制御部および並列インターフェース
ＥＰへの接続が可能である。マイクロコンピュータとし
ても構成されている内部制御部はインターフェースアセ
ンブリを直接アドレッシング可能なレジスタを介して制
御し、状態をインタロゲートし、もって次の内部シーケ
ンスを開始し、これを制御することができる。即ち状態
データ（ＬＬロジック）に対するインタラプト制御され
るアクセス、通話路および加入者側６４ｋｂｉｔ−チャ
ネルに対するインタラプト制御されるアクセス、インタ
ーフェースアセンブリと中央制御部との間の情報パケッ
トのやりとり、可変データ長の通信フォーマット（ＨＤ
ＬＣ−方式）でのデータやりとりのロジックレベルの拡
大である。

前述から明らかなように上述のインターフェースアセン
ブリは加入者群、トランク群、ないし加入者群とトラン
ク群の組合わせ群が配属されているアセンブリである。
装置の大きさに応じて相応に多数のその種のインターフ
ェースアセンブリが存在する。それらインターフェース
アセンブリは比較的大きな装置の場合群スイッチを介し
て、また比較的小さい装置の場合は直接、第１図に示す
ように通話路スイッチ網ＳＮと接続されている。前述の
インターフェースアセンブリＳＢは共通に加入者および
／またはトランク群に割当てられている。そしてＰＣＭ
方式で通話情報および他のデータの伝送のため相応の線
路を介して通話路スイッチ網と接続されているのみなら
ず、中央制御部に接続されているデータ伝送トランク群
ＤＬにも接続されている。上記データ伝送トランク群Ｄ
Ｌを介しての情報は可変データ長の通信フォーマット
（ＨＤＬＣ−方式）で伝送される。通信フォーマットは
５〜３２バイトの長さで可変であり、アドレス、順序番
号、チェック符号および本来の情報を含む。各インター
フェースアセンブリＳＢにはインターフェース回路ＳＩ
Ｕが配属されている。このインターフェース回路ＳＩＵ
は、加入者例えばＴ１および／またはトランク群例えば
局線路伝送部ＡＵ１および並列接続線路伝送部ＱＵ１へ
の送受信のため、およびこれらの通信およびシグナリン
グ情報の中間記憶のために設けられており、さらに場合
によりアナログ情報の、デジタル情報への変換およびそ
の逆の変換のため、さらにまた、接続された加入者端末
装置およびトランク群の状態監視のために設けられてい
る。最後に述べた状態監視は所定の状態ロジック（ＬＬ
−ロジック）に関連して行われる。そのためにな内部デ
ータ伝送トランク群ＰＢＣ−Ｂを介しての情報やりとり
が必要である。加入者端局、トランク群、および状態ロ
ジックへの情報の伝送は中央制御部ＺＳの制御命令に依
存して行われ、またインターフェースアセンブリＳＢに
配属された周辺制御部ＭＰに依存して行われる。この周
辺制御部ＭＰは内部データ伝送トランク群ＰＢＣ−Ｂお
よび付加的に配属されたデータ伝送トランク群ＭＤを介
して接続されている。周辺制御部は概して市販されてい
るようなマイクロコンピュータ、例えばインテル８０８
０から成る。周辺制御部ＭＰは所属のインターフェース
回路ＭＩと、相応のドライバ回路ＭＤＤとを介して内部
制御部ＭＰのデータ伝送トランク群ＭＤと接続される。

さらに前述から明らかなようにインターフェースアセン
ブリＳＢには、通話路スイッチ網へのないしそれからの
通信情報をＰＣＭインターフェース回路ＰＩＭを介して
ＰＣＭ送受信するために時間および制御切換素子ＺＭ，
ＳＭが配属されている。上記素子は同様に内部データ伝
送線路束ＰＢＣ−Ｂと接続されている。

インターフェースアセンブリＳＢには、周辺制御部ＭＰ
と中央制御部との間で可変データ長の通信フォーマット
（ＨＤＬＣ−方式）での情報の送受信のために、データ
伝送トランク群ＤＬに配属された送受信装置ＨＤＰが配
設されている。この送受信装置は付加的に前述の制御情
報用２方向メモリＦＳＰと接続されている。このメモリ
において情報が中間記憶され、周辺制御部に依存して送
受信方向に対応づけられる。次いで情報はインターフェ
ースアセンブリＳＢに配属された時間および制御切換素
子に依存して、通話路スイッチ網を介したＰＣＭ送信の
ため、および通話路スイッチ網を介して受信されたＰＣ
Ｍ信号の変換のため処理される。通話路スイッチ網を介
して送受信されるパルス符号化データは付加的なデータ
伝送トランク群例えば内部データ伝送トランク群へ伝送
されるか、またはインターフェース回路例えばＳＩＵを
介して周辺装置に供給される。この周辺装置において、
通話路スイッチ網を介して伝送されたそれらの情報が処
理され、場合により計算機ないし評価装置に供給され
る。これらのデータとは例えば障害、チェック、火災、
その他の監視に係る遠隔伝送データである。

ＰＣＭ方式で作動されるチャネルを介した通常のチャネ
ル作動では、前述の情報のやりとりは、２つの自由にプ
ログラミング可能なタイムスロットで、２つのＰＣＭ伝
送路ＡないしＢの１つを介して行われる。このような場
合ではデータ伝送トランク群ＤＬに至る端子での情報は
無効になる。通話路を介しての情報伝送の前提となるの
は次のような内部制御部（マイクロプロセッサ）存在す
ることであり、この内部制御部は時間および制御切換素
子ＺＭ，ＳＭと共に、起動可能なＰＣＭチャネルの選択
を行わせるものである。メモリＭＯ−Ａを介し、制御切
換素子ＳＭと共働して、また時間切換装置ＺＭに設けら
れたチャネルメモリと共働して、プログラミングされた
タイムスロット内にて空き識別信号が捕捉される。その
ように空き識別信号が捕捉されると、選択されたＰＣＭ
チャネルを相応に起動するため送受信装置がプログラミ
ングされる。閉そく状態は復旧が行われるまで存続す
る。送受信装置ＨＤＰによる空きチャネルの起動は内部
周辺制御部により行われる。空きチャネルの起動のため
には２つの任意のタイムスロットを間接アドレシングに
よりチャネルメモリＣＨＲ１，ＣＨＲ２中に書込まなけ
ればならない。それが行われるとＰＣＭ−インターフェ
ースＰＩＭにより、到来情報が可変データとして送受信
装置ＨＤＰを介して処理すべき情報として識別される。
相応して、可変データ長の情報の伝送も、選択されたチ
ャネル中で所定長のタイムスロットで、および順次連続
するフレームで伝送される。その場合データ伝送速度は
最大各方向ごとに２×６４ｋbit／毎秒である。

プログラミングされるタイムスロットの代わりに夫々受
信および送信タイムスロットでの動作を行うこともでき
る。この動作形式の場合チャネルモメリの一方例えばＣ
ＨＲ１に書込まれた値が受信タイムスロットとして解釈
され、他方のチャネルメモリＣＨＲ２に書込まれた値が
送信タイムスロットとして解釈される。選択されたＰＣ
Ｍチャネルに受信タイムスロットで到来する情報が、内
部送受信装置ＨＤＰへ通過伝送され、送受信装置ＨＤＰ
から到来する相応の情報が送信タイムスロットのみで送
出される。この場合データ伝送速度は各方向につき最大
限１×６４ｋbit／secである。

チャネル動作がタイムスロットＮでプログラミングされ
れば、送受信される情報流および転送エッジの時間的位
置を３つの存在するビットＸシフト(X-SHIFT)ないしＲ
シフト(R-SHIFT)の２進コードに依存してセットするこ
とができる。これについては第３図を参照する。

インターフェースアセンブリＳＢは上位の制御部ＭＰに
より制御されるローカル（局部）制御部として構成され
ている。すべての動作は内部制御部ＭＰ（マイクロコン
ピュータ）と共働して行われ、この内部制御部は一方で
は情報の周辺処理の役割を有し、他方では送受信装置Ｈ
ＤＰ用の１つの完全な情報パケットへのシーケンス制御
方式の拡大の役割を有する。情報伝送は記述のデータ伝
送トランク群ＭＤ，ＰＢＣ−Ｂを介して行われる。た
だ、知られていない命令のみが、電話装置、殊に電話構
内交換装置の中央制御部の処理のために転送される。可
変データ長の通信フォーマットの標準フレームはスター
ト信号、８ビットアドレス領域、８ビット制御領域、情
報領域、１６ビットＣＲＣ領域、終了信号から成る。主
要ビットは、ＣＲＣ領域（この領域では主要ビットは最
高値ビットである）を除けば最低値ビットである。送受
信装置ＨＤＰは次の場合のみ受信路を介してアドレシン
グされる。すなわち、アドレス領域がレジスタＡＤＲに
書込まれた固有のアドレスを有するか又は特別の呼出し
アドレス（００Ｈ）を有し、また少なくとも４×８のビ
ット語がスタート信号と終了信号との間でＳフレームと
Ｕフレーム中にある場合である。さらにＩ−フレームの
場合は少なくとも５×８のビット語が存在しＣＲＣ−エ
ラーがない場合のみ、送受信装置は受信路を介してアド
レシングされる。データ伝送トランク群ＤＬを介しての
伝送区間間制御のためＩとＳとＵのフレームが設けられ
ている。その際ＳとＵのフレームは制御情報を含み、Ｉ
フレームは有効データを含む。この存在する命令スペク
トラムからインターフェースアセンブリは命令をデコー
ドし、中央制御部を遮断せずに送出できる。

送受信装置ＨＤＰを介した情報は、通話路スイッチ網を
介して導かれる通話路のＰＣＭチャネルに供給しなけれ
ばならないものとすると、空きチャネルの捕捉（起動）
を準備するため相応の準備信号が形成される。それらの
命令に対する応答としてインターフェースアセンブリ内
部のデータが２方向メモリＦＳＰに記憶され、送信のた
めに準備処理される。これらの命令の情報領域はそれぞ
れ、演算コードと発信アドレスとを含む１バイトを有す
る。例えばチャネルＢの起動準備のためタイムスロット
配置が監視され、起動されたＢチャネル加入者に対する
整合メモリＣＡＭのＣＡＭ１（受信）およびＣＡＭ３
（送信）が読出され、それらの情報はメモリＦＳＰに入
れられる。それにひきつづいて内部メモリおよびレジス
タの調整（セット）が制御ないし監視される。整合メモ
リによってアドレシングされる特別なメモリの内容が、
２方向メモリＦＳＰ中に入れられる。記憶される情報の
長さは１バイトである。準備信号によりシグナリングメ
モリがチェックされ、チャネルをふさぐ加入者の到来信
号バイトが同様に２方向メモリに、この目的のための命
令によって記憶される。メモリＣＡＭ１（受信）とＣＡ
Ｍ３（送信）の内容をチャネル捕捉器（素子）によって
調整（セット）された接続路に対して読出し、２方向メ
モリＦＳＰに入れることにより、タイムスロット配置が
制御監視される。受信された情報は１つの命令と、１〜
１６バイトから成る１０の情報領域を含んでおり、その
バイトはメモリＦＳＰ中に記憶される。内部制御部の相
応の命令によって、シーケンスが開始され、このシーケ
ンスにてデータが、２方向メモリＦＳＰから本来の行先
に伝送される。周辺の命令準備制御データの受信の際、
制御データが周辺ユニットから新たに読出される。制御
語に依存して、周辺ユニットから送り戻される調整デー
タの所定数が、メモリＦＳＰに中間記憶される。この通
過の終了後メモリＦＳＰ中には対称性の制御語が入れら
れており、この制御語に依存してさらに２，６，１０ま
たは１４のデータバイトが入れられている。状態ロジッ
ク（ＬＬ−ロジック）は選択可能な出発値にリセットさ
れる。設けられているメモリは内部メモリおよびレジス
タに対するバイトを１つの通報にまとめる。これらのバ
イトはメモリまたレジスタの１つまたは複数の定めるも
のである。これらのバイトは相応の特別のレジスタに分
配される。Ａチャネル加入者に対する接続路形成の場
合、データ領域の長さは２〜１４バイトの間で可変であ
る。第１データバイトはメモリＣＡＭ１（受信）の指定
されたアドレスに書込まれ、第２データバイトは整合メ
モリＣＡＭのメモリＣＡＭ２中に書込まれる。ほかのバ
イトは調整データとして各フレームごとに１バイトずつ
周辺ユニットへ送られ、Ｂチャネル加入者のために接続
路が迅速に形成される場合にもデータ領域の長さを同様
に可変にできる。

第２図および出しないし第７図に示すように、且つ既に
述べたように、インターフェースアセンブリＳＢの送受
信装置ＨＤＰは、送受信装置において送信方向ないし受
信方向に伝送すべき任意のデータ情報の変換のために、
付加的データトランク群ＤＤＬに接続可能ないかなるデ
ータ端末機（例えばＤＣ）によっても作動される。この
とき送受信装置は上述のようにメモリと時間切換素子Ｚ
Ｍと制御切換素子ＳＭと共働する。その際付加的データ
トランク群ＤＤＬの、内部データ伝送トランク群ＰＢＣ
−Ｂへの接続は、第４図に示すようにデータトランク群
ＭＤを介して行ってもよく、このデータトランク群ＭＤ
を介して周辺制御部ＭＰが内部データ伝送トランク群Ｐ
ＢＣ−Ｂに、ドライバ回路ＭＤＤおよびインターフェー
ス情報中間記憶装置ＢＩＲを経て接続されている。その
際この接続は付加的ドライバ回路ＭＤＣを介して行われ
る。しかしこのドライバ回路ＭＤＣを直接、または相応
の中間記憶装置（ＢＩＲを参照）を介して内部データト
ランク群に接続してもよい。このようにして、接続され
たデータ端末機はデータ情報をインターフェースアセン
ブリＳＢの既存の送受信装置ＨＤＰを用いて、通話路ス
イッチ網を介して相手方に送信し、且つ相手方から受信
する。従って付加的な変換装置は、インターフェースア
センブリにもデータ端末機にも必要ない。

例示的に説明すれば、上記の方法により、いかなる場合
も、即ち１つのインターフェースアセンブリ（例えばＳ
Ｂ１）に他の通信機器からの呼びの到来の際、接続線と
固有の（自分の）インターフェースアセンブリないし他
のインターフェースアセンブリ（例えばＳＢ２）とを介
して、且つ通話路スイッチ網ＳＮの貫通接続によって、
周辺制御部および／または中央制御部（例えばＭＰ″お
よび／またはＺＳ）の制御作用のもとに、また到来した
データパケット中の相応のシグナリングのもとでデータ
端末機の接続を、例えばデータパケットの受信のために
行う。するとデータ端末機、例えばＤＣ″は、再生、プ
リントに用いられ、かつデータパケットにて示されたア
ドレス（宛先）例えば加入者端子への転送の際の中間記
憶装置として用いられる。転送先では例えばビデオ装
置、表示装置等で再生が行われる。このようにして、通
信機器のどの端子に対しても、固有（自分）のないし他
のインターフェースアセンブリの各々１つのデータ端末
機を一時的に割当てることができる。

第２図および第５図に示すように且つ既述のように、加
入者線および／またはトランク群などの１つまたは複数
の送受信装置が接続される。その数は、遂行すべき役割
に依存している。これらの送受信装置の１つ（例えばＨ
ＤＰ１１）を介して、付加的データ情報を、通話路スイ
ッチ網ＳＮの並列に構成された伝送路を経て、例えばデ
ータ端末機の設定ないし調整のために加入者局の１つに
加えることができる。その際この設定ないし調整によっ
て、信号制御ならびに所望の最適再生を行うことができ
る。伝送すべきデータ量が最高６４Ｋバイトのデータパ
ケットを上回るとき、または複数の加入者局ないしトラ
ンク群にこの種のデータ情報を伝送すべきとき、複数の
送受信装置が必要となる。

付加的データトランク群ＤＤＬとドライバ回路ＭＤＣと
周辺制御部ＭＰのデータトランク群ＭＤとを介して情報
のやりとり（交換）および所望のデータ情報のパルス符
号化情報への変換およびその逆の変換が制御される。

送受信装置（例えばＨＤＰ１１）は情報再生ないし情報
入力のために、図示していない方法で相応の端末機に接
続されている。

加入者およびトランク群同様、インターフェースアセン
ブリＳＢに接続されている送受信装置ＨＤＰ１１の動作
および制御は、インターフェースアセンブリＳＢの送受
信装置ＨＤＰの動作および制御と同じように行われる。
さらに、このようにして、いかなる場合でも、即ち他の
通信機器から１つのインターフェースアセンブリ（例え
ばＳＢ１）に到来した呼びの場合でも、送受信装置とだ
け接続されたインターフェースアセンブリ（例えばＳＢ
ｘ）に到来した呼びの場合でも、接続線路と当該インタ
ーフェースアセンブリないし別のインターフェースアセ
ンブリ（例えばＳＢ２）とを介し且つ周辺および／また
は中央制御部（例えばＭＰ″および／またはＺＳ）の制
御作用のもとに通話路スイッチ網ＳＮを貫通接続するこ
とにより、到来したデータパケット中の相応のシグナリ
ングのもとで送受信装置を例えばデータパケットの送信
および／または受信のために接続することができる。

周辺ないし中央制御部が、データパケットの到来の検出
し、送受信装置（例えばＳＢｘのＨＤＰＸ１）が遮断さ
れるべきものであることを検出すると、ただちに同時に
例えばインターフェースアセンブリＳＢ１の加入者端子
ＴＯの行先アドレスが捕捉確認される。すると別の送受
信装置（例えばインターフェースアセンブリＳＢｘの送
受信装置ＨＤＰＸ２）が捕捉されこの送受信装置は、通
話路スイッチ網を介して貫通接続されデータは相応に変
換された形でインターフェースアセンブリＳＢ１を介し
て加入者端子ＴＯに転送される。従って送受信装置は、
この送受信装置がどのインターフェースアセンブリに所
属していても、受信されたないしは送信すべきデータパ
ケットの再生ならびに中間記憶装置とし、且つ必要な変
換のために任意に用いられる。形成された唯一の通話路
を介して１つのインターフェースアセンブリ（例えばＳ
Ｂｘ）で同時に３つの異なる行先のためにデータパケッ
トを伝送することができる。なぜならこれらの３つの行
先は、送受信装置ＨＤＰＸ１の初期捕捉の際に３つの別
の送受信装置が別の行先の付加接続に用いられるからで
ある。データパケットは配列に従って到来し、データパ
ケット中でもアドレス指定されているデータ端末機にの
み送られる。これによりデータセンタとの対話も可能で
ある。

さらに、１つのインターフェースアセンブリ（ＳＢｘ）
に接続されたないしは種々のインターフェースアセンブ
リ（ＳＢ１，ＳＢ２，ＳＢｘ）に接続された複数の送受
信装置は、共通の１つのデータトランク群（例えばＤＤ
Ｌ）を介して相互に接続されており且つ当該インター
フェースアセンブリ（ＳＢ１，ＳＢ２，ＳＢｘ）の周辺
制御部（ＭＰ′，ＭＰ″ないしＭＰ）と接続されてお
り、ひいては中央制御部と接続されている。これらの送
受信装置の各々は、その都度１つないし複数の同形式の
送受信装置と共に、データパケットの相応の情報の直列
ないし並列変換のために、通話路スイッチ網ＳＮを介し
て接続可能であり且つ行先制御可能な１つないし複数の
加入者局とトランク群と端末機とに接続することができ
る。これにより各送受信装置を、任意の端局からの、お
よび任意の端局へのデータパケットの交換に、さらにま
た他の装置からの、および他の装置へのデータパケット
の交換に用いることができる。

第２図および第６図に示すように且つ既に説明したよう
に、第６図に実施例として示された、既存の複数のグル
ープ制御装置のうち１つ（図にはグループ制御装置ＧＰ
のみ示す）に対するインターフェースアセンブリＳＢ３
および中央制御部ＺＳのインターフェースアセンブリＳ
ＢＺは、これらがたんに各々グループ制御装置ないし中
央制御装置にのみ割当てられているという違いの他は、
加入者線および／またはトランク群に対するインターフ
ェースアセンブリＳＢ１，ＳＢ２と同様に動作する。イ
ンターフェースアセンブリＳＢ３およびＳＢＺが各々グ
ループ制御装置ないし中央制御装置にのみ割当てられて
いるのは、アクセス可能性を出来るだけ大きくするため
である。しかし制御装置に対するインターフェースアセ
ンブリＳＢ３，ＳＢＺへの負荷の点で許容されるなら
ば、加入者線および／またはトランク群のうちの全部な
いし限られた数をインターフェースアセンブリＳＢ３，
ＳＢＺに割当ててもよい。加入者線路およびトランク群
へのどの端子もふさがっていない場合にはインターフェ
ースアセンブリＳＢ１，ＳＢ２の相応の部分例えばイン
ターフェース回路ＳＩＵの機能ないし動作は省かれる。

このようにして、汎用的な統合可能なインターフェース
アセンブリを用いて、加入者およびトランク群の情報交
換だけでなく、種々の制御装置間の情報および命令交換
をデータトランク群を介さずに通話路スイッチ網を介し
て行うことができる。これにより制御装置間の内部デー
タ交換を、外部の離れた制御装置とのデータのやりとり
（交換）と統合的に行える。

以上の説明から、同じ（自分の）通信装置の複数のグル
ープ制御装置を、相互間で且つ中央制御装置および他の
通信装置の制御装置と、通話路スイッチ網を介してデー
タ交換のために合成接続することができることが理解さ
れよう。

先に述べたＬＬ−論理回路は、システム中に設けられた
インジケータ部を制御し、このインジケータ部の状態を
インタロゲートする所謂“Last Look Logik”のことで
ある。このインジケータ部のインタロゲーションは、公
知のシステムでは１つの所定の走査周波数で行われるの
で、走査周波数が種々異なる場合、種々異なるＬＬ−論
理回路が必要である。本考案の装置では、簡単な方法で
走査周波数がインジケータ部に発生しうる障害周波数に
適合され、これにより統一的且つ確実に、インジケータ
部で確認される状態の変化を評価することができる。異
なるインジケータ部は異なる位置に設けられており、例
えば加入者線路に割当てられた回路ないしはトランク群
に割当てられた回路に設けられており、インジケータ部
において、起動、話中ないし特殊キー操作または特殊キ
ー信号等の特殊動作も検出確認される。例えば加入者ル
ープに機械的接点、例えば切換スイッチフックが用いら
れると、接点の振動により障害パルスが生ずることがあ
り、この障害パルスによりループの開閉が早い速度で順
次連続して検出されるので、相応の所属の周辺制御部な
いし中央制御部において一義的な評価を行えなくなる。
このため、時間切換素子ＺＭに特殊なメモリＣＣＲが設
けられており、このメモリはＰＣＭ−方式の設定調整に
用いられる。このメモリ中に、殊に状態インタロゲーシ
ョン機能用の走査周波数に関する情報およびデータ線路
でのデータ変更用の時点が記憶されている。従ってこの
メモリにおいて例えば３の連続するビットを用いて最高
９つの相異なる走査周波数を選択することができる。設
定された値、即ちこれらの３つのビットを用いて時間切
換素子において次のような走査周波数、即ち２ｍｓ，４
ｍｓ，８ｍｓ，１６ｍｓ，１２５ｍｓ等々が、設定され
る。このメモリＣＣＲの別の記憶場所においては、次に
別のデータ、例えばＰＣＭ−データトランク群でのデー
タ変更に関するデータを表示することができる。さらに
相応の時間チャネルを表わすデータも記憶することがで
きる。

第２図のＬＬ−論理回路には、更に別に２つのメモリが
設けられている。第１の状態メモリＬＬＳにおいては、
最後に確認された状態を表わす８つの異なるビットを記
憶することができる。信号ビットにおける少なくとも１
つのビットでの確認された変化は、１つの変化の起こっ
たことに対応する。この別のメモリには、最高８つのビ
ットを変化検出器の選択的遮断のために記憶することが
できる。メモリＬＬＤの信号ビットの変化は、周辺制御
部に確実に識別可能な制御ないし作動信号が通報されな
かったことを示す。これは、次の走査で新たな評価が必
要であることを意味する。各インジケータ部には所定の
１つの走査周波数が割当てられており、この走査周波数
でインジケータ部の対応ビットをインタロゲートする
（呼出す）ことができる。これに伴い、インジケータ例
えばＪ１の制御を繰返す時間間隔を、周辺制御部ＭＰな
いし中央制御部によって決定することもできる。

ＬＬ−論理回路を用いた状態インタロゲーションは状態
メモリＬＬＳを用いて行われ、状態メモリには所定数の
順次インタロゲート（呼出）された状態を表わす結果が
インジケータ部（例えばＪ１）へ割当てられて記憶され
ている。障害が検出された場合、即ち確認ないし信頼で
きる識別信号が存在しない場合、ＬＬ−論理回路の付加
的評価素子を用いて、インジケータ部の制御を所定回数
繰返した後に初めて評価結果が送出される。信頼できる
結果は、通常障害が補償された後に得られる。つまり、
元の状態の表示ないしマーキングに比しての最終的な状
態変化、障害による連続する一連の変化の際最終的な評
価結果が送出され、この結果は次に周辺制御装置ＭＰに
よっても評価することができる。

以上のことは、ＬＬ−論理回路に評価素子が、少なくと
も２つの同じ、状態を表わす結果が生じた後に初めて評
価結果を送出することをも意味している。

【図面の簡単な説明】

第１図はデジタル構内交換機の構成略図、第２図はイン
ターフェースアセンブリの接続詳細図、第３図はインタ
ーフェースアセンブリにて情報やりとりに用いられる信
号組合せ及びパルスダイヤグラムを示す線図、第４図は
付加的データ端末機が接続可能なデジタル構内交換機の
構成略図、第５図は送受信装置の設けられている実施例
の構成略図、第６図は通話路スイッチ網を介しての情報
やりとりが可能である実施例の構成略図、第７図は付加
的なデータトランク群を有するインターフェースアセン
ブリの実施例の接続図である。 ＳＢ１〜ＳＢｘ…インターフェースアセンブリ、ＬＢ１
〜ＬＢｘ…トランク群、ＤＬ…データ伝送トランク群、
ＺＳ…中央制御部、ＳＮ…通話路スイッチ網

フロントページの続き (31)優先権主張番号 Ｐ３３０２９２０．２ (32)優先日 1983年１月28日 (33)優先権主張国 西ドイツ（ＤＥ）

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】加入者群および伝送トランク群を有する通
   信機器用回路装置であって、前記各群および加入者群と
   伝送トランク群との組合わせ群は当該群に対する共通の
   インターフェースアセンブリを介して通話路スイッチ網
   と接続され、かつデータ伝送トランク群を介して中央制
   御部と接続され、該中央制御部は閉そくされている入出
   加入者線路および入出トランクに対して接続路を形成す
   るために設けられており、 通話路スイッチ網を介しての情報伝送はＰＣＭ方式で行
   われ、 前記データ伝送トランク群を介しての情報伝送は可変デ
   ータ長の通信フォーマット（ＨＤＬＣ方式）で行われ、 さらに各インターフェースアセンブリに１つのインター
   フェース回路が設けられており、 該インターフェース回路は、加入者線路および／または
   トランク群への送信およびそれからの受信のため、かつ
   通話および信号データの中間記憶のため、ならびに状態
   監視のために設けられている、通信機器用回路装置にお
   いて、 内部データ伝送トランク群（ＰＢＣ−Ｂ）と周辺制御部
   （ＭＰ）とがインターフェースアセンブリ（ＳＢ）に配
   属されており、 該インターフェースアセンブリは前記内部データ伝送ト
   ランク群（ＰＢＣ−Ｂ）を介して、インターフェース回
   路（ＳＩＵ）、通話路スイッチ網（ＳＮ）およびデータ
   伝送トランク群（ＤＬ）と接続されており、 通話および信号情報の伝送は前記中央制御部および周辺
   制御部（ＭＰ）の制御命令に基づいて行われ、 時間切換素子（ＺＭ）および制御切換素子（ＳＭ）がイ
   ンターフェースアセンブリ（ＳＢ）に配属されており、 該時間および制御切換素子（ＺＭ，ＳＭ）は通話情報を
   ＰＣＭ方式で送受信するために前記内部データ伝送トラ
   ンク群（ＰＢＣ−Ｂ）と接続されており、 送受信装置（ＨＤＰ）が前記データ伝送トランク群（Ｄ
   Ｌ）に配属されており、該送受信装置は中央制御部と周
   辺制御部との間で情報を可変データ長の通信フォーマッ
   ト（ＨＤＬＣ−方式）で送受信するためのものであり、 該送受信装置はさらに前記インターフェースアセンブリ
   （ＳＢ）にも配属されていて前記内部データ伝送トラン
   ク群（ＰＢＣ−Ｂ）と接続されており、 前記内部データ伝送トランク群（ＰＢＣ−Ｂ）に接続さ
   れたメモリ（ＦＳＰ）がインターフェースアセンブリに
   配属されており、該メモリは可変データ長の通信フォー
   マットで情報を受信することができ、 該メモリは情報を中間記憶し、該中間記憶した情報を周
   辺制御部に依存して送受信装置（ＨＤＰ）に送信するた
   めのものであり、 前記情報は前記時間切換素子（ＺＭ）および制御切換素
   子（ＳＭ）に依存して処理されて使用することができ、 前記時間および制御切換素子は、通話路スイッチ網（Ｓ
   Ｎ）を介してのパルス符号化送信および通話路スイッチ
   網（ＳＮ）を介して受信されたパルス符号化信号の変換
   のためのものであることを特徴とする通信機器用回路装
   置。
2. 【請求項２】前記送受信装置（ＨＤＰ）は、所定の共通
   データ伝送トランク群を介してインターフェースアセン
   ブリ（ＳＢ）、周辺制御部（ＭＰ）およびインターフェ
   ースアセンブリの内部データ伝送トランク群のそれぞれ
   と接続されている実用新案登録請求の範囲第１項記載の
   回路装置。
3. 【請求項３】前記周辺制御部（ＭＰ）と前記特別の共通
   データ伝送トランク群は相応の周辺インターフェース回
   路（ＭＩ）を介して前記内部データ伝送トランク群（Ｐ
   ＢＣ−Ｂ）と接続されている実用新案登録請求の範囲第
   １項記載の回路装置。